【課題】レジストパターンの下地層への悪影響を及ぼすことなくスカムを最適に除去する半導体装置の製造方法を提供する。
【解決手段】半導体基板１の上に酸化膜５ｃを形成し、前記酸化膜５ｃ上にフォトレジスト８を塗布し、前記フォトレジスト８を露光し、露光された前記フォトレジスト８を現像することにより前記フォトレジス８トに開口部８ａを形成し、前記フォトレジスト８をマスクとして、前記酸化膜５ｃを酸素プラズマ処理し、前記酸素プラズマ処理の後、前記酸化膜５ｃと前記フォトレジスト８に希釈フッ酸を供給し、前記希釈フッ酸を供給する工程の後、前記フォトレジスト８をマスクとして前記酸化膜５ｃを通して記半導体基板１に一導電型不純物をイオン注入する工程を含む。 （もっと読む）

【課題】 単純で容易な実装手段によりＭＯＳＦＥＴの閾値電圧を制御することが可能な半導体装置とその製造方法を提供する。
【解決手段】 一実施形態によれば、電界効果トランジスタは、ＳＴＩ（浅いトレンチ分離）を含んでいる半導体基板402と、ｐ−ＦＥＴ401及びｎ−ＦＥＴ403と、ｐ−ＦＥＴ401が形成される基板の窪み内のシリコン・ゲルマニウム層800と、ｎ−ＦＥＴ部上とシリコン・ゲルマニウム層上に設けられた、ハフニウム化合物とレアアース化合物を含むゲート誘電体414, 432と、ゲート誘電体414, 432上にそれぞれ配置された互いに同じ材料を含むゲート電極416, 434とを具備している。 （もっと読む）

【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】 ＴｉＣ膜を含む半導体構造を形成する方法を提供する。
【解決手段】 高誘電率（ｋ）の誘電体１４および界面層１２を含む積層体を基板１０の表面上に設けるステップと、Ｈｅによって希釈された炭素（Ｃ）源およびＡｒを含む雰囲気において、Ｔｉターゲットをスパッタすることにより、前記積層体上にＴｉＣ膜１６を形成するステップとを含む、半導体構造を形成する方法である。 （もっと読む）

【課題】エピタキシャル層を具備する半導体構造の改良を図ること。
【解決手段】 実施形態の半導体構造は、第１の格子定数を具備する第１の結晶を具備する半導体基板と、前記半導体基板上に形成され、第２の格子定数を具備する第２の結晶を具備する多層エピタキシャル層とを具備している。前記第１の格子定数は、前記第２の格子定数と異なる。前記多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備している。前記第１のエピタキシャル層の第１の導電型不純物は、前記第２のエピタキシャル層の第２の導電型不純物よりも少ない。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】ＬＤＭＯＳと、ＬＤＭＯＳのソース領域と電気的に接続されるソースプラグＰ１Ｓと、ソースプラグＰ１Ｓ上に配置されるソース配線Ｍ１Ｓと、ＬＤＭＯＳのドレイン領域と電気的に接続されるドレインプラグＰ１Ｄと、ドレインプラグＰ１Ｄ上に配置されるドレイン配線Ｍ１Ｄと、を有する半導体装置のソースプラグＰ１Ｓの構成を工夫する。ドレインプラグＰ１Ｄは、Ｙ方向に延在するライン状に配置され、ソースプラグＰ１Ｓは、Ｙ方向に所定の間隔を置いて配置された複数の分割ソースプラグＰ１Ｓを有するように半導体装置を構成する。このように、ソースプラグＰ１Ｓを分割することにより、ソースプラグＰ１ＳとドレインプラグＰ１Ｄ等との対向面積が低減し、寄生容量の低減を図ることができる。 （もっと読む）

【課題】半導体装置の特性を劣化させることなく、浅い接合の半導体装置を提供する。
【解決手段】まず、半導体基板上に、ゲート絶縁膜を形成する（ｓ１００）。次いで、ゲート絶縁膜上にゲート電極を形成する（ｓ２００）。次いで、ゲート電極を形成する工程（ｓ２００）の後、第一アニール工程を行う（ｓ３００）。次いで、第一アニール工程（ｓ３００）の後、ゲート電極の両側における半導体基板に、ポケット領域およびエクステンション領域を構成する不純物注入を行う（ｓ４００）。その不純物注入を行う工程（ｓ４００）の後、第二アニール工程として、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う（ｓ７００）。 （もっと読む）

【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】平坦なＮｉＰｔシリサイド層を形成する。
【解決手段】ＣＶＤ法を用いて、シリコン層２６（ゲート），２９（ソース・ドレイン）上にＰｔ層を形成する。次いで、ＣＶＤ法を用いて、Ｐｔ層上にＮｉ層を、Ｐｔ層より厚く形成する。次いで、シリコン層２６，２９、Ｐｔ層、及びＮｉ層を熱処理することにより、ＮｉＰｔシリサイド３３を形成する。Ｐｔ層の平均膜厚が０．５ｎｍ以上２ｎｍ以下であるのが好ましい。またシリコン層は、例えばＭＩＳＦＥＴのソース・ドレインである。 （もっと読む）

【課題】ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きいトランジスタに、適切な濃度プロファイルを有するハロー領域を形成することのできる半導体装置の製造方法を提供する。
【解決手段】一実施の形態による半導体装置の製造方法は、基板上に第１および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極下に第１および第２のハロー領域をそれぞれ形成する工程と、前記第１および第２の絶縁膜に底面および側面をそれぞれ覆われた第１および第２のキャップ膜を形成する工程と、を含む。前記第１のハロー領域は、第１の不純物を、前記第２の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。前記第２のハロー領域は、第２の不純物を、前記第１の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。 （もっと読む）

【課題】 チャネル領域に応力を印加するよう作用する階段状のソース／ドレイン・エピタキシャル領域を、製造プロセスを有意に複雑あるいは冗長とすることなく形成する。
【解決手段】 ゲート電極をマスクとしてドーパントを注入し、半導体基板内にドーパント注入領域を形成する（Ｓ２）。サイドウォールの形成（Ｓ３）後、ゲート電極及びサイドウォールをマスクとして半導体基板内に第１のリセスを形成する（Ｓ４）。このとき、第１のリセスの内壁の一部からドーパント注入領域が露出される。その後、上記ドーパント注入領域を選択エッチングにより除去し、第１のリセスに連通し且つ第１のリセスより浅い第２のリセスを形成する（Ｓ５）。それにより、階段状のリセスが形成される。そして、第１のリセス及び第２のリセス内に、チャネル領域へのストレッサとして作用する半導体材料を成長させてソース／ドレイン領域を形成する（Ｓ６）。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】イオン注入により半導体基板１にエクステンション領域ＥＸを形成してから、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷを形成し、その後、イオン注入により半導体基板１にソース・ドレイン領域ＳＤを形成する。サイドウォールスペーサＳＷを形成するには、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜６を形成してから、この絶縁膜６を異方性エッチングし、その後、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜７を形成してから、この絶縁膜７を異方性エッチングすることで、ゲート電極ＧＥの側壁上に残存する絶縁膜６，７からなるサイドウォールスペーサＳＷを形成する。絶縁膜６のエッチング工程では、絶縁膜６をアンダーエッチングまたはジャストエッチングし、絶縁膜７のエッチング工程では、絶縁膜７をオーバーエッチングする。 （もっと読む）

【課題】希土類金属を含有するHigh-ｋ膜のエッチング残渣を抑制するための半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に絶縁膜４を形成する工程と、絶縁膜４の上に希土類元素含有酸化膜７、１２を形成する工程と、フッ酸、塩酸、硫酸を含む薬液により希土類元素含有酸化膜７、１２をエッチングする工程とを有し、これにより希土類元素含有酸化膜７、１２のエッチングを良好に行う。 （もっと読む）

【課題】高誘電率絶縁膜を含むゲート絶縁膜を備えた電界効果型トランジスタにおいてゲート絶縁膜におけるゲート電極の端部下に位置する部分の厚膜化を試みると、高誘電率絶縁膜が結晶化し、ゲートトンネルリーク電流の発生を抑制出来ない場合があった。
【解決手段】半導体装置では、半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上にはゲート電極３が形成されている。ゲート絶縁膜２では、ゲート絶縁膜２におけるゲート電極３の両端部下に位置する厚膜部分２ａの膜厚は、ゲート絶縁膜２におけるゲート電極３の中央部下に位置する中央部分２ｂの膜厚よりも厚い。 （もっと読む）

【課題】工程を増加することなく、エクステンション領域をゲート端から遠ざけ、実効ゲート長の拡大を図ると同時に、狭ピッチ化に対応する。
【解決手段】裾引き状のオフセットサイドウォール６ａをマスクにエクステンション注入を行い、エクステンション領域７を形成し、オフセットサイドウォール６ａ上にソース・ドレイン注入用のサイドウォール９を形成し、ソース・ドレイン領域１０を形成する。 （もっと読む）

【課題】ＭＩＳトランジスタにおけるシリコン混晶層からなるソースドレイン領域を、不純物の拡散による不具合を防止しながらチャネル領域に近づけることができるようにする。
【解決手段】半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。ｐ型ソースドレイン領域２０は、シリコンとIV族元素との混晶層からなり、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。凸部２０ａの先端は、ポケット領域１８によって覆われている。 （もっと読む）

【課題】駆動電流が大きくリーク電流の少ない低消費電力のＭＩＳトランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】チャネル領域を有する半導体基板と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板内にチャネル領域を挟むように配置されたソース拡散層及びドレイン拡散層と、ソース拡散層側の半導体基板内に形成された第１のポケット不純物層と、ドレイン拡散層側の半導体基板内に形成された第２のポケット不純物層とを有し、第１のポケット不純物層は、ソース拡散層のエクステンション不純物層の濃度ピーク位置よりも深い位置に濃度ピークを有しており、第２のポケット不純物層は、ドレイン拡散層のエクステンション不純物層の濃度ピーク位置よりも浅い位置に濃度ピークを有している。 （もっと読む）

【課題】Ｇｅを含む半導体で構成されるチャネル領域を有するＰ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性を改善する。
【解決手段】半導体装置は、半導体基板１００上に形成されたＰ型ＦＥＴを備えている。Ｐ型ＦＥＴは、半導体基板１００上に形成され、Ｇｅを含有する第１の半導体層１０３と、第１の半導体層１０３上に形成され、第１の半導体層１０３よりも低濃度のＧｅを含有する第２の半導体層１０４と、第２の半導体層１０４上にゲート絶縁膜１０７ａを間に挟んで形成されたゲート電極１１０ａと、第２の半導体層１０４のうちゲート電極１１０ａの両側方に位置する部分に形成されたｐ型エクステンション領域１１１ａと、第１の半導体層１０３内に設けられ、且つｐ型エクステンション領域１１１ａの下に形成されたｎ型不純物領域１５２とを有している。 （もっと読む）

【課題】短チャネル効果の発生を抑制できる半導体装置及びその製造方法の提供。
【解決手段】本発明の半導体装置は、半導体基板１の活性領域上にゲート絶縁膜５ａを介して形成されたゲート電極１０５と、ゲート電極１０５側面を覆う第１絶縁膜サイドウォール５ｂと、ゲート電極１０５を挟んで形成されたソース領域１０８Ｓ及びドレイン領域１０８Ｄにおいて、側面が第１絶縁膜サイドウォール５ｂに接して半導体基板１上面に形成されたシリコン層１０９と、第１絶縁膜サイドウォール５ｂを介してゲート電極１０５側面と対向し、底面がシリコン層１０９上面に接して形成された第２絶縁膜サイドウォール５ｄと、シリコン層１０９内下層部に設けられたＬＤＤ不純物層１０９ａと、シリコン層１０９内上層部に設けられた高濃度不純物層１０９ｂと、ＬＤＤ不純物層１０９ａの下方、半導体基板１の表面側に形成されたポケット不純物層１０８ａとを具備する。 （もっと読む）

【課題】高耐圧で、特性の優れた半導体装置を提供する。
【解決手段】素子分離領域ＳＴＩと、ウェルＰＷと、活性領域を横断するゲート電極Ｇと、ゲート電極の一方の側からゲート電極下方に入り込んで形成された低濃度ドレイン領域ＬＤＤと、ゲート電極の他方の側からゲート電極下方に入り込み、低濃度ドレイン領域とオーバーラップし、低濃度ドレイン領域より浅い、チャネル領域ＣＨと、ゲート電極の他方の側に形成されたソース領域Ｓｎと、ゲート領域の一方の側に、ゲート電極から離間したドレイン領域Ｄｎと、を有し、ゲート電極と高濃度ドレイン領域Ｄｎとの間の中間領域の実効不純物濃度は、オーバーラップ領域の不純物濃度より高い。 （もっと読む）