埋め込みゲートを有する半導体装置及びその製造方法
【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、半導体装置製造に関し、より詳しくは半導体装置用の埋め込みゲートトランジスタに関する。
【０００２】
〔背景技術〕
超大規模集積回路(ＵＬＳＩ)等の集積回路は、１０億個以上のトランジスタを備えることができる。最も一般的なのは、超大規模集積回路(ＵＬＳＩ)が、相補形金属酸化膜半導体(ＣＭＯＳ)プロセスで形成される電界効果トランジスタ(ＦＥＴ)からなるという構成である。それぞれのＭＯＳＦＥＴは、ドレイン領域とソース領域との間に設けられた、半導体基板のチャンネル領域上のゲート電極を備えている。
【０００３】
集積回路の装置密度と動作速度とを向上させるためには、回路内のトランジスタの最小加工寸法を小さくする必要がある。しかしながら、装置のサイズのさらなる縮小に伴い、サブミクロン規模のＭＯＳトランジスタは、多くの技術的課題を克服しなければならなくなった。ＭＯＳトランジスタが小さければ、そのチャンネル長も同様に小さくなる。その結果、ソース／ドレイン漏れなどといった、諸々の問題の原因となる短チャンネル効果(ＳＣＥ)が顕著になる。
【０００４】
ＵＬＳＩ回路の物理的な寸法を縮小するための方法の一つとして、基板凹部あるいは溝に埋め込まれるゲート電極を備えた埋め込みゲートトランジスタを形成することが挙げられる。このような構成により、シリコン表面上の占有面積が減少し、回路密度が向上する。従って、回路構成に要求される制限を緩和することができる。その結果、シリコン面の接続プロフィールにより、例えば、ソース／ドレイン拡張部を、スペーサーの下に位置するようゲートの垂直側面に設けることができる。
【０００５】
このタイプのトランジスタは、チャンネル長を増加させずに、ソースとドレインとの平均分離(average separation)を増加させることによって、ＳＣＥを低減させている。このような構成は、垂直方向の寸法を利用することにより、ソース／ドレインをさらに接近させることなく、ゲートとの重なりを多くすることができる。これにより、ＳＣＥを低減しなくてもオン状態の電流は増加する。しかしながら、このような埋め込みゲートトランジスタを効果的に製造するのは困難であった。
【０００６】
ＳＣＥを低減させるために、ゲート下の接合深度を横方向（および縦方向）に減少させる。しかしながら、この重なり領域の減少（重なり容量Ｃｏｖにて測定）によって、その時点における抵抗が大幅に増加する。これにより、オン状態の電流（Ｉｏｎ）と装置の性能とが低下する。最新の装置における従来型の表面ゲートでは、良好なＳＣＥを実現できても、重なりが不足し、Ｉｏｎ電流が減少してしまう。
【０００７】
このような課題から、ＣｏｖとＳＣＥとのバランスをとるための他の構成が必要とされてきた。また、ＭＯＳＦＥＴ構造を上記目的を達成できるように変形させるために、これらの構成が容易に集積可能になることも必要とされてきた。
【０００８】
〔発明の概要〕
これらの問題（それ以外の問題も含む）は、本発明の好ましい実施形態により、解決される、あるいは回避される。そして、技術的利点が達成される。本発明の好ましい実施形態は、埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造を提供する。
【０００９】
本発明の好ましい実施形態は、半導体製造方法を提供する。この方法は、基板における第１領域と第２領域との間に分離領域を形成する工程と、基板表面に複数の凹部を形成する工程と、酸化物で凹部を均一に裏打ちする工程とを含む。実施形態は、さらに、第１領域と第２領域それぞれにある凹部底面下に配されたチャンネル領域をドープする工程と、凹部にゲート電極材料を堆積する工程とを含む。好ましい実施形態は、（好ましくはゲート電極材料を堆積した後に、）第１領域及び第２領域におけるチャンネル領域に隣接させて、ソース／ドレイン領域を形成する工程を含む。
【００１０】
本発明の他の実施形態は、半導体装置を提供する。実施形態は、第１領域、第２領域、及び分離領域に形成された凹部と、上記凹部を均一な厚さで裏打ちする(line)誘電体層とを備えている。この装置の製造は、（好ましくはゲート電極材料を堆積した後に、）第１領域及び第２領域におけるチャンネル領域に隣接させて、ソース／ドレイン領域を形成する工程を含むことが好ましい。
【００１１】
本発明のさらに他の実施形態は、凹型ゲート電極を備えたトランジスタ及びその製造方法を提供する。
【００１２】
前述の記載は、本発明の輪郭を広範に示しており、本発明の特徴及び技術的利点は、後述の発明の詳細な説明にて、理解が深まるであろう。本発明の請求項記載の事項を形成する、本発明のさらなる特徴及び利点は、後述される。なお、当業者であれば、開示された技術的思想及び具体的な実施形態が、本発明と同一の目的を実行するために、他の構造または方法を改変もしくは設計する基本として、容易に利用されるということが理解されるであろう。同様に、当業者であれば、このような同等な構成が、添付した請求項に記載の発明の精神及び範囲から逸脱しないということが十分に理解されるであろう。
【００１３】
〔実施形態の詳細な説明〕
以下に、好適な実施形態の構成及び使用について詳細な説明を行う。ただし、本発明はここで述べる例示的実施形態に限定されず、特定の概念に基づき、さまざまな変形例に応用可能であることを前提とする。
【００１４】
本発明の実施形態は、例えばＣｏｖやＩｏｆｆなどの短チャンネル効果を同時に改善することができる工程系統を提供する。この工程系統により、従来技術よりも優れたメリットを得ることができる。例えば、本発明の実施形態では、埋め込みゲートが複数のソース／ドレインを接続できる、あるいは単独のポリに接触するように、分離領域をエッチングする。これにより、部材の占有面積に係る問題を減少させ、工程系統を簡略化し（１つのＣＭＰのみとなる）、ＳＴＩ凹部のばらつきを低減する、などといったさまざまな利点を実現することが可能となる。その結果、応力と閾値電圧(Ｖｔ)ばらつきとを低減することが可能となる。本発明の実施形態では、さらに、電極凹部およびゲートを形成した後にソース／ドレインの打ち込みを行う。これにより、ゲート及びソース／ドレインのドーピングを同時に行うことができ、酸化工程においてより均一なドーピングが基板に対してなされるので（充分なドーピングが行われる場合にのみ）、均一なゲート酸化膜の形成が可能となる。
【００１５】
埋め込みゲート形成において、ゲートを形成する前にソース／ドレインをドープする従来の方法と異なり、本発明の実施形態ではＣｏｖとＳＣＥとの良好なバランスを得るために、薄い酸化膜側壁を用いている。ゲート酸化膜は、チャンネル及びソース／ドレインが重なる領域と同じ厚さになっている。これにより、チャンネルと接触する部分においてソース／ドレインは非常によくドープされるので、オン状態における性能がより良好なものとなる。最大オン状態電流に関して、ソース／ドレインとチャンネルの接触箇所は、最も薄い酸化膜に位置しなければならない。つまり、Ｃｏｖが最大であれば、チャンネル中のキャリアの数も最大になる。
【００１６】
以下に、特定の状況における本発明の好適な実施形態について、つまり、ＣＭＯＳ装置に埋め込みゲートトランジスタを形成する方法について説明する。本発明の好適な実施形態では、ＣＭＯＳ装置において、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間に浅溝分離(ＳＴＩ)領域などの分離領域を設けている。本発明の好適な実施形態は、ＳＴＩおよび活性領域のどちらにも埋め込みゲート電極を形成する一括形成工程を提供する。好適な実施形態では、ソース／ドレインの打ち込みを行う前に、ゲート誘電体とゲート電極とを形成する。
【００１７】
先にソース／ドレインの打ち込みを行う従来の方法とは異なり、本発明の実施形態は、添加量に左右される酸化膜やエッチングレートによる半導体凹部のばらつきに関する工程上の問題を有利に回避するものである。このようなばらつきによって、ゲート周囲の酸化膜が不均一になってしまう。それゆえ、従来のような、先にソース／ドレインの打ち込みを行う方法では、埋め込みゲート法およびその構成の使用や再現性を限定してしまう。本発明の実施形態が達成する他のメリットは、ゲートを形成した後にソース／ドレインの打ち込みを行うことにより、ソース／ドレインと同時にｎＭＯＳトランジスタとｐＭＯＳトランジスタのドーピングを行うことができるということである。これにより、マスクの追加を必要としない、あるいは個別のポリゲートドーピングを必要としない構成とすることができる。
【００１８】
以下、特定の状況における本発明の好適な実施形態について、つまり、ＣＭＯＳ装置におけるｎチャンネルトランジスタとｐチャンネルトランジスタとについて説明する。ただし、本発明の実施形態は、一つ以上の埋め込みゲートトランジスタを使用するその他の半導体あるいは集積回路にも応用可能である。なお、実施形態においては、１個のｐＭＯＳ装置と１個のｎＭＯＳ装置のみが示されているが、ここで述べるそれぞれの製造工程において半導体基板に設けられるｐＭＯＳ装置及びｎＭＯＳ装置の数は一般的に多い（例えば数千あるいは数百万）。
【００１９】
ここで、図１は、本発明の実施形態を示す。本実施形態は、シリコンや他の半導体材料からなる基板１０２を有する。上記基板１０２は、他の半導体（例えば、Ｓｉ，ＳｉＧｅ，ＳｉＣ）や絶縁体（例えば、絶縁体上シリコンやＳＯＩ基板）上に、単結晶シリコン基板や単結晶シリコン層を有していてもよい。シリコンの代わりに、例えばＧａＡｓ、ＩｎＰ、ＳｉＧｅ、ＳｉＣなどの化合物あるいは合金半導体を使用することができる。
【００２０】
基板１０２は、第１活性領域１０４と第２活性領域１０６とを有する。後述するＣＭＯＳの例において、ｐチャンネルトランジスタ（ｐＭＯＳ）が第１活性領域１０４に形成され、ｎチャンネルトランジスタ（ｎＭＯＳ）が第２活性領域１０６に形成される。したがって、第１活性領域１０４はｎ型ドーパントで軽くドープされており、第２活性領域１０６はｐ型ドーパントで軽くドープされている。その他の実施形態では、他の装置を形成することができる。活性領域１０４及び１０６と類似した活性領域に、例えば、他のｎＭＯＳトランジスタ、他のｐＭＯＳトランジスタ、両極性トランジスタ、ダイオード、コンデンサ、抵抗器、その他の装置を形成することができる。
【００２１】
図１に示すように、第１領域１０４と第２領域１０６とは、基板１０２に形成された、例えば浅溝分離（ＳＴＩ）領域１０８などの分離領域によって分離される。ＳＴＩ領域１０８は、溝埋め材により充填されている。該溝埋め材は二酸化珪素などの酸化物からなる構成でもよい。一実施形態において、酸化物は、テトラエチルオキシラン(ＴＥＯＳ)を分解することによって堆積可能である。その他の実施形態において、他の材料を使用することができる。例えば、溝埋め材は、非晶質あるいは多結晶（ドープ済みあるいは未ドープの）シリコンでもよいし、あるいは窒化珪素などの窒化物であってもよい。その他の図示しない実施形態においては、ＳＴＩ領域１０８の溝側壁はライナ(liner)を有していてもよい。例えば、酸化及び／または窒化ライナ（図示せず）が、溝埋め材と基板１０２の材料との間に形成されていてもよい。
【００２２】
図１の構造を形成するために、バッファ層１１２は、基板１０２上に形成されている。バッファ層１１２は、次の工程で応力緩和層として機能し、例えばＣＶＤシリコン酸化物を有してもよい。バッファ層は約１〜５０ｎｍ、好ましくは約１０ｎｍの厚さを有している。バッファ層１１２には、窒化珪素などのハードマスク層１１４が形成されている。ハードマスク１１４は、好ましくはＣＶＤ窒化物（例えば、Ｓｉ３Ｎ４）であり、約１０〜５００ｎｍの厚みを有するように形成される。ハードマスク１１４上には、レジスト１１６が形成されている。レジスト１１６は、例えば、標準的なＰＣマスク用のＰＣネガティヴレジスト、あるいはＰＣ反転マスク上のＰＣポジティヴレジストを有していてもよい。
【００２３】
ここで、図２Ａによると、図１の構成を元に、基板１０２の表面に凹部１１８を形成する。凹部１１８は、約５ｎｍ〜２００ｎｍの深さに形成されることが好ましい。図２Ｂの平面図に示すように、本発明の実施形態では、相互連結活性領域１０４／１０６／１０７の間の分離領域１０８を部分的に網羅するよう凹部１１８を同時に設ける。同時に凹部１１８を形成する際に、凹部Ｓｉをさらに傷めてしまうことのない、ＨＦなどの分離ＳｉＯ２エッチング液を用いる。
【００２４】
ここで、図３によると、図２Ａと図２Ｂに示される構成を元に、レジスト１１６を取り除く。ゲート誘電体１２０は、凹部１１８に形成される。ゲート誘電体１２０は、厚さが約０．５ｎｍ〜５ｎｍの熱成長酸化膜（例えばＳｉＯ２）からなることが好ましい。また、窒化物（Ｓｉ３Ｎ４）あるいは酸化物と窒化物との組み合わせ（例えば、ＳｉＮ、酸化物-窒化物-酸化物の列）からなる構成でもよい。他の実施形態では、約５．０以上の誘電率を有する高ｋ誘電体（high-k dielectric material）がゲート誘電体１２０として使用される。適切な高ｋ誘電体（high-k dielectric material）としては、ＨｆＯ２，ＨｆＳｉＯｘ，Ａｌ２Ｏ３，ＺｒＯ２，ＺｒＳｉＯｘ，Ｔａ２Ｏ５，Ｌａ２Ｏ５，Ｌａ２Ｏ３，それらの窒化物，ＳｉｘＮｙ，ＳｉＯＮ，ＨｆＡｌＯｘ，ＨｆＡｌＯｘＮ１−ｘ−ｙ，ＺｒＡｌＯｘ，ＺｒＡｌＯｘＮｙ，ＳｉＡｌＯｘ，ＳｉＡｌＯｘＮ１−ｘ−ｙ，ＨｆＳｉＡｌＯｘ， ＨｆＳｉＡｌＯｘＮｙ，ＺｒＳｉＡｌＯｘ，ＺｒＳｉＡｌＯｘＮｙ，それらの組み合わせ、あるいはそれらの組み合わせとＳｉＯ２との組み合わせが挙げられる。あるいは、ゲート誘電体１２０は、他の高ｋ誘電体（high-k dielectric material）や他の誘電体からなる構成でもよい。ゲート誘電体１２０は、単層であってもよいし、あるいは二層以上であってもよい。
【００２５】
ゲート誘電体１２０の堆積は、化学蒸着（ＣＶＤ）によるもの、金属有機化学蒸着（ＭＯＣＶＤ）によるもの、物理蒸着（ＰＶＤ）によるもの、原子層堆積（ＡＬＤ）によるもの、あるいは、噴射蒸着（ＪＶＤ）によるものなどが挙げられる。
【００２６】
ゲート誘電体１２０を形成した後、浅い第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。浅いインプラントはハードマスク１１４を貫通しないので、図３に示すように、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４は、トランジスタのオン・オフを切り替える閾値電圧を変調する。
【００２７】
凹部１１８の形状により、凹部１１８の側壁領域１２５におけるドーピングレベルは、凹部１１８の真下よりも低くなっている。好適な実施形態に関して、以下に説明するように、トランジスタソース／ドレイン（２２８）は、チャンネルドーピング濃度の低い凹部１１８の側壁領域１２５に近接するドープ済みチャンネル領域１２４に接触するように形成されている。ソース／ドレイン２２８が側壁１２５の低チャンネルドーピング部分に接触するので（下方のゲート酸化膜の下部には接触しない）、接続容量、ゲート誘発バリアの低下、ホットキャリアの生成、接続漏れなどが改善される。
【００２８】
次に、ゲート電極１２６は、ゲート誘電体１２０上に形成される。ゲート電極１２６は、ポリシリコンや非結晶シリコンなどの半導体物質からなることが好ましい。あるいは、他の半導体物質をゲート電極１２６に使用してもかまわない。他の実施形態において、ゲート電極１２６は、ポリシリコン；ＴｉＮ，ＨｆＮ，ＴａＮ，Ｗ，Ａｌ，Ｒｕ，ＲｕＴａ，ＴａＳｉＮ，ＮｉＳｉｘ，ＣｏＳｉｘ，ＴｉＳｉｘ，Ｉｒ，Ｙ，Ｐｔ，Ｔｉ，ＰｔＴｉ，Ｐｄ，Ｒｅ，Ｒｈ；Ｔｉ，Ｈｆ，Ｚｒ，ＴｉＡｌＮ，Ｍｏ，ＭｏＮ，ＺｒＳｉＮ，ＺｒＮ，ＨｆＮ，ＨｆＳｉＮ，ＷＮ，Ｎｉ，Ｐｒ，ＶＮ，ＴｉＷのホウ化物、リン化物、あるいはアンチモン化合物；部分珪素化ゲート物質、全珪素化ゲート物質（ＦＵＳＩ）、その他の物質、及び／またはそれらの組み合わせなどからなる。一実施形態において、ゲート電極１２６は、珪素化合物層（例えば、チタン珪素化合物、ニッケル珪素化合物、タンタル珪素化合物、コバルト珪素化合物、プラチナ珪素化合物）の下に形成されるドープ済みポリシリコン層を有している。
【００２９】
例えば、ゲート電極１２６がＦＵＳＩからなる場合、ポリシリコンはゲート誘電体１２０上に堆積され、ニッケルなどの金属はポリシリコン上に堆積される。Ｔａ，Ｔｉ，Ｃｏ，Ｐｔといった耐熱金属など、他の物質も代わりに使用することができる。基板１０２は、ニッケル珪素化合物の単層を形成するのに、およそ６００〜７００℃で加熱してもよい。ゲート電極１４３は、上方にポリシリコンキャップ層が堆積された金属下層など、複数の積層ゲート物質からなる構成でもよい。厚さがおよそ１０００〜２０００Åのゲート電極１２６は、ＣＶＤ、ＰＶＤ、ＡＬＤなどの堆積法で堆積してもよい。
【００３０】
次に、ゲート電極１２６の形成過程で発生する過剰なポリシリコンは、ＣＭＰ平坦化法により除去される。好適な実施形態において、ハードマスク層１１４は、ＨＰＯ３などによるウェットエッチングにより除去される。ソース／ドレイン接続とポリドーピングインプラントは、スペーサーを形成する前に形成することが好ましい。これにより、上述したように、ＣＭＰやＲＩＥの後で、残存するポリ−Ｓｉやハードマスクの厚さ調節よりも良好にバッファの厚さを調節することができる。その結果、ゲート酸化膜の端部におけるソース／ドレインの深さの調節をより良好に行うことができる。この場合、好ましくはＲＩＥにより、以前のように新たなハードマスク（例えば、薄い酸化窒化物あるいは窒化物のみ）が堆積し、スペーサーが形成される。その他の実施形態において、ソース／ドレインの形成は、より深いソース／ドレイン領域をゲート酸化膜側壁から離間するようにスペーサーを形成した後に行うことができる。いずれの場合でも、バッファ層により、打ち込み中にソース／ドレインとポリドーピングの相対的深度を個々に最適化できる。
【００３１】
図４によると、ＣＭＯＳ装置２０２が示されているが、このＣＭＯＳ装置２０２はｐチャンネルトランジスタ２１６と、好ましくは埋め込みゲート電極１２６を有するｎチャンネルトランジスタ２１８とを備える。ゲート電極が半導体からなる場合、半導体は、ｐチャンネルトランジスタ２１６とｎチャンネルトランジスタ２１８とで異なったドーピングが可能になる。いずれの場合にも、ゲートはソース／ドレイン領域と同時にドープすることが好ましい。他の実施形態において、異なる型のトランジスタは、異なる材料のゲートを有していてもよい。
【００３２】
ソース／ドレイン領域２２８は、ｎウェル１０４とｐウェル１０６とに形成可能である。好ましくは、強くドープしたソース／ドレイン領域２２８を形成する従来の方法により、イオン（例えば、ｐＭＯＳトランジスタ２１６にはホウ素、ｎＭＯＳトランジスタ２１８にはヒ素及び／またはリン）を打ち込む。ドーパントは活性化され得る。例えば、従来のアニール、例えば急熱アニール（ＲＴＡ）を約１０５０℃で行うことにより、ドーパントを活性化させ、打ち込みダメージを低減することができる。
【００３３】
ＳＣＥを最小限にするため、ソース／ドレイン領域２２８は、下方ゲート酸化膜の位置を越す程度まで拡大しないことが好ましい。しかしながら、ゲート長の限定に応じて、場合によってはソース／ドレイン領域２２８のこの程度までの拡大は許容される。好ましい場合としては、強くドープされたソース／ドレイン２２８は、ゲート酸化膜がゲート下の部分よりも厚い部分で、チャンネルと接触する。これにより、最小化されたソース／ドレイン−チャンネル間抵抗により、最大トランジスタ性能を得ることができる。
【００３４】
シリコン窒化物のような誘電体が堆積され、図４に示されるように、反応性イオンエッチングを用いて成形され、スペーサー２１４が形成される。バッファ層１１２ａの一部分は残り、ソース／ドレイン領域２２８を形成する際に、インプラント用酸化膜として使用される。
【００３５】
珪素化合物２３０（例えば、ニッケル珪素化合物）は、ソース／ドレイン領域２２８とゲート電極１２６上に形成される。珪素化合物材２３０は、例えば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、あるいは他の堆積手段によって形成されてもよい。珪素化合物２３０は、例えば、コバルト珪素化合物、チタン珪素化合物、タンタル珪素化合物、プラチナ珪素化合物、ニッケルプラチナ珪素化合物、あるいは他の珪素化合物からなる構成でもよい。好ましくは、使用される堆積方法は、珪素化合物２３０がスペーサー２１４上に形成されない限り、いずれの方法でも選択可能である。
【００３６】
本発明の好ましい実施形態によると、スペーサー２１４は、ゲート電極１２５上に形成される珪素化合物２３０がソース／ドレイン領域２２８上に形成される珪素化合物２３０とつながってしまう（ブリッジ）のを防ぐという利点がある。両領域に形成された次の珪素化合物の完全な分離を図るため、スペーサーは一定の幅と高さを有する。上記利点はこのような構成によって得られる。一般的に、一定の幅と高さとは、およそ２０ｎｍの幅あるいは高さをいう。したがって、ここにスペーサーがないと、あるいは、ゲート酸化膜の厚みが増すと(一般的に、およそ５ｎｍ以上）、珪素化合物間距離が許容できないほど小さくなり、珪素化合物のブリッジを招来し、回路内でのトランジスタ数を低下させてしまう。
【００３７】
図示しないが、層間誘電体（ＩＬＤ）層は、トランジスタ２１６と２１８上に形成される。適切なＩＬＤ層は、例えば、ドープ済みガラス（ＢＰＳＧ，ＰＳＧ，ＢＳＧ）、有機珪素化合物ガラス（ＯＳＧ）、フッ素系珪素化合物ガラス（ＦＳＧ）、スパンオンガラス（ＳＯＧ）、窒化珪素、ＰＥプラズマ助長テトラエトキシシラン（ＴＥＯＳ）などの材料からなる。一般的には、ゲート電極とソース／ドレインコンタクト（図示せず）は、層間誘電体を介して形成されている。様々な要素を接続する金属化層は、チップ中に含まれ、簡単のため図示していない。
【００３８】
要するに、図４はＣＭＯＳ装置のような半導体装置からなる、本発明の一実施形態を示す。実施形態において、このような装置を形成する方法であって、基板の第１領域と第２領域の間に分離領域を形成する工程を含む方法を提供する。実施形態において、さらに、第１領域と第２領域の表面に凹部を形成する工程と、底面凹部表面と一組の凹部側壁に酸化膜層を形成する工程とが含まれる。実施形態において、さらに、第１及び第２領域におけるチャンネル領域をドーピングする工程と、凹部にゲート電極材料を堆積させる工程と、ゲート電極材料を堆積させた後に、第１及び第２領域におけるチャンネル領域に隣接するソース／ドレインを形成する工程とが含まれる。
【００３９】
図５Ａ及び図５Ｂは、本発明の実施形態における二つのメリットを説明する。図５Ａは、強くドープしたソース／ドレイン領域２２８が、ゲート誘電体（例えば、ゲート酸化膜）の最も薄い部分においてチャンネル１２４と接触する状態を示す。この最も薄い部分は、１２５という数字がうたれている円形部分で示している。図５Ｂは、珪素化合物領域２３０とゲート電極１２６との間の空間を最適化するように、半導体表面上のゲート電極１２６の高さＨとスペーサー２１４の幅Ｗとが調節可能であることを示す。この構成は、短絡の原因となる珪素ブリッジを回避するのに役立つ。上述したほかの構成と同様、これらの構成は、設計の変更に際して、組み合わせたり個別に実施したりすることができる。
【００４０】
本発明の一実施例を図９Ａ〜図９Ｅに示す。図９Ａは、集積回路装置における構成要素、すなわちＣＭＯＳインバータを含むことが可能なｎＦＥＴ３１０とｐＦＥＴ３１５の平面図である。図９Ｂは、図９Ａに示される構造の回路図である。図９Ｃは、その斜視図である。
【００４１】
本発明の実施形態に追加できる構成を、図６〜図８に示す。図６は、シリコン凹部のシャドウイングによる局部ハロインプランテーションを行っている状態を示す。ハロは一般的に、ＳＣＥの改善、つまり、ソース及びドレインの近接によって閾値電圧が減少するのを防ぐために、最新の装置において採用されている処理である。局所高チャンネルドーピングは、ソース／ドレインがチャンネルに接触する場所でのみ効果的に行われる。すなわち、短チャンネル機器において、比較的高い効果を発揮する。
【００４２】
従来の装置において、ハロの打ち込みは、ゲート端部に落ち着くように、ゲート下の角度から行われる。しかし、ソース／ドレインのさらに深い領域から発生するＳＣＥを防ぐために、かなり深くにハロを打ち込む必要がある。このため、チャンネルでキャリアの散乱を増加させる過剰なドーピングが行われ、チャンネル電流（移動度）が減少する。
【００４３】
実施形態において、埋め込みゲートによるアプローチで上記構成を用いる場合、矢印４５０で示すように、ハロインプラント４５２はチャンネルインプラント１２４の形成直後に行われる。ハロの傾きは、一般的に１０〜５０度の間で、シリコン凹部とハードマスクの高さに合わせて調節される。ハロは、ウェハを１８０度回転させることにより分離する２つの半量インプラントからなる。高い回路密度に対するパターン転写制限によってゲートは一般的に一方向に揃えられるので、このハロインプラントは、最新の装置において有用である。ハードマスクは、チャンネルの大部分に大きく傾いたハロインプラントが到達してしまうことを防ぎつつ、チャンネルの側面にハロインプラントが打ち込まれるよう、ハロインプラントのシャドウイングを施す。
【００４４】
従来の表面‐ゲートといったアプローチに優る大きなメリットは、ゲート酸化膜位置の下方にソース／ドレインが存在しない（ソース／ドレインからＳＣＥが発生しない）ことにより、ハロの有するエネルギーが極めて弱いものとすることができる点である。これにより、ＳＣＥの改善及び移動度低下の防止ができるように、ハロの局在化をより良好に調節することができる。ゲート酸化膜位置よりも上にあるソース／ドレインの性質により、ハロの必要量もおのずと減少する。したがって、この必要量は、求められるエネルギーとともに低減され、チャンネル中のドーピングレベルの低下に伴い、チャンネル移動度が増加する。
【００４５】
図７は、例えば重なり容量Ｃｏｖを最適化するために使用される、ゲート酸化膜より上方に位置するソース／ドレインに関する実施形態を説明するものである。より高いＣｏｖがＩｏｎを増加する一方で、過剰なＣｏｖがソース／ドレイン-ゲート間容量による回路遅延を増加することがある。これを解決するため、シリコン（あるいは他の半導体材料）凹部を、所望のＣｏｖになるように調節することが考えられる。しかしながら、Ｃｏｖを低くするためには（すなわち、Ｓｉ凹部を小さくするためには）、ソース／ドレインが浅すぎるという問題がある（例えば、珪素化合物をソース／ドレインより深くできない等）。
【００４６】
図７に示される実施形態では、埋め込みゲートの最終的な形成を行う例を説明する。凹部の深度を小さくするためには、ソース／ドレイン２２８の底面から離間する上方に珪素化合物を位置するように、バッファ層を取り除いた後であり、なおかつソース／ドレイン２２８の打ち込みの前に、例えばシリコンなどのエピタキシャル堆積半導体層４５４を形成することができる。一実施形態において、エピタキシャル成長により形成され、ゲート酸化膜より上方に位置するソース／ドレインは、例えばおよそ１０ｎｍという浅い凹部を有する構成としてもよい。必要であれば、エピタキシャル成長においてゲート上にシリコンが堆積するのを防ぐため、ゲート１２６を、例えばＴＥＯＳなどの誘電体４５６で覆ってもよい。この覆い４５６は、ＣＭＰからハードマスクの形成が終わったあとにゲート１２４の表面に堆積させ、以降のハードマスクのウェットエッチングに対する抵抗となる。
【００４７】
本実施形態は多くの特徴を有している。例えば、接触抵抗や漏れが最小限に抑えられるということがある。他の有利な点は、例えば、珪素化合物が厚く形成される場合、スペーサーが高いほどゲート酸化膜と珪素化合物の接触が減るということである。また、エピタキシャルシリコンによって、ソース／ドレイン及びゲートが同時にドーピングされるように（それらの厚さがより似通ったものとなるように）、打ち込みそのものがはるかに簡単になる。
【００４８】
他の実施形態では、ＣＭＰ形成直後、さらにＳｉ３Ｎ４などのスペーサー層をハードマスクに堆積させるように構成する。材料は、ハードマスクと同様のものを用いるのが好ましい。したがって、ハードマスク／スペーサー材料にＲＩＥを施すことによって、すぐにスペーサーを形成することができる。バッファ層は、ソース／ドレイン成形の前に取り除かれる。本実施形態の結果として、図８に示すように、ソース／ドレインは、ゲート酸化膜上にあるのと同じ状態で、ゲート酸化膜よりもはるかに深く配置することができる。
【００４９】
本発明の好適な実施形態によると、ｎＦＥＴ３１０とｐＦＥＴ３１５装置は浅溝分離領域などの分離構造１０８に囲まれている。図に示されるように、ソース領域Ｓ１はゲート電極３２０によってドレイン領域Ｄ１から離間され、ソース領域Ｓ２はゲート電極３２０によってドレイン領域Ｄ２から離間される。ゲート電極３２０は、トランジスタ装置３１０と３１５の双方に共通である。
【００５０】
図９Ｂのインバータを形成するために、ソース領域Ｓ１はソース領域Ｓ２と電気的に接続される。この電気的接続は、例えば、図示しない金属や図示しないローカルインターコネクトを介して実現することができる。さらに、ドレイン領域Ｄ１は、第１供給電圧ノード（この場合はアース）に電気的に接続される。これらの供給接続は一般的に金属接続（図示せず）を介しておこなわれる。
【００５１】
本発明の概念を基づく他の実施形態は、ＤＲＡＭなどのメモリセルである。図１０Ａは、記憶容量５６４に直列接続するアクセストランジスタ２０１を有するＤＲＡＭセルの概略図である。本実施形態では、アクセストランジスタとして、上記いずれかの実施形態の埋め込みゲートトランジスタを使用してもよい。図１０Ｂと図１０Ｃは、ここで述べた埋め込みゲートトランジスタを含むメモリセル構造について２つの例を示す。特に、図１０Ｂは溝容量についての実施形態を示し、図１０Ｃは積層容量についての実施形態を示す。図１０Ｂと図１０Ｃとの構成要素は、図１０Ａと同様に番号が付してある。
【００５２】
図１０Ａ〜図１０Ｃによれば、埋め込みトランジスタは、図示しないビットラインに電気的に接続可能な第１ソース／ドレイン領域２２８ｂを有している。ゲート１２４は、図示しないワード線に電気的に接続されている。好適な実施例としては、ゲート１２４はワード線として機能し、アレイにおけるメモリセルの全列を網羅する（いくつかの活性エリアを網羅するゲート伝導体用の溝１１８を示す図２を参照）。ワード線によって、抵抗を低減するための珪素化も可能となり、さらに抵抗を低減するために、定期的にゲート伝導体に接続する平行金属伝導体を追加することもできる。
【００５３】
第２ソース／ドレイン２２８ａは、容量５６４の第１プレート５６６に電気的に接続される。溝容量の例（図１０Ｂ）において、第１プレート５６６は、ストラップ５６２を介してソース／ドレイン領域２８８ａに接続される溝に含まれる伝導体である。積層容量の例（図１０Ｃ）において、第１プレート５６６は、基板１０２における高伝導領域５６２を介してソース／ドレイン２２８ａに接続される第１伝導層である。容量５６４における第２プレート５６８は、容量誘電体５７０によって第１プレート５６６から分離される。溝容量の例（図１０Ｂ）において、第２プレート５６８は、基板１０２におけるドープ済み領域である。積層容量の例（図１０Ｃ）において、第２プレート５６８は、第１伝導層を覆う第２伝導層である。
【００５４】
以上、本発明とその利点について詳細に説明したが、本発明の精神と添付の特許請求事項の範囲内で、様々な変更、置き換え、代替を施すことができるものである。例えば、上記の物や方法を、本発明の範囲内で様々に変更してもよいことは、当業者にとって明白であろう。また、本発明は、好適な実施形態を説明するための特定の状況以外の多くの発明思想を提供するものである。従って、添付の特許請求事項は、そのような工程、機械、製造、要素、手段、方法、ステップを包括するものである。
【００５５】
また、本発明は、以下の発明を包含する。
【００５６】
（１）埋め込みゲートを有する半導体装置であって、活性領域が溝分離領域により囲まれて形成された半導体基板と、上記活性領域表面及び上記溝分離領域に設けられた凹部と、上記凹部に形成された誘電体層と、上記凹部の底面下の活性領域内に配されたチャネル領域とを備え、上記活性領域には、ソース／ドレイン領域が配されているとともに、上記凹部にはゲート電極を構成する電極材料が充填されており、上記誘電体層は、上記チャネル領域および上記ソース／ドレイン領域が重なる領域と同じ厚さになっている、半導体装置。
【００５７】
（２）上記誘電体層は、上記凹部の側壁及び底面に沿って厚さが略均一になっている、（１）に記載の半導体装置。
【００５８】
（３）上記電極材料は、上記活性領域及び溝分離領域で、略均一厚さになっている、（１）に記載の半導体装置。
【００５９】
（４）上記電極材料は、ポリシリコン、金属、及びそれらの組み合わせからなるグループから選択された材料を含む、（１）に記載の半導体装置。
【００６０】
（５）上記誘電体層は、酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、及びそれらの窒化物からなるグループから選択された材料を含む、（１）に記載の半導体装置。
【００６１】
（６）さらに、上記溝分離領域により上記第１活性領域と分離された第２活性領域が形成され、上記凹部は、上記第１活性領域から、上記溝分離領域を横切り、第２活性領域へ延びている、（１）に記載の半導体装置。
【００６２】
（７）上記第１活性領域には、ｎチャンネルトランジスタが形成されており、上記第２活性領域には、上記第２活性領域には、ｐチャンネルトランジスタが形成されており、上記電極材料は、ｎチャンネルトランジスタとｐチャンネルトランジスタとの両方のゲート電極として機能している、（６）に記載の半導体装置。
【００６３】
（８）ＤＲＡＭセルを備え、ゲート電極材料は、ワード線と接続しているとともに、さらに、上記半導体基板の活性領域と接続したキャパシタを備えた、（１）に記載の半導体装置。
【００６４】
（９）上記キャパシタは、積層キャパシタを備えた、（８）に記載の半導体装置。
【００６５】
（１０）埋め込みゲートトランジスタ装置であって、活性領域を有し、該活性領域が溝分離領域により囲まれた半導体基板と、上記活性領域に配された凹部と、上記凹部における側壁及び底面に形成され、最小厚さになっている誘電体層とを備え、上記凹部には、ゲート電極導体が充填され、活性領域において、誘電体層が、ゲート電極導体と活性領域との間に配されるようになっており、少なくとも上記凹部の第１側壁上部に隣接する活性領域内には、第１導電型に重くドープされた第１ソース／ドレイン領域が配され、この第１ソース／ドレイン領域は、誘電体層の厚さが最も薄く、かつ第１ソース／ドレインドーパント濃度が最大レベルあるいは略最大レベルになっている箇所で、上記誘電体層に接触しており、少なくとも上記凹部の第２側壁上部に隣接する活性領域内には、第１導電型に重くドープされた第２ソース／ドレイン領域が配され、この第２ソース／ドレイン領域は、上記凹部により上記第１ソース／ドレイン領域と離間されるとともに、誘電体層の厚さが最も薄く、かつ第２ソース／ドレインドーパント濃度が最大レベルあるいは略最大レベルになっている箇所で、上記誘電体層に接触しており、少なくとも上記凹部の底面下の活性領域内には、チャンネル領域が配されており、このチャンネル領域は、上記第１導電型とは逆に第２導電型に軽くドープされている、装置。
【００６６】
（１１）上記凹部は、活性領域に隣接する分離領域の部分を通過して延びるようになっている、（１０）に記載の装置。
【００６７】
（１２）上記誘電体層は、上記凹部の側壁及び底面に沿って略均一になっている、（１０）に記載の装置。
【００６８】
（１３）上記誘電体層は、高誘電率材料を含む、（１０）に記載の装置。
【００６９】
（１４）半導体装置の製造方法であって、第１活性領域、第２活性領域、及び第１活性領域と第２活性領域との間の分離領域を有する半導体基板を準備する工程と、半導体基板表面に、第１活性領域、第２活性領域、及び分離領域を横切って延びる凹部を形成する工程と、上記凹部内にゲート誘電体を形成する工程と、上記凹部にゲート電極を形成する工程と、上記第１活性領域には、第１及び第２ソース／ドレイン領域を形成し、上記第２活性領域には、第３及び第４ソース／ドレイン領域を形成し、第１ソース／ドレイン領域が、ゲート電極により第２ソース／ドレイン領域と離間し、第３ソース／ドレイン領域が、ゲート電極により第４ソース／ドレイン領域と離間するようにする工程とを含む、方法。
【００７０】
（１５）ゲート電極形成後に、上記のソース／ドレイン領域を形成する、（１４）に記載の方法。
【００７１】
（１６）ゲート電極形成前に、第１及び第２活性領域にチャンネル領域をドープする工程を含む、（１４）に記載の方法。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態に係る埋め込みゲートトランジスタを形成する基板の側面図である。
【図２Ａ】好ましい埋め込みゲートトランジスタ用の凹部を活性領域とＳＴＩ領域に形成する際の側面図及び平面図である。
【図２Ｂ】好ましい埋め込みゲートトランジスタ用の凹部を活性領域とＳＴＩ領域に形成する際の側面図及び平面図である。
【図３】埋め込みトランジスタのゲート酸化膜及びチャンネルドープの形成を説明する側面図である。
【図４】側壁スペーサーを形成し、ソース／ドレイン領域に金属ケイ素化合物が含まれることを説明する、本発明の実施形態の側面図である。
【図５Ａ】本発明の実施形態における二つのメリットを説明する図である。
【図５Ｂ】本発明の実施形態における二つのメリットを説明する図である。
【図６】本発明における他の実施形態を説明する図である。
【図７】本発明における他の実施形態を説明する図である。
【図８】本発明における他の実施形態を説明する図である。
【図９Ａ】本発明の概念を用いた回路の第１実施例を説明する図である。
【図９Ｂ】本発明の概念を用いた回路の第１実施例を説明する図である。
【図９Ｃ】本発明の概念を用いた回路の第１実施例を説明する図である。
【図１０Ａ】本発明の概念を用いた回路の第１実施例を説明する図である。
【図１０Ｂ】本発明の概念を用いた回路の第１実施例を説明する図である。
【図１０Ｃ】本発明の概念を用いた回路の第１実施例を説明する図である。
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、半導体装置製造に関し、より詳しくは半導体装置用の埋め込みゲートトランジスタに関する。
【０００２】
〔背景技術〕
超大規模集積回路(ＵＬＳＩ)等の集積回路は、１０億個以上のトランジスタを備えることができる。最も一般的なのは、超大規模集積回路(ＵＬＳＩ)が、相補形金属酸化膜半導体(ＣＭＯＳ)プロセスで形成される電界効果トランジスタ(ＦＥＴ)からなるという構成である。それぞれのＭＯＳＦＥＴは、ドレイン領域とソース領域との間に設けられた、半導体基板のチャンネル領域上のゲート電極を備えている。
【０００３】
集積回路の装置密度と動作速度とを向上させるためには、回路内のトランジスタの最小加工寸法を小さくする必要がある。しかしながら、装置のサイズのさらなる縮小に伴い、サブミクロン規模のＭＯＳトランジスタは、多くの技術的課題を克服しなければならなくなった。ＭＯＳトランジスタが小さければ、そのチャンネル長も同様に小さくなる。その結果、ソース／ドレイン漏れなどといった、諸々の問題の原因となる短チャンネル効果(ＳＣＥ)が顕著になる。
【０００４】
ＵＬＳＩ回路の物理的な寸法を縮小するための方法の一つとして、基板凹部あるいは溝に埋め込まれるゲート電極を備えた埋め込みゲートトランジスタを形成することが挙げられる。このような構成により、シリコン表面上の占有面積が減少し、回路密度が向上する。従って、回路構成に要求される制限を緩和することができる。その結果、シリコン面の接続プロフィールにより、例えば、ソース／ドレイン拡張部を、スペーサーの下に位置するようゲートの垂直側面に設けることができる。
【０００５】
このタイプのトランジスタは、チャンネル長を増加させずに、ソースとドレインとの平均分離(average separation)を増加させることによって、ＳＣＥを低減させている。このような構成は、垂直方向の寸法を利用することにより、ソース／ドレインをさらに接近させることなく、ゲートとの重なりを多くすることができる。これにより、ＳＣＥを低減しなくてもオン状態の電流は増加する。しかしながら、このような埋め込みゲートトランジスタを効果的に製造するのは困難であった。
【０００６】
ＳＣＥを低減させるために、ゲート下の接合深度を横方向（および縦方向）に減少させる。しかしながら、この重なり領域の減少（重なり容量Ｃｏｖにて測定）によって、その時点における抵抗が大幅に増加する。これにより、オン状態の電流（Ｉｏｎ）と装置の性能とが低下する。最新の装置における従来型の表面ゲートでは、良好なＳＣＥを実現できても、重なりが不足し、Ｉｏｎ電流が減少してしまう。
【０００７】
このような課題から、ＣｏｖとＳＣＥとのバランスをとるための他の構成が必要とされてきた。また、ＭＯＳＦＥＴ構造を上記目的を達成できるように変形させるために、これらの構成が容易に集積可能になることも必要とされてきた。
【０００８】
〔発明の概要〕
これらの問題（それ以外の問題も含む）は、本発明の好ましい実施形態により、解決される、あるいは回避される。そして、技術的利点が達成される。本発明の好ましい実施形態は、埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造を提供する。
【０００９】
本発明の好ましい実施形態は、半導体製造方法を提供する。この方法は、基板における第１領域と第２領域との間に分離領域を形成する工程と、基板表面に複数の凹部を形成する工程と、酸化物で凹部を均一に裏打ちする工程とを含む。実施形態は、さらに、第１領域と第２領域それぞれにある凹部底面下に配されたチャンネル領域をドープする工程と、凹部にゲート電極材料を堆積する工程とを含む。好ましい実施形態は、（好ましくはゲート電極材料を堆積した後に、）第１領域及び第２領域におけるチャンネル領域に隣接させて、ソース／ドレイン領域を形成する工程を含む。
【００１０】
本発明の他の実施形態は、半導体装置を提供する。実施形態は、第１領域、第２領域、及び分離領域に形成された凹部と、上記凹部を均一な厚さで裏打ちする(line)誘電体層とを備えている。この装置の製造は、（好ましくはゲート電極材料を堆積した後に、）第１領域及び第２領域におけるチャンネル領域に隣接させて、ソース／ドレイン領域を形成する工程を含むことが好ましい。
【００１１】
本発明のさらに他の実施形態は、凹型ゲート電極を備えたトランジスタ及びその製造方法を提供する。
【００１２】
前述の記載は、本発明の輪郭を広範に示しており、本発明の特徴及び技術的利点は、後述の発明の詳細な説明にて、理解が深まるであろう。本発明の請求項記載の事項を形成する、本発明のさらなる特徴及び利点は、後述される。なお、当業者であれば、開示された技術的思想及び具体的な実施形態が、本発明と同一の目的を実行するために、他の構造または方法を改変もしくは設計する基本として、容易に利用されるということが理解されるであろう。同様に、当業者であれば、このような同等な構成が、添付した請求項に記載の発明の精神及び範囲から逸脱しないということが十分に理解されるであろう。
【００１３】
〔実施形態の詳細な説明〕
以下に、好適な実施形態の構成及び使用について詳細な説明を行う。ただし、本発明はここで述べる例示的実施形態に限定されず、特定の概念に基づき、さまざまな変形例に応用可能であることを前提とする。
【００１４】
本発明の実施形態は、例えばＣｏｖやＩｏｆｆなどの短チャンネル効果を同時に改善することができる工程系統を提供する。この工程系統により、従来技術よりも優れたメリットを得ることができる。例えば、本発明の実施形態では、埋め込みゲートが複数のソース／ドレインを接続できる、あるいは単独のポリに接触するように、分離領域をエッチングする。これにより、部材の占有面積に係る問題を減少させ、工程系統を簡略化し（１つのＣＭＰのみとなる）、ＳＴＩ凹部のばらつきを低減する、などといったさまざまな利点を実現することが可能となる。その結果、応力と閾値電圧(Ｖｔ)ばらつきとを低減することが可能となる。本発明の実施形態では、さらに、電極凹部およびゲートを形成した後にソース／ドレインの打ち込みを行う。これにより、ゲート及びソース／ドレインのドーピングを同時に行うことができ、酸化工程においてより均一なドーピングが基板に対してなされるので（充分なドーピングが行われる場合にのみ）、均一なゲート酸化膜の形成が可能となる。
【００１５】
埋め込みゲート形成において、ゲートを形成する前にソース／ドレインをドープする従来の方法と異なり、本発明の実施形態ではＣｏｖとＳＣＥとの良好なバランスを得るために、薄い酸化膜側壁を用いている。ゲート酸化膜は、チャンネル及びソース／ドレインが重なる領域と同じ厚さになっている。これにより、チャンネルと接触する部分においてソース／ドレインは非常によくドープされるので、オン状態における性能がより良好なものとなる。最大オン状態電流に関して、ソース／ドレインとチャンネルの接触箇所は、最も薄い酸化膜に位置しなければならない。つまり、Ｃｏｖが最大であれば、チャンネル中のキャリアの数も最大になる。
【００１６】
以下に、特定の状況における本発明の好適な実施形態について、つまり、ＣＭＯＳ装置に埋め込みゲートトランジスタを形成する方法について説明する。本発明の好適な実施形態では、ＣＭＯＳ装置において、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの間に浅溝分離(ＳＴＩ)領域などの分離領域を設けている。本発明の好適な実施形態は、ＳＴＩおよび活性領域のどちらにも埋め込みゲート電極を形成する一括形成工程を提供する。好適な実施形態では、ソース／ドレインの打ち込みを行う前に、ゲート誘電体とゲート電極とを形成する。
【００１７】
先にソース／ドレインの打ち込みを行う従来の方法とは異なり、本発明の実施形態は、添加量に左右される酸化膜やエッチングレートによる半導体凹部のばらつきに関する工程上の問題を有利に回避するものである。このようなばらつきによって、ゲート周囲の酸化膜が不均一になってしまう。それゆえ、従来のような、先にソース／ドレインの打ち込みを行う方法では、埋め込みゲート法およびその構成の使用や再現性を限定してしまう。本発明の実施形態が達成する他のメリットは、ゲートを形成した後にソース／ドレインの打ち込みを行うことにより、ソース／ドレインと同時にｎＭＯＳトランジスタとｐＭＯＳトランジスタのドーピングを行うことができるということである。これにより、マスクの追加を必要としない、あるいは個別のポリゲートドーピングを必要としない構成とすることができる。
【００１８】
以下、特定の状況における本発明の好適な実施形態について、つまり、ＣＭＯＳ装置におけるｎチャンネルトランジスタとｐチャンネルトランジスタとについて説明する。ただし、本発明の実施形態は、一つ以上の埋め込みゲートトランジスタを使用するその他の半導体あるいは集積回路にも応用可能である。なお、実施形態においては、１個のｐＭＯＳ装置と１個のｎＭＯＳ装置のみが示されているが、ここで述べるそれぞれの製造工程において半導体基板に設けられるｐＭＯＳ装置及びｎＭＯＳ装置の数は一般的に多い（例えば数千あるいは数百万）。
【００１９】
ここで、図１は、本発明の実施形態を示す。本実施形態は、シリコンや他の半導体材料からなる基板１０２を有する。上記基板１０２は、他の半導体（例えば、Ｓｉ，ＳｉＧｅ，ＳｉＣ）や絶縁体（例えば、絶縁体上シリコンやＳＯＩ基板）上に、単結晶シリコン基板や単結晶シリコン層を有していてもよい。シリコンの代わりに、例えばＧａＡｓ、ＩｎＰ、ＳｉＧｅ、ＳｉＣなどの化合物あるいは合金半導体を使用することができる。
【００２０】
基板１０２は、第１活性領域１０４と第２活性領域１０６とを有する。後述するＣＭＯＳの例において、ｐチャンネルトランジスタ（ｐＭＯＳ）が第１活性領域１０４に形成され、ｎチャンネルトランジスタ（ｎＭＯＳ）が第２活性領域１０６に形成される。したがって、第１活性領域１０４はｎ型ドーパントで軽くドープされており、第２活性領域１０６はｐ型ドーパントで軽くドープされている。その他の実施形態では、他の装置を形成することができる。活性領域１０４及び１０６と類似した活性領域に、例えば、他のｎＭＯＳトランジスタ、他のｐＭＯＳトランジスタ、両極性トランジスタ、ダイオード、コンデンサ、抵抗器、その他の装置を形成することができる。
【００２１】
図１に示すように、第１領域１０４と第２領域１０６とは、基板１０２に形成された、例えば浅溝分離（ＳＴＩ）領域１０８などの分離領域によって分離される。ＳＴＩ領域１０８は、溝埋め材により充填されている。該溝埋め材は二酸化珪素などの酸化物からなる構成でもよい。一実施形態において、酸化物は、テトラエチルオキシラン(ＴＥＯＳ)を分解することによって堆積可能である。その他の実施形態において、他の材料を使用することができる。例えば、溝埋め材は、非晶質あるいは多結晶（ドープ済みあるいは未ドープの）シリコンでもよいし、あるいは窒化珪素などの窒化物であってもよい。その他の図示しない実施形態においては、ＳＴＩ領域１０８の溝側壁はライナ(liner)を有していてもよい。例えば、酸化及び／または窒化ライナ（図示せず）が、溝埋め材と基板１０２の材料との間に形成されていてもよい。
【００２２】
図１の構造を形成するために、バッファ層１１２は、基板１０２上に形成されている。バッファ層１１２は、次の工程で応力緩和層として機能し、例えばＣＶＤシリコン酸化物を有してもよい。バッファ層は約１〜５０ｎｍ、好ましくは約１０ｎｍの厚さを有している。バッファ層１１２には、窒化珪素などのハードマスク層１１４が形成されている。ハードマスク１１４は、好ましくはＣＶＤ窒化物（例えば、Ｓｉ３Ｎ４）であり、約１０〜５００ｎｍの厚みを有するように形成される。ハードマスク１１４上には、レジスト１１６が形成されている。レジスト１１６は、例えば、標準的なＰＣマスク用のＰＣネガティヴレジスト、あるいはＰＣ反転マスク上のＰＣポジティヴレジストを有していてもよい。
【００２３】
ここで、図２Ａによると、図１の構成を元に、基板１０２の表面に凹部１１８を形成する。凹部１１８は、約５ｎｍ〜２００ｎｍの深さに形成されることが好ましい。図２Ｂの平面図に示すように、本発明の実施形態では、相互連結活性領域１０４／１０６／１０７の間の分離領域１０８を部分的に網羅するよう凹部１１８を同時に設ける。同時に凹部１１８を形成する際に、凹部Ｓｉをさらに傷めてしまうことのない、ＨＦなどの分離ＳｉＯ２エッチング液を用いる。
【００２４】
ここで、図３によると、図２Ａと図２Ｂに示される構成を元に、レジスト１１６を取り除く。ゲート誘電体１２０は、凹部１１８に形成される。ゲート誘電体１２０は、厚さが約０．５ｎｍ〜５ｎｍの熱成長酸化膜（例えばＳｉＯ２）からなることが好ましい。また、窒化物（Ｓｉ３Ｎ４）あるいは酸化物と窒化物との組み合わせ（例えば、ＳｉＮ、酸化物-窒化物-酸化物の列）からなる構成でもよい。他の実施形態では、約５．０以上の誘電率を有する高ｋ誘電体（high-k dielectric material）がゲート誘電体１２０として使用される。適切な高ｋ誘電体（high-k dielectric material）としては、ＨｆＯ２，ＨｆＳｉＯｘ，Ａｌ２Ｏ３，ＺｒＯ２，ＺｒＳｉＯｘ，Ｔａ２Ｏ５，Ｌａ２Ｏ５，Ｌａ２Ｏ３，それらの窒化物，ＳｉｘＮｙ，ＳｉＯＮ，ＨｆＡｌＯｘ，ＨｆＡｌＯｘＮ１−ｘ−ｙ，ＺｒＡｌＯｘ，ＺｒＡｌＯｘＮｙ，ＳｉＡｌＯｘ，ＳｉＡｌＯｘＮ１−ｘ−ｙ，ＨｆＳｉＡｌＯｘ， ＨｆＳｉＡｌＯｘＮｙ，ＺｒＳｉＡｌＯｘ，ＺｒＳｉＡｌＯｘＮｙ，それらの組み合わせ、あるいはそれらの組み合わせとＳｉＯ２との組み合わせが挙げられる。あるいは、ゲート誘電体１２０は、他の高ｋ誘電体（high-k dielectric material）や他の誘電体からなる構成でもよい。ゲート誘電体１２０は、単層であってもよいし、あるいは二層以上であってもよい。
【００２５】
ゲート誘電体１２０の堆積は、化学蒸着（ＣＶＤ）によるもの、金属有機化学蒸着（ＭＯＣＶＤ）によるもの、物理蒸着（ＰＶＤ）によるもの、原子層堆積（ＡＬＤ）によるもの、あるいは、噴射蒸着（ＪＶＤ）によるものなどが挙げられる。
【００２６】
ゲート誘電体１２０を形成した後、浅い第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。浅いインプラントはハードマスク１１４を貫通しないので、図３に示すように、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４は、トランジスタのオン・オフを切り替える閾値電圧を変調する。
【００２７】
凹部１１８の形状により、凹部１１８の側壁領域１２５におけるドーピングレベルは、凹部１１８の真下よりも低くなっている。好適な実施形態に関して、以下に説明するように、トランジスタソース／ドレイン（２２８）は、チャンネルドーピング濃度の低い凹部１１８の側壁領域１２５に近接するドープ済みチャンネル領域１２４に接触するように形成されている。ソース／ドレイン２２８が側壁１２５の低チャンネルドーピング部分に接触するので（下方のゲート酸化膜の下部には接触しない）、接続容量、ゲート誘発バリアの低下、ホットキャリアの生成、接続漏れなどが改善される。
【００２８】
次に、ゲート電極１２６は、ゲート誘電体１２０上に形成される。ゲート電極１２６は、ポリシリコンや非結晶シリコンなどの半導体物質からなることが好ましい。あるいは、他の半導体物質をゲート電極１２６に使用してもかまわない。他の実施形態において、ゲート電極１２６は、ポリシリコン；ＴｉＮ，ＨｆＮ，ＴａＮ，Ｗ，Ａｌ，Ｒｕ，ＲｕＴａ，ＴａＳｉＮ，ＮｉＳｉｘ，ＣｏＳｉｘ，ＴｉＳｉｘ，Ｉｒ，Ｙ，Ｐｔ，Ｔｉ，ＰｔＴｉ，Ｐｄ，Ｒｅ，Ｒｈ；Ｔｉ，Ｈｆ，Ｚｒ，ＴｉＡｌＮ，Ｍｏ，ＭｏＮ，ＺｒＳｉＮ，ＺｒＮ，ＨｆＮ，ＨｆＳｉＮ，ＷＮ，Ｎｉ，Ｐｒ，ＶＮ，ＴｉＷのホウ化物、リン化物、あるいはアンチモン化合物；部分珪素化ゲート物質、全珪素化ゲート物質（ＦＵＳＩ）、その他の物質、及び／またはそれらの組み合わせなどからなる。一実施形態において、ゲート電極１２６は、珪素化合物層（例えば、チタン珪素化合物、ニッケル珪素化合物、タンタル珪素化合物、コバルト珪素化合物、プラチナ珪素化合物）の下に形成されるドープ済みポリシリコン層を有している。
【００２９】
例えば、ゲート電極１２６がＦＵＳＩからなる場合、ポリシリコンはゲート誘電体１２０上に堆積され、ニッケルなどの金属はポリシリコン上に堆積される。Ｔａ，Ｔｉ，Ｃｏ，Ｐｔといった耐熱金属など、他の物質も代わりに使用することができる。基板１０２は、ニッケル珪素化合物の単層を形成するのに、およそ６００〜７００℃で加熱してもよい。ゲート電極１４３は、上方にポリシリコンキャップ層が堆積された金属下層など、複数の積層ゲート物質からなる構成でもよい。厚さがおよそ１０００〜２０００Åのゲート電極１２６は、ＣＶＤ、ＰＶＤ、ＡＬＤなどの堆積法で堆積してもよい。
【００３０】
次に、ゲート電極１２６の形成過程で発生する過剰なポリシリコンは、ＣＭＰ平坦化法により除去される。好適な実施形態において、ハードマスク層１１４は、ＨＰＯ３などによるウェットエッチングにより除去される。ソース／ドレイン接続とポリドーピングインプラントは、スペーサーを形成する前に形成することが好ましい。これにより、上述したように、ＣＭＰやＲＩＥの後で、残存するポリ−Ｓｉやハードマスクの厚さ調節よりも良好にバッファの厚さを調節することができる。その結果、ゲート酸化膜の端部におけるソース／ドレインの深さの調節をより良好に行うことができる。この場合、好ましくはＲＩＥにより、以前のように新たなハードマスク（例えば、薄い酸化窒化物あるいは窒化物のみ）が堆積し、スペーサーが形成される。その他の実施形態において、ソース／ドレインの形成は、より深いソース／ドレイン領域をゲート酸化膜側壁から離間するようにスペーサーを形成した後に行うことができる。いずれの場合でも、バッファ層により、打ち込み中にソース／ドレインとポリドーピングの相対的深度を個々に最適化できる。
【００３１】
図４によると、ＣＭＯＳ装置２０２が示されているが、このＣＭＯＳ装置２０２はｐチャンネルトランジスタ２１６と、好ましくは埋め込みゲート電極１２６を有するｎチャンネルトランジスタ２１８とを備える。ゲート電極が半導体からなる場合、半導体は、ｐチャンネルトランジスタ２１６とｎチャンネルトランジスタ２１８とで異なったドーピングが可能になる。いずれの場合にも、ゲートはソース／ドレイン領域と同時にドープすることが好ましい。他の実施形態において、異なる型のトランジスタは、異なる材料のゲートを有していてもよい。
【００３２】
ソース／ドレイン領域２２８は、ｎウェル１０４とｐウェル１０６とに形成可能である。好ましくは、強くドープしたソース／ドレイン領域２２８を形成する従来の方法により、イオン（例えば、ｐＭＯＳトランジスタ２１６にはホウ素、ｎＭＯＳトランジスタ２１８にはヒ素及び／またはリン）を打ち込む。ドーパントは活性化され得る。例えば、従来のアニール、例えば急熱アニール（ＲＴＡ）を約１０５０℃で行うことにより、ドーパントを活性化させ、打ち込みダメージを低減することができる。
【００３３】
ＳＣＥを最小限にするため、ソース／ドレイン領域２２８は、下方ゲート酸化膜の位置を越す程度まで拡大しないことが好ましい。しかしながら、ゲート長の限定に応じて、場合によってはソース／ドレイン領域２２８のこの程度までの拡大は許容される。好ましい場合としては、強くドープされたソース／ドレイン２２８は、ゲート酸化膜がゲート下の部分よりも厚い部分で、チャンネルと接触する。これにより、最小化されたソース／ドレイン−チャンネル間抵抗により、最大トランジスタ性能を得ることができる。
【００３４】
シリコン窒化物のような誘電体が堆積され、図４に示されるように、反応性イオンエッチングを用いて成形され、スペーサー２１４が形成される。バッファ層１１２ａの一部分は残り、ソース／ドレイン領域２２８を形成する際に、インプラント用酸化膜として使用される。
【００３５】
珪素化合物２３０（例えば、ニッケル珪素化合物）は、ソース／ドレイン領域２２８とゲート電極１２６上に形成される。珪素化合物材２３０は、例えば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、あるいは他の堆積手段によって形成されてもよい。珪素化合物２３０は、例えば、コバルト珪素化合物、チタン珪素化合物、タンタル珪素化合物、プラチナ珪素化合物、ニッケルプラチナ珪素化合物、あるいは他の珪素化合物からなる構成でもよい。好ましくは、使用される堆積方法は、珪素化合物２３０がスペーサー２１４上に形成されない限り、いずれの方法でも選択可能である。
【００３６】
本発明の好ましい実施形態によると、スペーサー２１４は、ゲート電極１２５上に形成される珪素化合物２３０がソース／ドレイン領域２２８上に形成される珪素化合物２３０とつながってしまう（ブリッジ）のを防ぐという利点がある。両領域に形成された次の珪素化合物の完全な分離を図るため、スペーサーは一定の幅と高さを有する。上記利点はこのような構成によって得られる。一般的に、一定の幅と高さとは、およそ２０ｎｍの幅あるいは高さをいう。したがって、ここにスペーサーがないと、あるいは、ゲート酸化膜の厚みが増すと(一般的に、およそ５ｎｍ以上）、珪素化合物間距離が許容できないほど小さくなり、珪素化合物のブリッジを招来し、回路内でのトランジスタ数を低下させてしまう。
【００３７】
図示しないが、層間誘電体（ＩＬＤ）層は、トランジスタ２１６と２１８上に形成される。適切なＩＬＤ層は、例えば、ドープ済みガラス（ＢＰＳＧ，ＰＳＧ，ＢＳＧ）、有機珪素化合物ガラス（ＯＳＧ）、フッ素系珪素化合物ガラス（ＦＳＧ）、スパンオンガラス（ＳＯＧ）、窒化珪素、ＰＥプラズマ助長テトラエトキシシラン（ＴＥＯＳ）などの材料からなる。一般的には、ゲート電極とソース／ドレインコンタクト（図示せず）は、層間誘電体を介して形成されている。様々な要素を接続する金属化層は、チップ中に含まれ、簡単のため図示していない。
【００３８】
要するに、図４はＣＭＯＳ装置のような半導体装置からなる、本発明の一実施形態を示す。実施形態において、このような装置を形成する方法であって、基板の第１領域と第２領域の間に分離領域を形成する工程を含む方法を提供する。実施形態において、さらに、第１領域と第２領域の表面に凹部を形成する工程と、底面凹部表面と一組の凹部側壁に酸化膜層を形成する工程とが含まれる。実施形態において、さらに、第１及び第２領域におけるチャンネル領域をドーピングする工程と、凹部にゲート電極材料を堆積させる工程と、ゲート電極材料を堆積させた後に、第１及び第２領域におけるチャンネル領域に隣接するソース／ドレインを形成する工程とが含まれる。
【００３９】
図５Ａ及び図５Ｂは、本発明の実施形態における二つのメリットを説明する。図５Ａは、強くドープしたソース／ドレイン領域２２８が、ゲート誘電体（例えば、ゲート酸化膜）の最も薄い部分においてチャンネル１２４と接触する状態を示す。この最も薄い部分は、１２５という数字がうたれている円形部分で示している。図５Ｂは、珪素化合物領域２３０とゲート電極１２６との間の空間を最適化するように、半導体表面上のゲート電極１２６の高さＨとスペーサー２１４の幅Ｗとが調節可能であることを示す。この構成は、短絡の原因となる珪素ブリッジを回避するのに役立つ。上述したほかの構成と同様、これらの構成は、設計の変更に際して、組み合わせたり個別に実施したりすることができる。
【００４０】
本発明の一実施例を図９Ａ〜図９Ｅに示す。図９Ａは、集積回路装置における構成要素、すなわちＣＭＯＳインバータを含むことが可能なｎＦＥＴ３１０とｐＦＥＴ３１５の平面図である。図９Ｂは、図９Ａに示される構造の回路図である。図９Ｃは、その斜視図である。
【００４１】
本発明の実施形態に追加できる構成を、図６〜図８に示す。図６は、シリコン凹部のシャドウイングによる局部ハロインプランテーションを行っている状態を示す。ハロは一般的に、ＳＣＥの改善、つまり、ソース及びドレインの近接によって閾値電圧が減少するのを防ぐために、最新の装置において採用されている処理である。局所高チャンネルドーピングは、ソース／ドレインがチャンネルに接触する場所でのみ効果的に行われる。すなわち、短チャンネル機器において、比較的高い効果を発揮する。
【００４２】
従来の装置において、ハロの打ち込みは、ゲート端部に落ち着くように、ゲート下の角度から行われる。しかし、ソース／ドレインのさらに深い領域から発生するＳＣＥを防ぐために、かなり深くにハロを打ち込む必要がある。このため、チャンネルでキャリアの散乱を増加させる過剰なドーピングが行われ、チャンネル電流（移動度）が減少する。
【００４３】
実施形態において、埋め込みゲートによるアプローチで上記構成を用いる場合、矢印４５０で示すように、ハロインプラント４５２はチャンネルインプラント１２４の形成直後に行われる。ハロの傾きは、一般的に１０〜５０度の間で、シリコン凹部とハードマスクの高さに合わせて調節される。ハロは、ウェハを１８０度回転させることにより分離する２つの半量インプラントからなる。高い回路密度に対するパターン転写制限によってゲートは一般的に一方向に揃えられるので、このハロインプラントは、最新の装置において有用である。ハードマスクは、チャンネルの大部分に大きく傾いたハロインプラントが到達してしまうことを防ぎつつ、チャンネルの側面にハロインプラントが打ち込まれるよう、ハロインプラントのシャドウイングを施す。
【００４４】
従来の表面‐ゲートといったアプローチに優る大きなメリットは、ゲート酸化膜位置の下方にソース／ドレインが存在しない（ソース／ドレインからＳＣＥが発生しない）ことにより、ハロの有するエネルギーが極めて弱いものとすることができる点である。これにより、ＳＣＥの改善及び移動度低下の防止ができるように、ハロの局在化をより良好に調節することができる。ゲート酸化膜位置よりも上にあるソース／ドレインの性質により、ハロの必要量もおのずと減少する。したがって、この必要量は、求められるエネルギーとともに低減され、チャンネル中のドーピングレベルの低下に伴い、チャンネル移動度が増加する。
【００４５】
図７は、例えば重なり容量Ｃｏｖを最適化するために使用される、ゲート酸化膜より上方に位置するソース／ドレインに関する実施形態を説明するものである。より高いＣｏｖがＩｏｎを増加する一方で、過剰なＣｏｖがソース／ドレイン-ゲート間容量による回路遅延を増加することがある。これを解決するため、シリコン（あるいは他の半導体材料）凹部を、所望のＣｏｖになるように調節することが考えられる。しかしながら、Ｃｏｖを低くするためには（すなわち、Ｓｉ凹部を小さくするためには）、ソース／ドレインが浅すぎるという問題がある（例えば、珪素化合物をソース／ドレインより深くできない等）。
【００４６】
図７に示される実施形態では、埋め込みゲートの最終的な形成を行う例を説明する。凹部の深度を小さくするためには、ソース／ドレイン２２８の底面から離間する上方に珪素化合物を位置するように、バッファ層を取り除いた後であり、なおかつソース／ドレイン２２８の打ち込みの前に、例えばシリコンなどのエピタキシャル堆積半導体層４５４を形成することができる。一実施形態において、エピタキシャル成長により形成され、ゲート酸化膜より上方に位置するソース／ドレインは、例えばおよそ１０ｎｍという浅い凹部を有する構成としてもよい。必要であれば、エピタキシャル成長においてゲート上にシリコンが堆積するのを防ぐため、ゲート１２６を、例えばＴＥＯＳなどの誘電体４５６で覆ってもよい。この覆い４５６は、ＣＭＰからハードマスクの形成が終わったあとにゲート１２４の表面に堆積させ、以降のハードマスクのウェットエッチングに対する抵抗となる。
【００４７】
本実施形態は多くの特徴を有している。例えば、接触抵抗や漏れが最小限に抑えられるということがある。他の有利な点は、例えば、珪素化合物が厚く形成される場合、スペーサーが高いほどゲート酸化膜と珪素化合物の接触が減るということである。また、エピタキシャルシリコンによって、ソース／ドレイン及びゲートが同時にドーピングされるように（それらの厚さがより似通ったものとなるように）、打ち込みそのものがはるかに簡単になる。
【００４８】
他の実施形態では、ＣＭＰ形成直後、さらにＳｉ３Ｎ４などのスペーサー層をハードマスクに堆積させるように構成する。材料は、ハードマスクと同様のものを用いるのが好ましい。したがって、ハードマスク／スペーサー材料にＲＩＥを施すことによって、すぐにスペーサーを形成することができる。バッファ層は、ソース／ドレイン成形の前に取り除かれる。本実施形態の結果として、図８に示すように、ソース／ドレインは、ゲート酸化膜上にあるのと同じ状態で、ゲート酸化膜よりもはるかに深く配置することができる。
【００４９】
本発明の好適な実施形態によると、ｎＦＥＴ３１０とｐＦＥＴ３１５装置は浅溝分離領域などの分離構造１０８に囲まれている。図に示されるように、ソース領域Ｓ１はゲート電極３２０によってドレイン領域Ｄ１から離間され、ソース領域Ｓ２はゲート電極３２０によってドレイン領域Ｄ２から離間される。ゲート電極３２０は、トランジスタ装置３１０と３１５の双方に共通である。
【００５０】
図９Ｂのインバータを形成するために、ソース領域Ｓ１はソース領域Ｓ２と電気的に接続される。この電気的接続は、例えば、図示しない金属や図示しないローカルインターコネクトを介して実現することができる。さらに、ドレイン領域Ｄ１は、第１供給電圧ノード（この場合はアース）に電気的に接続される。これらの供給接続は一般的に金属接続（図示せず）を介しておこなわれる。
【００５１】
本発明の概念を基づく他の実施形態は、ＤＲＡＭなどのメモリセルである。図１０Ａは、記憶容量５６４に直列接続するアクセストランジスタ２０１を有するＤＲＡＭセルの概略図である。本実施形態では、アクセストランジスタとして、上記いずれかの実施形態の埋め込みゲートトランジスタを使用してもよい。図１０Ｂと図１０Ｃは、ここで述べた埋め込みゲートトランジスタを含むメモリセル構造について２つの例を示す。特に、図１０Ｂは溝容量についての実施形態を示し、図１０Ｃは積層容量についての実施形態を示す。図１０Ｂと図１０Ｃとの構成要素は、図１０Ａと同様に番号が付してある。
【００５２】
図１０Ａ〜図１０Ｃによれば、埋め込みトランジスタは、図示しないビットラインに電気的に接続可能な第１ソース／ドレイン領域２２８ｂを有している。ゲート１２４は、図示しないワード線に電気的に接続されている。好適な実施例としては、ゲート１２４はワード線として機能し、アレイにおけるメモリセルの全列を網羅する（いくつかの活性エリアを網羅するゲート伝導体用の溝１１８を示す図２を参照）。ワード線によって、抵抗を低減するための珪素化も可能となり、さらに抵抗を低減するために、定期的にゲート伝導体に接続する平行金属伝導体を追加することもできる。
【００５３】
第２ソース／ドレイン２２８ａは、容量５６４の第１プレート５６６に電気的に接続される。溝容量の例（図１０Ｂ）において、第１プレート５６６は、ストラップ５６２を介してソース／ドレイン領域２８８ａに接続される溝に含まれる伝導体である。積層容量の例（図１０Ｃ）において、第１プレート５６６は、基板１０２における高伝導領域５６２を介してソース／ドレイン２２８ａに接続される第１伝導層である。容量５６４における第２プレート５６８は、容量誘電体５７０によって第１プレート５６６から分離される。溝容量の例（図１０Ｂ）において、第２プレート５６８は、基板１０２におけるドープ済み領域である。積層容量の例（図１０Ｃ）において、第２プレート５６８は、第１伝導層を覆う第２伝導層である。
【００５４】
以上、本発明とその利点について詳細に説明したが、本発明の精神と添付の特許請求事項の範囲内で、様々な変更、置き換え、代替を施すことができるものである。例えば、上記の物や方法を、本発明の範囲内で様々に変更してもよいことは、当業者にとって明白であろう。また、本発明は、好適な実施形態を説明するための特定の状況以外の多くの発明思想を提供するものである。従って、添付の特許請求事項は、そのような工程、機械、製造、要素、手段、方法、ステップを包括するものである。
【００５５】
また、本発明は、以下の発明を包含する。
【００５６】
（１）埋め込みゲートを有する半導体装置であって、活性領域が溝分離領域により囲まれて形成された半導体基板と、上記活性領域表面及び上記溝分離領域に設けられた凹部と、上記凹部に形成された誘電体層と、上記凹部の底面下の活性領域内に配されたチャネル領域とを備え、上記活性領域には、ソース／ドレイン領域が配されているとともに、上記凹部にはゲート電極を構成する電極材料が充填されており、上記誘電体層は、上記チャネル領域および上記ソース／ドレイン領域が重なる領域と同じ厚さになっている、半導体装置。
【００５７】
（２）上記誘電体層は、上記凹部の側壁及び底面に沿って厚さが略均一になっている、（１）に記載の半導体装置。
【００５８】
（３）上記電極材料は、上記活性領域及び溝分離領域で、略均一厚さになっている、（１）に記載の半導体装置。
【００５９】
（４）上記電極材料は、ポリシリコン、金属、及びそれらの組み合わせからなるグループから選択された材料を含む、（１）に記載の半導体装置。
【００６０】
（５）上記誘電体層は、酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、及びそれらの窒化物からなるグループから選択された材料を含む、（１）に記載の半導体装置。
【００６１】
（６）さらに、上記溝分離領域により上記第１活性領域と分離された第２活性領域が形成され、上記凹部は、上記第１活性領域から、上記溝分離領域を横切り、第２活性領域へ延びている、（１）に記載の半導体装置。
【００６２】
（７）上記第１活性領域には、ｎチャンネルトランジスタが形成されており、上記第２活性領域には、上記第２活性領域には、ｐチャンネルトランジスタが形成されており、上記電極材料は、ｎチャンネルトランジスタとｐチャンネルトランジスタとの両方のゲート電極として機能している、（６）に記載の半導体装置。
【００６３】
（８）ＤＲＡＭセルを備え、ゲート電極材料は、ワード線と接続しているとともに、さらに、上記半導体基板の活性領域と接続したキャパシタを備えた、（１）に記載の半導体装置。
【００６４】
（９）上記キャパシタは、積層キャパシタを備えた、（８）に記載の半導体装置。
【００６５】
（１０）埋め込みゲートトランジスタ装置であって、活性領域を有し、該活性領域が溝分離領域により囲まれた半導体基板と、上記活性領域に配された凹部と、上記凹部における側壁及び底面に形成され、最小厚さになっている誘電体層とを備え、上記凹部には、ゲート電極導体が充填され、活性領域において、誘電体層が、ゲート電極導体と活性領域との間に配されるようになっており、少なくとも上記凹部の第１側壁上部に隣接する活性領域内には、第１導電型に重くドープされた第１ソース／ドレイン領域が配され、この第１ソース／ドレイン領域は、誘電体層の厚さが最も薄く、かつ第１ソース／ドレインドーパント濃度が最大レベルあるいは略最大レベルになっている箇所で、上記誘電体層に接触しており、少なくとも上記凹部の第２側壁上部に隣接する活性領域内には、第１導電型に重くドープされた第２ソース／ドレイン領域が配され、この第２ソース／ドレイン領域は、上記凹部により上記第１ソース／ドレイン領域と離間されるとともに、誘電体層の厚さが最も薄く、かつ第２ソース／ドレインドーパント濃度が最大レベルあるいは略最大レベルになっている箇所で、上記誘電体層に接触しており、少なくとも上記凹部の底面下の活性領域内には、チャンネル領域が配されており、このチャンネル領域は、上記第１導電型とは逆に第２導電型に軽くドープされている、装置。
【００６６】
（１１）上記凹部は、活性領域に隣接する分離領域の部分を通過して延びるようになっている、（１０）に記載の装置。
【００６７】
（１２）上記誘電体層は、上記凹部の側壁及び底面に沿って略均一になっている、（１０）に記載の装置。
【００６８】
（１３）上記誘電体層は、高誘電率材料を含む、（１０）に記載の装置。
【００６９】
（１４）半導体装置の製造方法であって、第１活性領域、第２活性領域、及び第１活性領域と第２活性領域との間の分離領域を有する半導体基板を準備する工程と、半導体基板表面に、第１活性領域、第２活性領域、及び分離領域を横切って延びる凹部を形成する工程と、上記凹部内にゲート誘電体を形成する工程と、上記凹部にゲート電極を形成する工程と、上記第１活性領域には、第１及び第２ソース／ドレイン領域を形成し、上記第２活性領域には、第３及び第４ソース／ドレイン領域を形成し、第１ソース／ドレイン領域が、ゲート電極により第２ソース／ドレイン領域と離間し、第３ソース／ドレイン領域が、ゲート電極により第４ソース／ドレイン領域と離間するようにする工程とを含む、方法。
【００７０】
（１５）ゲート電極形成後に、上記のソース／ドレイン領域を形成する、（１４）に記載の方法。
【００７１】
（１６）ゲート電極形成前に、第１及び第２活性領域にチャンネル領域をドープする工程を含む、（１４）に記載の方法。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態に係る埋め込みゲートトランジスタを形成する基板の側面図である。
【図２Ａ】好ましい埋め込みゲートトランジスタ用の凹部を活性領域とＳＴＩ領域に形成する際の側面図及び平面図である。
【図２Ｂ】好ましい埋め込みゲートトランジスタ用の凹部を活性領域とＳＴＩ領域に形成する際の側面図及び平面図である。
【図３】埋め込みトランジスタのゲート酸化膜及びチャンネルドープの形成を説明する側面図である。
【図４】側壁スペーサーを形成し、ソース／ドレイン領域に金属ケイ素化合物が含まれることを説明する、本発明の実施形態の側面図である。
【図５Ａ】本発明の実施形態における二つのメリットを説明する図である。
【図５Ｂ】本発明の実施形態における二つのメリットを説明する図である。
【図６】本発明における他の実施形態を説明する図である。
【図７】本発明における他の実施形態を説明する図である。
【図８】本発明における他の実施形態を説明する図である。
【図９Ａ】本発明の概念を用いた回路の第１実施例を説明する図である。
【図９Ｂ】本発明の概念を用いた回路の第１実施例を説明する図である。
【図９Ｃ】本発明の概念を用いた回路の第１実施例を説明する図である。
【図１０Ａ】本発明の概念を用いた回路の第１実施例を説明する図である。
【図１０Ｂ】本発明の概念を用いた回路の第１実施例を説明する図である。
【図１０Ｃ】本発明の概念を用いた回路の第１実施例を説明する図である。
【特許請求の範囲】
【請求項１】
埋め込みゲートトランジスタ装置であって、
半導体材料からなり、上面を有する活性領域と、
上記活性領域に配された第１ソース／ドレイン領域と、
上記活性領域に配された第２ソース／ドレイン領域とを備え、
第１ソース／ドレイン領域と第２ソース／ドレイン領域との間にゲート電極が配されており、ゲート電極は、上記活性領域における半導体材料内で凹んだ第１部分と、活性領域における上面へ延びる第２部分とを有し、ゲート電極の第２部分は側壁を有し、
ゲート電極と活性領域における半導体材料との間には、ゲート誘電体が配されており、
上記ゲート電極の側壁に沿って側壁スペーサーが配されており、
第１ソース／ドレイン領域及び第２ソース／ドレイン領域には、シリサイド領域が形成されており、このシリサイド領域は、上記側壁スペーサーにより、ゲート電極側面と離間している、装置。
【請求項２】
上記シリサイド領域は、コバルトシリサイド領域からなっている、請求項１に記載の装置。
【請求項３】
上記ゲート電極は半導体材料からなり、
さらに、ゲート電極の上部に沿ったシリサイド領域が設けられた、請求項１に記載の装置。
【請求項４】
上記活性領域は、分離領域により囲まれており、
上記ゲート電極は分離領域における溝を通過して延びている、請求項１に記載の装置。
【請求項５】
さらに、ゲート電極下の活性領域内にチャンネル領域を備え、
第１ソース／ドレイン領域は、上記誘電体層の厚さが最も薄くなった地点近傍で、チャンネル領域と交わるようになっている、請求項１に記載の装置。
【請求項６】
半導体装置の製造方法であって、
半導体基板を準備する工程と、
半導体基板表面に凹部を形成する工程と、
上記凹部に誘電体ライナを形成する工程と、
埋め込みゲート形成後に、高ドープされた半導体基板に第１及び第２ソース／ドレイン領域を形成し、ゲート電極により、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを側方で離間させる工程とを含む、方法。
【請求項７】
上記凹部を形成する工程では、凹部を、約５ｎｍと約２００ｎｍとの間にリソグラフィパターニング・エッチングする、請求項６に記載の方法。
【請求項８】
誘電体ライナを形成する工程では、酸化層を熱的に成長させる、請求項６に記載の方法。
【請求項９】
誘電体ライナを形成する工程では、高ｋ材料を堆積する、請求項６に記載の方法。
【請求項１０】
ゲート電極を形成する工程では、活性領域から延びる埋め込みゲート電極を形成し、
ゲート電極の側壁に沿って、側壁スペーサーを形成する工程と、
第１及び第２ソース／ドレイン領域上にシリサイドを形成し、該シリサイドが側壁スペーサーにより、ゲート電極側面と離間するようにする工程とを含む、請求項６に記載の方法。
【請求項１１】
凹部形成後に、ハロインプラントを行う工程を含む、請求項６に記載の方法。
【請求項１２】
チルト角インプラントを用いて、ハロインプラントを行い、
このチルト角インプラントでは、シリコン凹部及び浅い形状になったハードマスクを用い、これにより、チャンネル全体のインプラントを防止する一方、上記インプラントが単独でチャンネル端部に位置するようにする、請求項１１に記載の方法。
【請求項１３】
第１ソース／ドレイン領域上に凹型第１ソース／ドレイン領域を形成し、第２ソース／ドレイン領域上に凹型第２ソース／ドレイン領域を形成する工程を含む、請求項６に記載の方法。
【請求項１４】
半導体装置の製造方法であって、
第１活性領域、第２活性領域、及び第１活性領域と第２活性領域との間の分離領域を有する半導体基板を準備する工程と、
半導体基板表面に、第１活性領域、第２活性領域、及び分離領域を横切って延びる凹部を形成する工程と、
上記凹部内にゲート誘電体を形成する工程と、
上記凹部にゲート電極を形成する工程と、
上記第１活性領域には、第１及び第２ソース／ドレイン領域を形成し、上記第２活性領域には、第３及び第４ソース／ドレイン領域を形成し、第１ソース／ドレイン領域が、ゲート電極により第２ソース／ドレイン領域と離間し、第３ソース／ドレイン領域が、ゲート電極により第４ソース／ドレイン領域と離間するようにする工程とを含み、
第１活性領域には、ｎドープ半導体が含まれており、第２活性領域には、ｐドープ半導体が含まれている、方法。
【請求項１５】
半導体装置の製造方法であって、
第１活性領域、第２活性領域、及び第１活性領域と第２活性領域との間の分離領域を有する半導体基板を準備する工程と、
半導体基板表面に、第１活性領域、第２活性領域、及び分離領域を横切って延びる凹部を形成する工程と、
上記凹部内にゲート誘電体を形成する工程と、
上記凹部にゲート電極を形成する工程と、
上記第１活性領域には、第１及び第２ソース／ドレイン領域を形成し、上記第２活性領域には、第３及び第４ソース／ドレイン領域を形成し、第１ソース／ドレイン領域が、ゲート電極により第２ソース／ドレイン領域と離間し、第３ソース／ドレイン領域が、ゲート電極により第４ソース／ドレイン領域と離間するようにする工程と、
第１ソース／ドレイン領域を第３ソース／ドレイン領域に電気的に接続する工程と、
第２ソース／ドレイン領域を第１電源電圧ノードに電気的に接続する工程と、
第４ソース／ドレイン領域を第２電源電圧ノードに電気的に接続する工程とを含む、方法。
【請求項１】
埋め込みゲートトランジスタ装置であって、
半導体材料からなり、上面を有する活性領域と、
上記活性領域に配された第１ソース／ドレイン領域と、
上記活性領域に配された第２ソース／ドレイン領域とを備え、
第１ソース／ドレイン領域と第２ソース／ドレイン領域との間にゲート電極が配されており、ゲート電極は、上記活性領域における半導体材料内で凹んだ第１部分と、活性領域における上面へ延びる第２部分とを有し、ゲート電極の第２部分は側壁を有し、
ゲート電極と活性領域における半導体材料との間には、ゲート誘電体が配されており、
上記ゲート電極の側壁に沿って側壁スペーサーが配されており、
第１ソース／ドレイン領域及び第２ソース／ドレイン領域には、シリサイド領域が形成されており、このシリサイド領域は、上記側壁スペーサーにより、ゲート電極側面と離間している、装置。
【請求項２】
上記シリサイド領域は、コバルトシリサイド領域からなっている、請求項１に記載の装置。
【請求項３】
上記ゲート電極は半導体材料からなり、
さらに、ゲート電極の上部に沿ったシリサイド領域が設けられた、請求項１に記載の装置。
【請求項４】
上記活性領域は、分離領域により囲まれており、
上記ゲート電極は分離領域における溝を通過して延びている、請求項１に記載の装置。
【請求項５】
さらに、ゲート電極下の活性領域内にチャンネル領域を備え、
第１ソース／ドレイン領域は、上記誘電体層の厚さが最も薄くなった地点近傍で、チャンネル領域と交わるようになっている、請求項１に記載の装置。
【請求項６】
半導体装置の製造方法であって、
半導体基板を準備する工程と、
半導体基板表面に凹部を形成する工程と、
上記凹部に誘電体ライナを形成する工程と、
埋め込みゲート形成後に、高ドープされた半導体基板に第１及び第２ソース／ドレイン領域を形成し、ゲート電極により、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを側方で離間させる工程とを含む、方法。
【請求項７】
上記凹部を形成する工程では、凹部を、約５ｎｍと約２００ｎｍとの間にリソグラフィパターニング・エッチングする、請求項６に記載の方法。
【請求項８】
誘電体ライナを形成する工程では、酸化層を熱的に成長させる、請求項６に記載の方法。
【請求項９】
誘電体ライナを形成する工程では、高ｋ材料を堆積する、請求項６に記載の方法。
【請求項１０】
ゲート電極を形成する工程では、活性領域から延びる埋め込みゲート電極を形成し、
ゲート電極の側壁に沿って、側壁スペーサーを形成する工程と、
第１及び第２ソース／ドレイン領域上にシリサイドを形成し、該シリサイドが側壁スペーサーにより、ゲート電極側面と離間するようにする工程とを含む、請求項６に記載の方法。
【請求項１１】
凹部形成後に、ハロインプラントを行う工程を含む、請求項６に記載の方法。
【請求項１２】
チルト角インプラントを用いて、ハロインプラントを行い、
このチルト角インプラントでは、シリコン凹部及び浅い形状になったハードマスクを用い、これにより、チャンネル全体のインプラントを防止する一方、上記インプラントが単独でチャンネル端部に位置するようにする、請求項１１に記載の方法。
【請求項１３】
第１ソース／ドレイン領域上に凹型第１ソース／ドレイン領域を形成し、第２ソース／ドレイン領域上に凹型第２ソース／ドレイン領域を形成する工程を含む、請求項６に記載の方法。
【請求項１４】
半導体装置の製造方法であって、
第１活性領域、第２活性領域、及び第１活性領域と第２活性領域との間の分離領域を有する半導体基板を準備する工程と、
半導体基板表面に、第１活性領域、第２活性領域、及び分離領域を横切って延びる凹部を形成する工程と、
上記凹部内にゲート誘電体を形成する工程と、
上記凹部にゲート電極を形成する工程と、
上記第１活性領域には、第１及び第２ソース／ドレイン領域を形成し、上記第２活性領域には、第３及び第４ソース／ドレイン領域を形成し、第１ソース／ドレイン領域が、ゲート電極により第２ソース／ドレイン領域と離間し、第３ソース／ドレイン領域が、ゲート電極により第４ソース／ドレイン領域と離間するようにする工程とを含み、
第１活性領域には、ｎドープ半導体が含まれており、第２活性領域には、ｐドープ半導体が含まれている、方法。
【請求項１５】
半導体装置の製造方法であって、
第１活性領域、第２活性領域、及び第１活性領域と第２活性領域との間の分離領域を有する半導体基板を準備する工程と、
半導体基板表面に、第１活性領域、第２活性領域、及び分離領域を横切って延びる凹部を形成する工程と、
上記凹部内にゲート誘電体を形成する工程と、
上記凹部にゲート電極を形成する工程と、
上記第１活性領域には、第１及び第２ソース／ドレイン領域を形成し、上記第２活性領域には、第３及び第４ソース／ドレイン領域を形成し、第１ソース／ドレイン領域が、ゲート電極により第２ソース／ドレイン領域と離間し、第３ソース／ドレイン領域が、ゲート電極により第４ソース／ドレイン領域と離間するようにする工程と、
第１ソース／ドレイン領域を第３ソース／ドレイン領域に電気的に接続する工程と、
第２ソース／ドレイン領域を第１電源電圧ノードに電気的に接続する工程と、
第４ソース／ドレイン領域を第２電源電圧ノードに電気的に接続する工程とを含む、方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【公開番号】特開２０１２−８９８４９（Ｐ２０１２−８９８４９Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１１−２３１７４３（Ｐ２０１１−２３１７４３）
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【分割の表示】特願２００６−１８６８６８（Ｐ２００６−１８６８６８）の分割
【原出願日】平成１８年７月６日（２００６．７．６）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アーゲー (331)
【氏名又は名称原語表記】ＩＮＦＩＮＥＯＮ ＴＥＣＨＮＯＬＯＧＩＥＳ ＡＧ
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【分割の表示】特願２００６−１８６８６８（Ｐ２００６−１８６８６８）の分割
【原出願日】平成１８年７月６日（２００６．７．６）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アーゲー (331)
【氏名又は名称原語表記】ＩＮＦＩＮＥＯＮ ＴＥＣＨＮＯＬＯＧＩＥＳ ＡＧ
【Ｆターム（参考）】
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