【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】 過電流検出による保護と、温度検出による保護とを、好適に行うことが可能な半導体装置を提供する。
【解決手段】 半導体基板を有する半導体装置であって、半導体基板が、メイン素子領域と、メイン素子領域よりも小さい電流が流れるサブ素子領域を有しており、サブ素子領域が、半導体基板を平面視したときに半導体基板の中心と重なる位置に形成されており、半導体基板上であって、半導体基板を平面視したときにサブ素子領域と重なる位置に、温度検出素子が形成されている。 （もっと読む）

【課題】本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲＧ）トランジスタを提供する。
【解決手段】集積回路構造は平面に沿って形成された主表面を有する半導体領域及び表面中に形成された第１及び第２のソース／ドレインドープ領域を含む。絶縁トレンチが第１及び第２のソース／ドレイン領域間に形成される。第１のソース／ドレイン領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１のソース／ドレイン領域上に配置される。第４のドープ領域が第２のソース／ドレイン領域上に形成され、第２のソース／ドレイン領域とは相対する伝導形をもち、チャネル領域を形成する。第５及び第６のソース／ドレイン領域が、それぞれ第３及び第４のドープ領域上に形成される。 （もっと読む）

【課題】 少ない工程数で形成でき、耐熱性に優れた温度センサを備える炭化珪素半導体装置を得る。
【解決手段】 炭化珪素基板１の活性領域ＡＲに形成された半導体素子と、活性領域ＡＲを取り囲むように炭化珪素基板１中に形成されたウエル領域５と、炭化珪素基板１上に配設される多結晶シリコンからなるゲート電極８と、ゲート電極８と同時に形成され、その一部を用いて形成した測温抵抗体１７と、を備えることを特徴とする。 （もっと読む）

【課題】逆導通ＩＧＢＴに内蔵されたダイオードで発生するリカバリ電流を低減させる。
【解決手段】逆導通ＩＧＢＴに内蔵されているダイオードに順方向電流が流れている間に、逆導通ＩＧＢＴのゲート−エミッタ間にゲート閾値電圧よりも低い電圧を印加することで、逆導通ＩＧＢＴのドリフト領域への正孔の注入を抑制し、リカバリ電流を低減させる。 （もっと読む）

【課題】製造コストの増加を抑制し、キャパシタの端部の段差を小さくできるトレンチ型ＰＩＰキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法を提供することにある。
【解決手段】トレンチ５２内壁に分離絶縁層５３を配置し、この分離絶縁層５３を介して下部電極となる第１ポリシリコン５４を埋め込んだトレンチ型ＰＩＰキャパシタ５０を半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層５９を過度に厚くする必要がなく、メタル層５９を微細化することができる。その結果、パワーＩＣを微細化することができる。 （もっと読む）

【課題】ＩＧＢＴ終端部でのリカバリ破壊を防ぎ、ダイオードのスナップバックを抑制することができる半導体装置を提供する。
【解決手段】Ｎ−型のドリフト層３０の上に形成されたＰ型のチャネル層３１を含む半導体基板３２のうちチャネル層３１側の一面３３とは反対側の他面３４側に、Ｐ＋＋型のコレクタ層５３とＮ＋＋型のカソード層５４とが同じ階層に形成されている。そして、Ｐ＋＋型のコレクタ層５３がトレンチ３５の延設方向における表面ＩＧＢＴ専用領域１０および表面ダイオード専用領域２０の周辺部２５にそれぞれ設けられていることによりＮ＋＋型のカソード層５４は四角形状にレイアウトされている。また、Ｐ＋＋型のコレクタ層５３がエミッタ領域３９の終端部３９ａから距離ａを半径とする円形状に設けられていることにより当該四角形状の角部が窪んだ形状にレイアウトされている。 （もっと読む）

【課題】柱状半導体層の幅を広く維持することができる半導体装置を提供すること。
【解決手段】半導体装置は、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。 （もっと読む）

【課題】半導体装置のトランジスタのシリコンピラー上部に活性領域を設ける際に、エピタキシャル成長により前記シリコンピラー上部に形成されるシリコン膜の高さが、前記トランジスタ毎にばらつくことを防ぎ、前記シリコン膜への導電型ドーパントの注入深さを均一にする半導体装置の製造方法を提供する。
【解決手段】基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、前記シリコンピラーを覆うように第１の絶縁膜を形成する第１絶縁膜形成工程と、前記第１の絶縁膜を上面から除去し、前記シリコンピラー上部の上面及び側面を露出させる第１絶縁膜除去工程と、前記シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程とを有する。 （もっと読む）

【課題】抵抗値が制御されることができる抵抗素子を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１と、絶縁膜１４ｂと、半導体素子と、抵抗素子４ｔとを有する。絶縁膜１４ｂは半導体基板１０１の少なくとも一部を被覆している。半導体素子は、半導体基板１０１の一部からなるチャネル領域と、電極とを有する。抵抗素子４ｔは、電極を流れる電流に対する抵抗となるように電極と電気的に接続され、かつ絶縁膜１４ｂを介して半導体基板１０１上に設けられている。抵抗素子４ｔは半導体領域を含む。半導体基板１０１と抵抗素子４ｔとの間の電位差により半導体領域に空乏層が生じる。 （もっと読む）

【課題】高集積なＣＭＯＳ ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体と第１の第２導電型半導体との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、
第１の第１導電型半導体の上に配置される第１の第２導電型高濃度半導体１８２と、第１の第１導電型半導体の下に配置される第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体の上に配置される第１の第１導電型高濃度半導体１８６と、第１の第２導電型半導体の下に配置される第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート絶縁物を取り囲む第１のゲート導電体１６７と、を有するインバータ５０１を用いてＳＲＡＭを構成する。 （もっと読む）

【課題】 ダイオードにおけるスイッチング時の損失を低減することが可能な技術を開示する。
【解決手段】 本明細書で開示するダイオードは、カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、金属からなるアノード電極を備えている。そのダイオードは、前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、前記バリア領域と前記アノード電極を接続するように形成された、前記バリア領域よりも濃度が高い第１導電型の半導体からなるピラー領域を備えている。そのダイオードでは、前記ピラー領域と前記アノード電極がショットキー接合している。 （もっと読む）

【課題】 ダイオードにおけるスイッチング時の損失を低減することが可能な技術を提供する。
【解決手段】 本明細書は、カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、アノード電極を備えるダイオードを開示する。そのダイオードは、ドリフト領域とアノード領域の間に形成された、ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、アノード電極と接触するように形成された、第１導電型の半導体からなるコンタクト領域と、コンタクト領域とバリア領域の間のアノード領域に対して絶縁膜を挟んで対向する制御電極を備えている。そのダイオードでは、制御電極に電圧が印加されると、コンタクト領域とバリア領域の間のアノード領域に第１導電型のチャネルが形成される。 （もっと読む）

【課題】トランジスタの電流駆動力増大を図りつつ、オフリーク電流を低減させる。
【解決手段】半導体突出部２は、半導体基板１上に形成されている。ソース／ドレイン層５、６は、半導体突出部２の上下方向に設けられている。ゲート電極７、８は、半導体突出部２の側面にゲート絶縁膜４を介して設けられている。チャネル領域３は、半導体突出部２の側面に設けられ、ドレイン層６側とソース層５側とでポテンシャルの高さが異なっている。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】スイッチング用のパワーＭＯＳＦＥＴと、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが１つの半導体チップＣＰＨ内に形成され、この半導体チップＣＰＨはチップ搭載部上に導電性の接合材を介して搭載され、樹脂封止されている。半導体チップＣＰＨの主面において、センスＭＯＳＦＥＴが形成されたセンスＭＯＳ領域ＲＧ２は、センスＭＯＳのソース用のパッドＰＤＨＳ４よりも内側にある。また、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２は、パワーＭＯＳＦＥＴが形成された領域に囲まれている。 （もっと読む）

【課題】１個の柱を用いてインバータを構成することにより、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供する。
【解決手段】第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、前記第２の絶縁物を取り囲む導電体とを含む半導体装置により、上記課題を解決する。 （もっと読む）

【課題】縦型トランジスタの特性にばらつきが生じることを抑制する。
【解決手段】半導体基板１００には縦型ＭＯＳトランジスタ２０が形成されている。半導体基板１００の表面上には、第１層間絶縁膜３００及び第１ソース配線３１２が形成されている。第１ソース配線３１２は、第１層間絶縁膜３００上に形成されており、平面視で縦型ＭＯＳトランジスタ２０と重なっている。第１層間絶縁膜３００にはコンタクト３０２が埋め込まれている。コンタクト３０２は、縦型ＭＯＳトランジスタ２０のｎ型ソース層１４０と第１ソース配線３１２とを接続している。そして第１ソース配線３１２には、複数の開口３１６が形成されている。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】縦型バイポーラトランジスタのＳＯＡ（安全動作領域）が狭くなることを抑制する。
【解決手段】ｐ型ベース層１５０は、厚さ方向の不純物プロファイルにおいて、第１のピーク、第２のピーク、及び第３のピークを有している。第１のピークは、最も半導体基板１００の表面側に位置している。第２のピークは、第１のピークよりも半導体基板１００の裏面側に位置しており、第１のピークよりも高い。第３のピークは、第１のピークと第２のピークの間に位置している。 （もっと読む）

【課題】 基板表面にパターンニングされたポリシリコン層（ゲート配線や保護ダイオード）が閉ループ状の場合、特にウエハの周辺部分に配置されるチップでは、層間絶縁膜形成時にＳＯＧ膜のスピンコートでチップコーナー部分などにおいてＳＯＧ液の液だまりが生じ、層間絶縁膜の膜厚が不均一となり、厚膜化した箇所ではコンタクトホールの形成不良が発生する問題があった。
【解決手段】 ゲート配線と保護ダイオードが連続した閉ループ状とならないように、ゲート配線のコーナー部と、ゲート配線および保護ダイオードの隣接部分に開放部を設ける。 （もっと読む）