半導体装置
【課題】１個の柱を用いてインバータを構成することにより、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供する。
【解決手段】第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、前記第２の絶縁物を取り囲む導電体とを含む半導体装置により、上記課題を解決する。
【解決手段】第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、前記第２の絶縁物を取り囲む導電体とを含む半導体装置により、上記課題を解決する。
【発明の詳細な説明】
【背景技術】
【０００１】
この発明は半導体装置に関するものである。
【０００２】
半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなかちいさくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１）
【０００３】
インバータは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、ｐＭＯＳトランジスタのゲート幅は、ｎＭＯＳトランジスタのゲート幅の二倍とする必要がある。そのため、従来のＳＧＴを用いたＣＭＯＳインバータ回路では、２個のｐＭＯＳ ＳＧＴと、１個のｎＭＯＳ ＳＧＴで構成されている。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路は、計３個の島状半導体で構成されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、“Ａ Ｎｏｂｅｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ （ＳＧＴ’ｓ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭ’ｓ”、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、１個の柱を用いてインバータを構成することにより、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の１態様では、
第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、
前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、
前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、
前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、
前記第２の絶縁物を取り囲む導電体とを含み、
前記第１のシリコンの上に配置される前記第１の高濃度不純物を含むシリコン層と前記第２のシリコンの上に配置される前記第２の高濃度不純物を含むシリコン層を電気的に接続し、
前記第１のシリコンの下に配置される前記第１の高濃度不純物を含むシリコン層に第１の電源を供給し、
前記第２のシリコンの下に配置される前記第２の高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置である。
【０００７】
また、本発明の好ましい態様では、
１本の柱が、ｎ型もしくはイントリンジック型のシリコンと、ｐ型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第１の酸化膜からなり、
ｐ型もしくはイントリンジック型のシリコンの上にｎ型高濃度不純物を含むシリコン層を持ち、
ｐ型もしくはイントリンジック型のシリコンの下にｎ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの上にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの下にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンと第１の酸化膜とｐ型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
ゲート絶縁膜を囲むゲート電極を有し、
該ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と該ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置である。
【０００８】
また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする前記記載の半導体装置である。
【０００９】
また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置である。
【００１０】
また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置である。
【００１１】
また、本発明の好ましい態様では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置である。
【００１２】
また、本発明の好ましい態様では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置である。
【００１３】
また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする前記記載の半導体装置である。
【００１４】
また、本発明の好ましい態様では、
ゲート絶縁膜は、
ゲート電極と、
ｐ型もしくはイントリンジック型のシリコンと、
ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコンと、
ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。
【発明の効果】
【００１５】
本発明では、
第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、
前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、
前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、
前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、
前記第２の絶縁物を取り囲む導電体とを含み、
前記第１のシリコンの上に配置される前記第１の高濃度不純物を含むシリコン層と前記第２のシリコンの上に配置される前記第２の高濃度不純物を含むシリコン層を電気的に接続し、
前記第１のシリコンの下に配置される前記第１の高濃度不純物を含むシリコン層に第１の電源を供給し、
前記第２のシリコンの下に配置される前記第２の高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置により、
１本の柱を用いてインバータを構成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００１６】
また、本発明では、
１本の柱が、ｎ型もしくはイントリンジック型のシリコンと、ｐ型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第１の酸化膜とからなり、
ｐ型もしくはイントリンジック型のシリコンの上にｎ型高濃度不純物を含むシリコン層を持ち、
ｐ型もしくはイントリンジック型のシリコンの下にｎ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの上にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの下にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンと第１の酸化膜とｐ型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
ゲート絶縁膜を囲むゲート電極を有し、
該ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と該ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコンの下（上）に存在するｐ型高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置により、
１本の柱を用いてインバータを構成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００１７】
また、本発明では、
ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする前記記載の半導体装置により、
四角形のレジストを用いて１個の柱を形成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００１８】
また、本発明では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置により、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００１９】
また、本発明では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置により、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００２０】
また、本発明では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置により、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００２１】
また、本発明では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置により、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００２２】
また、本発明では、
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする前記記載の半導体装置により、
円形のレジストを用いて１個の柱を形成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００２３】
また、本発明では、
ゲート絶縁膜は、
ゲート電極と、
ｐ型もしくはイントリンジック型のシリコンと、
ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコンと、
ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、
ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタともにエンハンスメント型とすることができる。
【図面の簡単な説明】
【００２４】
【図１】（ａ）この発明に係る半導体装置の平面図。（ｂ）この発明に係る半導体装置のＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置のＹ−Ｙ’断面図。
【図２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図
【図３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６４】（ａ）この発明に係わる半導体装置の他の実施例を示す平面図。（ｂ）この発明に係わる半導体装置の他の実施例を示すＸ−Ｘ’断面図。（ｃ）この発明に係わる半導体装置の他の実施例を示すＹ−Ｙ’断面図。
【発明を実施するための形態】
【００２５】
この発明に係る半導体装置の平面図と断面構造をそれぞれ図１（ａ）、（ｂ）、（ｃ）に示す。図１（ａ）は平面図であり、図１（ｂ）はＸ−Ｘ’断面図、図１（ｃ）はＹ−Ｙ’断面図である。
【実施例１】
【００２６】
この実施例では、
１本の柱がｎ型もしくはイントリンジック型のシリコン１０４と第１の酸化膜１１６とｐ型もしくはイントリンジック型のシリコン１０２からなり、
ｐ型もしくはイントリンジック型のシリコン１０２の上にｎ型高濃度不純物を含むシリコン層１３４を持ち、
ｐ型もしくはイントリンジック型のシリコン１０２の下にｎ型高濃度不純物を含むシリコン層１２２を持ち、
ｎ型もしくはイントリンジック型のシリコン１０４の上にｐ型高濃度不純物を含むシリコン層１３６を持ち、
ｎ型もしくはイントリンジック型のシリコン１０４の下にｐ型高濃度不純物を含むシリコン層１２４を持ち、
ｎ型もしくはイントリンジック型のシリコン１０４と第１の酸化膜１１６とｐ型もしくはイントリンジック型のシリコン１０２から形成される柱を囲むゲート絶縁膜１２７が存在し、
ゲート絶縁膜１２７を囲むゲート電極１２８を有し、
該ｐ型もしくはイントリンジック型のシリコン１０２の上に存在するｎ型高濃度不純物を含むシリコン層１３４と該ｎ型もしくはイントリンジック型のシリコン１０４の上に存在するｐ型高濃度不純物を含むシリコン層１３６を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコン１０２の下に存在するｎ型高濃度不純物を含むシリコン層１２２に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコン１０４の下に存在するｐ型高濃度不純物を含むシリコン層１２４に第２の電源を供給することにより動作する半導体装置である。
【００２７】
ｎ型高濃度不純物を含むシリコン層１３４上に、金属とシリコンの化合物１３８が形成され、
ｎ型高濃度不純物を含むシリコン層１２２上に、金属とシリコンの化合物１３７が形成され、
ｐ型高濃度不純物を含むシリコン層１３６上に、金属とシリコンの化合物１３９が形成され、
ｐ型高濃度不純物を含むシリコン層１２４上に、金属とシリコンの化合物１４０が形成される。
金属とシリコンの化合物１３８と、金属とシリコンの化合物１３９上にコンタクト１４８が形成され、
金属とシリコンの化合物１３７上にコンタクト１４７が形成され、
金属とシリコンの化合物１４０上にコンタクト１４９が形成され、
ゲート電極１２８上にコンタクト１５０が形成される。
コンタクト１４７上に第１メタル１５１が形成され、第１の電源が供給され、
コンタクト１４９上に第１メタル１５３が形成され、第２の電源が供給され、
コンタクト１４８上に第１メタル１５２が形成され、
コンタクト１５０上に第１メタル１５４が形成される。
【００２８】
ｐ型もしくはイントリンジック型のシリコン１０２は四角柱であり、
ｎ型もしくはイントリンジック型のシリコン１０４は四角柱であることにより、四角形のレジストを用いて１個の柱を形成することができる。
【００２９】
ｐ型もしくはイントリンジック型のシリコン１０２である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺の長さは、最大空乏層幅の二倍、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことにより、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができる。
【００３０】
ｐ型もしくはイントリンジック型のシリコン１０２である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺に直交する辺の長さは、最大空乏層幅、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことにより、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができる。
【００３１】
ｎ型もしくはイントリンジック型のシリコン１０４である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺の長さは、最大空乏層幅の二倍、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことにより、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができる。
【００３２】
ｎ型もしくはイントリンジック型のシリコン１０４である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺に直交する辺の長さは、最大空乏層幅、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことにより、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができる。
【００３３】
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図２〜図６３を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図２〜図６３は、この発明に係る半導体装置の製造例を示している。（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。
【００３４】
図２を参照して、酸化膜１０１上に形成されたｐ型もしくはイントリンジック型のシリコン１０２に、ｎ型のシリコンを形成するためのレジスト１０３を形成する。イントリンジック型を用いる場合、この工程は不要である。
【００３５】
図３を参照して、不純物を導入し、ｎ型もしくはイントリンジック方のシリコン１０４を形成する。イントリンジック型を用いる場合、この工程は不要である。
【００３６】
図４を参照して、レジスト１０３を剥離する。
【００３７】
図５を参照して、酸化膜１０５、窒化膜１０６を堆積する。
【００３８】
図６を参照して、窒化膜エッチングのためのレジスト１０７、１０８を形成する。
【００３９】
図７を参照して、窒化膜をエッチングし、酸化膜をエッチングし、窒化膜１０９、１１０、酸化膜１１１、１１２に分離する。
【００４０】
図８を参照して、レジスト１０７、１０８を剥離する。
【００４１】
図９を参照して、窒化膜１１３を堆積する。
【００４２】
図１０を参照して、窒化膜をエッチバックし、窒化膜サイドウォール１１４、１１５を形成する。
【００４３】
図１１を参照して、シリコンをエッチングする。
【００４４】
図１２を参照して、第１の酸化膜１１６を堆積し、平坦化する。
【００４５】
図１３を参照して、窒化膜１１７を堆積する。
【００４６】
図１４を参照して、柱形成のためのレジスト１１８を形成する。
【００４７】
図１５を参照して、窒化膜をエッチングする。
【００４８】
図１６を参照して、酸化膜１１１、１１２をエッチングする。
【００４９】
図１７を参照して、レジスト１１８を剥離する。
【００５０】
図１８を参照して、シリコンをエッチングし、柱を形成する。
【００５１】
図１９を参照して、酸化膜１１９を堆積する。
【００５２】
図２０を参照して、酸化膜をエッチングし、サイドウォール状に残存させる。
【００５３】
図２１を参照して、素子分離するためのレジスト１２０を形成する。
【００５４】
図２２を参照して、シリコンをエッチングし、素子分離を行う。
【００５５】
図２３を参照して、レジスト１２０を剥離する。
【００５６】
図２４を参照して、不純物導入のためのレジスト１２１を形成する。
【００５７】
図２５を参照して、不純物を導入し、ｎ型高濃度不純物を含むシリコン層１２２を形成する。
【００５８】
図２６を参照して、レジスト１２１を剥離する。
【００５９】
図２７を参照して、不純物導入のためのレジスト１２３を形成する。
【００６０】
図２８を参照して、不純物を導入し、ｐ型高濃度不純物を含むシリコン層１２４を形成する。
【００６１】
図２９を参照して、レジスト１２３を剥離する。
【００６２】
図３０を参照して、酸化膜をエッチングする。
【００６３】
図３１を参照して、酸化膜１２５を堆積する。
【００６４】
図３２を参照して、酸化膜をエッチバックする。このとき、窒化膜１１７上にも酸化膜１２６が残存する。
【００６５】
図３３を参照して、ゲート絶縁膜である高誘電体膜１２７、ゲート電極である金属１２８を堆積し、平坦化する。平坦化の際、酸化膜１２６はエッチングされる。
ゲート絶縁膜１２７は、
ゲート電極１２８と、
ｐ型もしくはイントリンジック型のシリコン１０２と、
後に形成されるｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン１３４層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と１２２、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコン１０４と、
後に形成されるｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層１３６と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層１２４と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極１２８は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることが好ましい。
【００６６】
図３４を参照して、金属１２８をエッチバックする。
【００６７】
図３５を参照して、酸化膜１２９を堆積し、平坦化する。
【００６８】
図３６を参照して、酸化膜１２９をエッチバックする。
【００６９】
図３７を参照して、窒化膜１３０を堆積する。
【００７０】
図３８を参照して、窒化膜１３０をエッチングし、サイドウォール状に残存させる。
【００７１】
図３９を参照して、ゲート形成のためのレジスト１３１を形成する。
【００７２】
図４０を参照して、酸化膜１２９をエッチングする。
【００７３】
図４１を参照して、金属１２８をエッチングし、ゲート電極を形成する。
【００７４】
図４２を参照して、レジスト１３１を剥離する。
【００７５】
図４３を参照して、酸化膜１３２を堆積する。
【００７６】
図４４を参照して、酸化膜１３２をエッチングし、サイドウォール状に残存させる。
【００７７】
図４５を参照して、高誘電体膜１２７をエッチングする。
【００７８】
図４６を参照して、窒化膜１３０、１１７、１１４、１１５をエッチングする。
【００７９】
図４７を参照して、高誘電体膜１２７をエッチングする。
【００８０】
図４８を参照して、酸化膜をエッチングし、ｎ型高濃度不純物を含むシリコン層１２２、ｐ型高濃度不純物を含むシリコン層１２４を露出する。
【００８１】
図４９を参照して、不純物導入のためのレジスト１３３を形成する。
【００８２】
図５０を参照して、不純物を導入し、ｎ型高濃度不純物を含むシリコン層１３４を形成する。
【００８３】
図５１を参照して、レジスト１３３を剥離する。
【００８４】
図５２を参照して、不純物形成のためのレジスト１３５を形成する。
【００８５】
図５３を参照して、不純物を導入し、ｐ型高濃度不純物を含むシリコン層１３６を形成する。
【００８６】
図５４を参照して、レジスト１３５を剥離する。
【００８７】
図５５を参照して、金属とシリコンの化合物１３７、１３８、１３９、１４０を形成する。
【００８８】
図５６を参照して、窒化膜１４１を堆積し、酸化膜１４２を堆積し、平坦化を行う。
【００８９】
図５７を参照して、コンタクト孔１４３、１４４を形成する。
【００９０】
図５８を参照して、コンタクト孔１４５を形成する。
【００９１】
図５９を参照して、コンタクト孔１４６を形成する。
【００９２】
図６０を参照して、窒化膜１４１をエッチングする。
【００９３】
図６１を参照して、酸化膜をエッチングする。
【００９４】
図６２を参照して、コンタクト１４７、１４８、１４９、１５０を形成する。
【００９５】
図６３を参照して、第１メタル１５１、１５２、１５３、１５４を形成する。
【実施例２】
【００９６】
実施例１では、ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱である構造を用いたが、
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱である構造を用いてもよい。
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱である構造を用いた実施例を示す平面図と断面構造をそれぞれ図６４（ａ）、（ｂ）、（ｃ）に示す。図６４（ａ）は平面図であり、図６４（ｂ）はＸ−Ｘ’断面図、図６４（ｃ）はＹ−Ｙ’断面図である。
【００９７】
この実施例では、
１本の柱がｎ型もしくはイントリンジック型のシリコン２０４と第１の酸化膜２１６とｐ型もしくはイントリンジック型のシリコン２０２からなり、
ｐ型もしくはイントリンジック型のシリコン２０２の上にｎ型高濃度不純物を含むシリコン層２３４を持ち、
ｐ型もしくはイントリンジック型のシリコン２０２の下にｎ型高濃度不純物を含むシリコン層２２２を持ち、
ｎ型もしくはイントリンジック型のシリコン２０４の上にｐ型高濃度不純物を含むシリコン層２３６を持ち、
ｎ型もしくはイントリンジック型のシリコン２０４の下にｐ型高濃度不純物を含むシリコン層２２４を持ち、
ｎ型もしくはイントリンジック型のシリコン２０４と第１の酸化膜２１６とｐ型もしくはイントリンジック型のシリコン２０２から形成される柱を囲むゲート絶縁膜２２７が存在し、
ゲート絶縁膜２２７を囲むゲート電極２２８を有し、
該ｐ型もしくはイントリンジック型のシリコン２０２の上に存在するｎ型高濃度不純物を含むシリコン層２３４と該ｎ型もしくはイントリンジック型のシリコン２０４の上に存在するｐ型高濃度不純物を含むシリコン層２３６を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコン２０２の下に存在するｎ型高濃度不純物を含むシリコン層２２２に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコン２０４の下に存在するｐ型高濃度不純物を含むシリコン層２２４に第２の電源を供給することを特徴とする半導体装置である。
【００９８】
ｎ型高濃度不純物を含むシリコン層２３４上に、金属とシリコンの化合物２３８が形成され、
ｎ型高濃度不純物を含むシリコン層２２２上に、金属とシリコンの化合物２３７が形成され、
ｐ型高濃度不純物を含むシリコン層２３６上に、金属とシリコンの化合物２３９が形成され、
ｐ型高濃度不純物を含むシリコン層２２４上に、金属とシリコンの化合物２４０が形成される。
金属とシリコンの化合物２３８と、金属とシリコンの化合物２３９上にコンタクト２４８が形成され、
金属とシリコンの化合物２３７上にコンタクト２４７が形成され、
金属とシリコンの化合物２４０上にコンタクト２４９が形成され、
ゲート電極２２８上にコンタクト２５０が形成される。
コンタクト２４７上に第１メタル２５１が形成され、第１の電源が供給され、
コンタクト２４９上に第１メタル２５３が形成され、第２の電源が供給され、
コンタクト２４８上に第１メタル２５２が形成され、
コンタクト２５０上に第１メタル２５４が形成される。
【００９９】
ｐ型もしくはイントリンジック型のシリコン２０２は半円柱であり、
ｎ型もしくはイントリンジック型のシリコン２０４は半円柱であることにより、半円のレジストを用いて１個の柱を形成することができる。
【符号の説明】
【０１００】
１０１．酸化膜
１０２．ｐ型もしくはイントリンジック型のシリコン
１０３．レジスト
１０４．ｎ型もしくはイントリンジック型のシリコン
１０５．酸化膜
１０６．窒化膜
１０７．レジスト
１０８．レジスト
１０９．窒化膜
１１０．窒化膜
１１１．酸化膜
１１２．酸化膜
１１３．窒化膜
１１４．窒化膜サイドウォール
１１５．窒化膜サイドウォール
１１６．第１の酸化膜
１１７．窒化膜
１１８．レジスト
１１９．酸化膜
１２０．レジスト
１２１．レジスト
１２２．ｎ型高濃度不純物を含むシリコン層
１２３．レジスト
１２４．ｐ型高濃度不純物を含むシリコン層
１２５．酸化膜
１２６．酸化膜
１２７．ゲート絶縁膜、高誘電体膜
１２８．ゲート電極、金属
１２９．酸化膜
１３０．窒化膜
１３１．レジスト
１３２．酸化膜
１３３．レジスト
１３４．ｎ型高濃度不純物を含むシリコン層
１３５．レジスト
１３６．ｐ型高濃度不純物を含むシリコン層
１３７．金属とシリコンの化合物
１３８．金属とシリコンの化合物
１３９．金属とシリコンの化合物
１４０．金属とシリコンの化合物
１４１．窒化膜
１４２．酸化膜
１４３．コンタクト孔
１４４．コンタクト孔
１４５．コンタクト孔
１４６．コンタクト孔
１４７．コンタクト
１４８．コンタクト
１４９．コンタクト
１５０．コンタクト
１５１．第１メタル
１５２．第１メタル
１５３．第１メタル
１５４．第１メタル
２０２．ｐ型もしくはイントリンジック型のシリコン
２０４．ｎ型もしくはイントリンジック型のシリコン
２１６．第１の酸化膜
２２２．ｎ型高濃度不純物を含むシリコン層
２２４．ｐ型高濃度不純物を含むシリコン層
２２７．ゲート絶縁膜
２２８．ゲート電極
２３４．ｎ型高濃度不純物を含むシリコン層
２３６．ｐ型高濃度不純物を含むシリコン層
２３７．金属とシリコンの化合物
２３８．金属とシリコンの化合物
２３９．金属とシリコンの化合物
２４０．金属とシリコンの化合物
２４７．コンタクト
２４８．コンタクト
２４９．コンタクト
２５０．コンタクト
２５１．第１メタル
２５２．第１メタル
２５３．第１メタル
２５４．第１メタル
【背景技術】
【０００１】
この発明は半導体装置に関するものである。
【０００２】
半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなかちいさくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１）
【０００３】
インバータは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、ｐＭＯＳトランジスタのゲート幅は、ｎＭＯＳトランジスタのゲート幅の二倍とする必要がある。そのため、従来のＳＧＴを用いたＣＭＯＳインバータ回路では、２個のｐＭＯＳ ＳＧＴと、１個のｎＭＯＳ ＳＧＴで構成されている。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路は、計３個の島状半導体で構成されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、“Ａ Ｎｏｂｅｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ （ＳＧＴ’ｓ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭ’ｓ”、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、１個の柱を用いてインバータを構成することにより、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の１態様では、
第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、
前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、
前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、
前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、
前記第２の絶縁物を取り囲む導電体とを含み、
前記第１のシリコンの上に配置される前記第１の高濃度不純物を含むシリコン層と前記第２のシリコンの上に配置される前記第２の高濃度不純物を含むシリコン層を電気的に接続し、
前記第１のシリコンの下に配置される前記第１の高濃度不純物を含むシリコン層に第１の電源を供給し、
前記第２のシリコンの下に配置される前記第２の高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置である。
【０００７】
また、本発明の好ましい態様では、
１本の柱が、ｎ型もしくはイントリンジック型のシリコンと、ｐ型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第１の酸化膜からなり、
ｐ型もしくはイントリンジック型のシリコンの上にｎ型高濃度不純物を含むシリコン層を持ち、
ｐ型もしくはイントリンジック型のシリコンの下にｎ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの上にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの下にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンと第１の酸化膜とｐ型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
ゲート絶縁膜を囲むゲート電極を有し、
該ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と該ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置である。
【０００８】
また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする前記記載の半導体装置である。
【０００９】
また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置である。
【００１０】
また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置である。
【００１１】
また、本発明の好ましい態様では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置である。
【００１２】
また、本発明の好ましい態様では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置である。
【００１３】
また、本発明の好ましい態様では、
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする前記記載の半導体装置である。
【００１４】
また、本発明の好ましい態様では、
ゲート絶縁膜は、
ゲート電極と、
ｐ型もしくはイントリンジック型のシリコンと、
ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコンと、
ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。
【発明の効果】
【００１５】
本発明では、
第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、
前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、
前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、
前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、
前記第２の絶縁物を取り囲む導電体とを含み、
前記第１のシリコンの上に配置される前記第１の高濃度不純物を含むシリコン層と前記第２のシリコンの上に配置される前記第２の高濃度不純物を含むシリコン層を電気的に接続し、
前記第１のシリコンの下に配置される前記第１の高濃度不純物を含むシリコン層に第１の電源を供給し、
前記第２のシリコンの下に配置される前記第２の高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置により、
１本の柱を用いてインバータを構成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００１６】
また、本発明では、
１本の柱が、ｎ型もしくはイントリンジック型のシリコンと、ｐ型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第１の酸化膜とからなり、
ｐ型もしくはイントリンジック型のシリコンの上にｎ型高濃度不純物を含むシリコン層を持ち、
ｐ型もしくはイントリンジック型のシリコンの下にｎ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの上にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの下にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンと第１の酸化膜とｐ型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
ゲート絶縁膜を囲むゲート電極を有し、
該ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と該ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコンの下（上）に存在するｐ型高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置により、
１本の柱を用いてインバータを構成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００１７】
また、本発明では、
ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする前記記載の半導体装置により、
四角形のレジストを用いて１個の柱を形成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００１８】
また、本発明では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置により、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００１９】
また、本発明では、
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置により、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００２０】
また、本発明では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置により、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００２１】
また、本発明では、
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置により、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００２２】
また、本発明では、
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする前記記載の半導体装置により、
円形のレジストを用いて１個の柱を形成することができ、高集積なＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
【００２３】
また、本発明では、
ゲート絶縁膜は、
ゲート電極と、
ｐ型もしくはイントリンジック型のシリコンと、
ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコンと、
ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、
ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタともにエンハンスメント型とすることができる。
【図面の簡単な説明】
【００２４】
【図１】（ａ）この発明に係る半導体装置の平面図。（ｂ）この発明に係る半導体装置のＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置のＹ−Ｙ’断面図。
【図２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図
【図３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図１９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図２９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図３９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図４９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５４】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５５】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５６】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５７】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５８】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図５９】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６０】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６１】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６２】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６３】（ａ）この発明に係る半導体装置の製造例を示す平面図。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図。
【図６４】（ａ）この発明に係わる半導体装置の他の実施例を示す平面図。（ｂ）この発明に係わる半導体装置の他の実施例を示すＸ−Ｘ’断面図。（ｃ）この発明に係わる半導体装置の他の実施例を示すＹ−Ｙ’断面図。
【発明を実施するための形態】
【００２５】
この発明に係る半導体装置の平面図と断面構造をそれぞれ図１（ａ）、（ｂ）、（ｃ）に示す。図１（ａ）は平面図であり、図１（ｂ）はＸ−Ｘ’断面図、図１（ｃ）はＹ−Ｙ’断面図である。
【実施例１】
【００２６】
この実施例では、
１本の柱がｎ型もしくはイントリンジック型のシリコン１０４と第１の酸化膜１１６とｐ型もしくはイントリンジック型のシリコン１０２からなり、
ｐ型もしくはイントリンジック型のシリコン１０２の上にｎ型高濃度不純物を含むシリコン層１３４を持ち、
ｐ型もしくはイントリンジック型のシリコン１０２の下にｎ型高濃度不純物を含むシリコン層１２２を持ち、
ｎ型もしくはイントリンジック型のシリコン１０４の上にｐ型高濃度不純物を含むシリコン層１３６を持ち、
ｎ型もしくはイントリンジック型のシリコン１０４の下にｐ型高濃度不純物を含むシリコン層１２４を持ち、
ｎ型もしくはイントリンジック型のシリコン１０４と第１の酸化膜１１６とｐ型もしくはイントリンジック型のシリコン１０２から形成される柱を囲むゲート絶縁膜１２７が存在し、
ゲート絶縁膜１２７を囲むゲート電極１２８を有し、
該ｐ型もしくはイントリンジック型のシリコン１０２の上に存在するｎ型高濃度不純物を含むシリコン層１３４と該ｎ型もしくはイントリンジック型のシリコン１０４の上に存在するｐ型高濃度不純物を含むシリコン層１３６を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコン１０２の下に存在するｎ型高濃度不純物を含むシリコン層１２２に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコン１０４の下に存在するｐ型高濃度不純物を含むシリコン層１２４に第２の電源を供給することにより動作する半導体装置である。
【００２７】
ｎ型高濃度不純物を含むシリコン層１３４上に、金属とシリコンの化合物１３８が形成され、
ｎ型高濃度不純物を含むシリコン層１２２上に、金属とシリコンの化合物１３７が形成され、
ｐ型高濃度不純物を含むシリコン層１３６上に、金属とシリコンの化合物１３９が形成され、
ｐ型高濃度不純物を含むシリコン層１２４上に、金属とシリコンの化合物１４０が形成される。
金属とシリコンの化合物１３８と、金属とシリコンの化合物１３９上にコンタクト１４８が形成され、
金属とシリコンの化合物１３７上にコンタクト１４７が形成され、
金属とシリコンの化合物１４０上にコンタクト１４９が形成され、
ゲート電極１２８上にコンタクト１５０が形成される。
コンタクト１４７上に第１メタル１５１が形成され、第１の電源が供給され、
コンタクト１４９上に第１メタル１５３が形成され、第２の電源が供給され、
コンタクト１４８上に第１メタル１５２が形成され、
コンタクト１５０上に第１メタル１５４が形成される。
【００２８】
ｐ型もしくはイントリンジック型のシリコン１０２は四角柱であり、
ｎ型もしくはイントリンジック型のシリコン１０４は四角柱であることにより、四角形のレジストを用いて１個の柱を形成することができる。
【００２９】
ｐ型もしくはイントリンジック型のシリコン１０２である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺の長さは、最大空乏層幅の二倍、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことにより、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができる。
【００３０】
ｐ型もしくはイントリンジック型のシリコン１０２である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺に直交する辺の長さは、最大空乏層幅、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことにより、
ｐ型もしくはイントリンジック型のシリコンを空乏化することができる。
【００３１】
ｎ型もしくはイントリンジック型のシリコン１０４である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺の長さは、最大空乏層幅の二倍、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことにより、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができる。
【００３２】
ｎ型もしくはイントリンジック型のシリコン１０４である四角柱の底面の四角形の、第１の酸化膜１１６に接する辺に直交する辺の長さは、最大空乏層幅、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことにより、
ｎ型もしくはイントリンジック型のシリコンを空乏化することができる。
【００３３】
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図２〜図６３を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図２〜図６３は、この発明に係る半導体装置の製造例を示している。（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。
【００３４】
図２を参照して、酸化膜１０１上に形成されたｐ型もしくはイントリンジック型のシリコン１０２に、ｎ型のシリコンを形成するためのレジスト１０３を形成する。イントリンジック型を用いる場合、この工程は不要である。
【００３５】
図３を参照して、不純物を導入し、ｎ型もしくはイントリンジック方のシリコン１０４を形成する。イントリンジック型を用いる場合、この工程は不要である。
【００３６】
図４を参照して、レジスト１０３を剥離する。
【００３７】
図５を参照して、酸化膜１０５、窒化膜１０６を堆積する。
【００３８】
図６を参照して、窒化膜エッチングのためのレジスト１０７、１０８を形成する。
【００３９】
図７を参照して、窒化膜をエッチングし、酸化膜をエッチングし、窒化膜１０９、１１０、酸化膜１１１、１１２に分離する。
【００４０】
図８を参照して、レジスト１０７、１０８を剥離する。
【００４１】
図９を参照して、窒化膜１１３を堆積する。
【００４２】
図１０を参照して、窒化膜をエッチバックし、窒化膜サイドウォール１１４、１１５を形成する。
【００４３】
図１１を参照して、シリコンをエッチングする。
【００４４】
図１２を参照して、第１の酸化膜１１６を堆積し、平坦化する。
【００４５】
図１３を参照して、窒化膜１１７を堆積する。
【００４６】
図１４を参照して、柱形成のためのレジスト１１８を形成する。
【００４７】
図１５を参照して、窒化膜をエッチングする。
【００４８】
図１６を参照して、酸化膜１１１、１１２をエッチングする。
【００４９】
図１７を参照して、レジスト１１８を剥離する。
【００５０】
図１８を参照して、シリコンをエッチングし、柱を形成する。
【００５１】
図１９を参照して、酸化膜１１９を堆積する。
【００５２】
図２０を参照して、酸化膜をエッチングし、サイドウォール状に残存させる。
【００５３】
図２１を参照して、素子分離するためのレジスト１２０を形成する。
【００５４】
図２２を参照して、シリコンをエッチングし、素子分離を行う。
【００５５】
図２３を参照して、レジスト１２０を剥離する。
【００５６】
図２４を参照して、不純物導入のためのレジスト１２１を形成する。
【００５７】
図２５を参照して、不純物を導入し、ｎ型高濃度不純物を含むシリコン層１２２を形成する。
【００５８】
図２６を参照して、レジスト１２１を剥離する。
【００５９】
図２７を参照して、不純物導入のためのレジスト１２３を形成する。
【００６０】
図２８を参照して、不純物を導入し、ｐ型高濃度不純物を含むシリコン層１２４を形成する。
【００６１】
図２９を参照して、レジスト１２３を剥離する。
【００６２】
図３０を参照して、酸化膜をエッチングする。
【００６３】
図３１を参照して、酸化膜１２５を堆積する。
【００６４】
図３２を参照して、酸化膜をエッチバックする。このとき、窒化膜１１７上にも酸化膜１２６が残存する。
【００６５】
図３３を参照して、ゲート絶縁膜である高誘電体膜１２７、ゲート電極である金属１２８を堆積し、平坦化する。平坦化の際、酸化膜１２６はエッチングされる。
ゲート絶縁膜１２７は、
ゲート電極１２８と、
ｐ型もしくはイントリンジック型のシリコン１０２と、
後に形成されるｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン１３４層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と１２２、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコン１０４と、
後に形成されるｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層１３６と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層１２４と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極１２８は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることが好ましい。
【００６６】
図３４を参照して、金属１２８をエッチバックする。
【００６７】
図３５を参照して、酸化膜１２９を堆積し、平坦化する。
【００６８】
図３６を参照して、酸化膜１２９をエッチバックする。
【００６９】
図３７を参照して、窒化膜１３０を堆積する。
【００７０】
図３８を参照して、窒化膜１３０をエッチングし、サイドウォール状に残存させる。
【００７１】
図３９を参照して、ゲート形成のためのレジスト１３１を形成する。
【００７２】
図４０を参照して、酸化膜１２９をエッチングする。
【００７３】
図４１を参照して、金属１２８をエッチングし、ゲート電極を形成する。
【００７４】
図４２を参照して、レジスト１３１を剥離する。
【００７５】
図４３を参照して、酸化膜１３２を堆積する。
【００７６】
図４４を参照して、酸化膜１３２をエッチングし、サイドウォール状に残存させる。
【００７７】
図４５を参照して、高誘電体膜１２７をエッチングする。
【００７８】
図４６を参照して、窒化膜１３０、１１７、１１４、１１５をエッチングする。
【００７９】
図４７を参照して、高誘電体膜１２７をエッチングする。
【００８０】
図４８を参照して、酸化膜をエッチングし、ｎ型高濃度不純物を含むシリコン層１２２、ｐ型高濃度不純物を含むシリコン層１２４を露出する。
【００８１】
図４９を参照して、不純物導入のためのレジスト１３３を形成する。
【００８２】
図５０を参照して、不純物を導入し、ｎ型高濃度不純物を含むシリコン層１３４を形成する。
【００８３】
図５１を参照して、レジスト１３３を剥離する。
【００８４】
図５２を参照して、不純物形成のためのレジスト１３５を形成する。
【００８５】
図５３を参照して、不純物を導入し、ｐ型高濃度不純物を含むシリコン層１３６を形成する。
【００８６】
図５４を参照して、レジスト１３５を剥離する。
【００８７】
図５５を参照して、金属とシリコンの化合物１３７、１３８、１３９、１４０を形成する。
【００８８】
図５６を参照して、窒化膜１４１を堆積し、酸化膜１４２を堆積し、平坦化を行う。
【００８９】
図５７を参照して、コンタクト孔１４３、１４４を形成する。
【００９０】
図５８を参照して、コンタクト孔１４５を形成する。
【００９１】
図５９を参照して、コンタクト孔１４６を形成する。
【００９２】
図６０を参照して、窒化膜１４１をエッチングする。
【００９３】
図６１を参照して、酸化膜をエッチングする。
【００９４】
図６２を参照して、コンタクト１４７、１４８、１４９、１５０を形成する。
【００９５】
図６３を参照して、第１メタル１５１、１５２、１５３、１５４を形成する。
【実施例２】
【００９６】
実施例１では、ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱である構造を用いたが、
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱である構造を用いてもよい。
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱である構造を用いた実施例を示す平面図と断面構造をそれぞれ図６４（ａ）、（ｂ）、（ｃ）に示す。図６４（ａ）は平面図であり、図６４（ｂ）はＸ−Ｘ’断面図、図６４（ｃ）はＹ−Ｙ’断面図である。
【００９７】
この実施例では、
１本の柱がｎ型もしくはイントリンジック型のシリコン２０４と第１の酸化膜２１６とｐ型もしくはイントリンジック型のシリコン２０２からなり、
ｐ型もしくはイントリンジック型のシリコン２０２の上にｎ型高濃度不純物を含むシリコン層２３４を持ち、
ｐ型もしくはイントリンジック型のシリコン２０２の下にｎ型高濃度不純物を含むシリコン層２２２を持ち、
ｎ型もしくはイントリンジック型のシリコン２０４の上にｐ型高濃度不純物を含むシリコン層２３６を持ち、
ｎ型もしくはイントリンジック型のシリコン２０４の下にｐ型高濃度不純物を含むシリコン層２２４を持ち、
ｎ型もしくはイントリンジック型のシリコン２０４と第１の酸化膜２１６とｐ型もしくはイントリンジック型のシリコン２０２から形成される柱を囲むゲート絶縁膜２２７が存在し、
ゲート絶縁膜２２７を囲むゲート電極２２８を有し、
該ｐ型もしくはイントリンジック型のシリコン２０２の上に存在するｎ型高濃度不純物を含むシリコン層２３４と該ｎ型もしくはイントリンジック型のシリコン２０４の上に存在するｐ型高濃度不純物を含むシリコン層２３６を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコン２０２の下に存在するｎ型高濃度不純物を含むシリコン層２２２に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコン２０４の下に存在するｐ型高濃度不純物を含むシリコン層２２４に第２の電源を供給することを特徴とする半導体装置である。
【００９８】
ｎ型高濃度不純物を含むシリコン層２３４上に、金属とシリコンの化合物２３８が形成され、
ｎ型高濃度不純物を含むシリコン層２２２上に、金属とシリコンの化合物２３７が形成され、
ｐ型高濃度不純物を含むシリコン層２３６上に、金属とシリコンの化合物２３９が形成され、
ｐ型高濃度不純物を含むシリコン層２２４上に、金属とシリコンの化合物２４０が形成される。
金属とシリコンの化合物２３８と、金属とシリコンの化合物２３９上にコンタクト２４８が形成され、
金属とシリコンの化合物２３７上にコンタクト２４７が形成され、
金属とシリコンの化合物２４０上にコンタクト２４９が形成され、
ゲート電極２２８上にコンタクト２５０が形成される。
コンタクト２４７上に第１メタル２５１が形成され、第１の電源が供給され、
コンタクト２４９上に第１メタル２５３が形成され、第２の電源が供給され、
コンタクト２４８上に第１メタル２５２が形成され、
コンタクト２５０上に第１メタル２５４が形成される。
【００９９】
ｐ型もしくはイントリンジック型のシリコン２０２は半円柱であり、
ｎ型もしくはイントリンジック型のシリコン２０４は半円柱であることにより、半円のレジストを用いて１個の柱を形成することができる。
【符号の説明】
【０１００】
１０１．酸化膜
１０２．ｐ型もしくはイントリンジック型のシリコン
１０３．レジスト
１０４．ｎ型もしくはイントリンジック型のシリコン
１０５．酸化膜
１０６．窒化膜
１０７．レジスト
１０８．レジスト
１０９．窒化膜
１１０．窒化膜
１１１．酸化膜
１１２．酸化膜
１１３．窒化膜
１１４．窒化膜サイドウォール
１１５．窒化膜サイドウォール
１１６．第１の酸化膜
１１７．窒化膜
１１８．レジスト
１１９．酸化膜
１２０．レジスト
１２１．レジスト
１２２．ｎ型高濃度不純物を含むシリコン層
１２３．レジスト
１２４．ｐ型高濃度不純物を含むシリコン層
１２５．酸化膜
１２６．酸化膜
１２７．ゲート絶縁膜、高誘電体膜
１２８．ゲート電極、金属
１２９．酸化膜
１３０．窒化膜
１３１．レジスト
１３２．酸化膜
１３３．レジスト
１３４．ｎ型高濃度不純物を含むシリコン層
１３５．レジスト
１３６．ｐ型高濃度不純物を含むシリコン層
１３７．金属とシリコンの化合物
１３８．金属とシリコンの化合物
１３９．金属とシリコンの化合物
１４０．金属とシリコンの化合物
１４１．窒化膜
１４２．酸化膜
１４３．コンタクト孔
１４４．コンタクト孔
１４５．コンタクト孔
１４６．コンタクト孔
１４７．コンタクト
１４８．コンタクト
１４９．コンタクト
１５０．コンタクト
１５１．第１メタル
１５２．第１メタル
１５３．第１メタル
１５４．第１メタル
２０２．ｐ型もしくはイントリンジック型のシリコン
２０４．ｎ型もしくはイントリンジック型のシリコン
２１６．第１の酸化膜
２２２．ｎ型高濃度不純物を含むシリコン層
２２４．ｐ型高濃度不純物を含むシリコン層
２２７．ゲート絶縁膜
２２８．ゲート電極
２３４．ｎ型高濃度不純物を含むシリコン層
２３６．ｐ型高濃度不純物を含むシリコン層
２３７．金属とシリコンの化合物
２３８．金属とシリコンの化合物
２３９．金属とシリコンの化合物
２４０．金属とシリコンの化合物
２４７．コンタクト
２４８．コンタクト
２４９．コンタクト
２５０．コンタクト
２５１．第１メタル
２５２．第１メタル
２５３．第１メタル
２５４．第１メタル
【特許請求の範囲】
【請求項１】
第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、
前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、
前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、
前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、
前記第２の絶縁物を取り囲む導電体とを含み、
前記第１のシリコンの上に配置される前記第１の高濃度不純物を含むシリコン層と前記第２のシリコンの上に配置される前記第２の高濃度不純物を含むシリコン層を電気的に接続し、
前記第１のシリコンの下に配置される前記第１の高濃度不純物を含むシリコン層に第１の電源を供給し、
前記第２のシリコンの下に配置される前記第２の高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置。
【請求項２】
１本の柱が、ｎ型もしくはイントリンジック型のシリコンと、ｐ型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第１の酸化膜とからなり、
ｐ型もしくはイントリンジック型のシリコンの上にｎ型高濃度不純物を含むシリコン層を持ち、
ｐ型もしくはイントリンジック型のシリコンの下にｎ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの上にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの下にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンと第１の酸化膜とｐ型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
ゲート絶縁膜を囲むゲート電極を有し、
該ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と該ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置。
【請求項３】
ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする請求項３に記載の半導体装置。
【請求項６】
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする請求項３に記載の半導体装置。
【請求項７】
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする請求項３に記載の半導体装置。
【請求項８】
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする請求項２に記載の半導体装置
【請求項９】
ゲート絶縁膜は、
ゲート電極と、
ｐ型もしくはイントリンジック型のシリコンと、
ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコンと、
ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする請求項２乃至８のうちいずれか一項に記載の半導体装置。
【請求項１】
第１のシリコンと、該第１のシリコンとは極性が異なる第２のシリコンと、前記第１のシリコンと前記第２のシリコンとの間に配置され、基板に対して垂直方向に延びている第１の絶縁物とからなる１本の柱と、
前記第１のシリコンの上下のそれぞれに配置され、前記第１のシリコンとは極性が異なる第１の高濃度不純物を含むシリコン層と、
前記第２のシリコンの上下のそれぞれに配置され、前記第２のシリコンとは極性が異なる第２の高濃度不純物を含むシリコン層と、
前記第１のシリコンと前記第２のシリコンと前記第１の絶縁物とを取り囲む第２の絶縁物と、
前記第２の絶縁物を取り囲む導電体とを含み、
前記第１のシリコンの上に配置される前記第１の高濃度不純物を含むシリコン層と前記第２のシリコンの上に配置される前記第２の高濃度不純物を含むシリコン層を電気的に接続し、
前記第１のシリコンの下に配置される前記第１の高濃度不純物を含むシリコン層に第１の電源を供給し、
前記第２のシリコンの下に配置される前記第２の高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置。
【請求項２】
１本の柱が、ｎ型もしくはイントリンジック型のシリコンと、ｐ型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第１の酸化膜とからなり、
ｐ型もしくはイントリンジック型のシリコンの上にｎ型高濃度不純物を含むシリコン層を持ち、
ｐ型もしくはイントリンジック型のシリコンの下にｎ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの上にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンの下にｐ型高濃度不純物を含むシリコン層を持ち、
ｎ型もしくはイントリンジック型のシリコンと第１の酸化膜とｐ型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
ゲート絶縁膜を囲むゲート電極を有し、
該ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と該ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層を電気的に接続し、
該ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層に第１の電源を供給し、
該ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層に第２の電源を供給することにより動作する半導体装置。
【請求項３】
ｐ型もしくはイントリンジック型のシリコンは四角柱であり、
ｎ型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
ｐ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｐ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする請求項３に記載の半導体装置。
【請求項６】
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする請求項３に記載の半導体装置。
【請求項７】
ｎ型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第１の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とｎ型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする請求項３に記載の半導体装置。
【請求項８】
ｐ型もしくはイントリンジック型のシリコンは半円柱であり、
ｎ型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする請求項２に記載の半導体装置
【請求項９】
ゲート絶縁膜は、
ゲート電極と、
ｐ型もしくはイントリンジック型のシリコンと、
ｐ型もしくはイントリンジック型のシリコンの上に存在するｎ型高濃度不純物を含むシリコン層と、
ｐ型もしくはイントリンジック型のシリコンの下に存在するｎ型高濃度不純物を含むシリコン層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ｎ型もしくはイントリンジック型のシリコンと、
ｎ型もしくはイントリンジック型のシリコンの上に存在するｐ型高濃度不純物を含むシリコン層と、
ｎ型もしくはイントリンジック型のシリコンの下に存在するｐ型高濃度不純物を含むシリコン層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする請求項２乃至８のうちいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【公開番号】特開２０１３−１２７６５（Ｐ２０１３−１２７６５Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１２−１８８５０２（Ｐ２０１２−１８８５０２）
【出願日】平成２４年８月２９日（２０１２．８．２９）
【分割の表示】特願２００９−２２９５９１（Ｐ２００９−２２９５９１）の分割
【原出願日】平成２１年１０月１日（２００９．１０．１）
【出願人】（３１１０１４４２８）ユニサンティス エレクトロニクス シンガポール プライベート リミテッド (6)
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
【住所又は居所原語表記】１１１，Ｎｏｒｔｈ Ｂｒｉｄｇｅ Ｒｏａｄ，＃１６−０４ Ｐｅｎｉｎｓｕｌａ Ｐｌａｚａ，Ｓｉｎｇａｐｏｒｅ １７９０９８
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２４年８月２９日（２０１２．８．２９）
【分割の表示】特願２００９−２２９５９１（Ｐ２００９−２２９５９１）の分割
【原出願日】平成２１年１０月１日（２００９．１０．１）
【出願人】（３１１０１４４２８）ユニサンティス エレクトロニクス シンガポール プライベート リミテッド (6)
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
【住所又は居所原語表記】１１１，Ｎｏｒｔｈ Ｂｒｉｄｇｅ Ｒｏａｄ，＃１６−０４ Ｐｅｎｉｎｓｕｌａ Ｐｌａｚａ，Ｓｉｎｇａｐｏｒｅ １７９０９８
【Ｆターム（参考）】
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