トレンチ型ＰＩＰキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法
【課題】製造コストの増加を抑制し、キャパシタの端部の段差を小さくできるトレンチ型ＰＩＰキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法を提供することにある。
【解決手段】トレンチ５２内壁に分離絶縁層５３を配置し、この分離絶縁層５３を介して下部電極となる第１ポリシリコン５４を埋め込んだトレンチ型ＰＩＰキャパシタ５０を半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層５９を過度に厚くする必要がなく、メタル層５９を微細化することができる。その結果、パワーＩＣを微細化することができる。
【解決手段】トレンチ５２内壁に分離絶縁層５３を配置し、この分離絶縁層５３を介して下部電極となる第１ポリシリコン５４を埋め込んだトレンチ型ＰＩＰキャパシタ５０を半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層５９を過度に厚くする必要がなく、メタル層５９を微細化することができる。その結果、パワーＩＣを微細化することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ構造のポリシリコン（Ｐ）−絶縁層（Ｉ）−ポリシリコン（Ｐ）型容量素子（以下、トレンチ型ＰＩＰキャパシタと称す）とこのトレンチ型ＰＩＰキャパシタを有するパワー集積回路装置（以下、パワーＩＣと称することもある）およびパワー集積回路装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子の低オン抵抗化を小面積で実現するために、トレンチにゲート領域を形成したトレンチゲート型半導体素子が提案されている。また、このトレンチゲート型半導体素子の信頼性向上や破壊耐量向上を低コストで実現するために、それを制御、保護するための半導体素子を同一半導体基板上に形成したトレンチゲート型パワーＩＣと呼ばれるパワー半導体装置が開発されている。このトレンチゲート型パワーＩＣとは、トレンチゲート構造の縦型パワーＭＯＳＦＥＴを有するパワーＩＣのことである。縦型パワーＭＯＳＦＥＴは縦型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の場合もある。
【０００３】
図９は、ＭＯＳキャパシタ２２ｂを同一半導体基板に形成したトレンチゲート型パワーＩＣの要部断面図である。
出力段半導体素子をトレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１とし、制御用半導体素子に低耐圧のプレーナゲートゲート構造の横型ＭＯＳＦＥＴ２２ａおよびＭＯＳ型容量素子であるＭＯＳキャパシタ２２ｂを備えた場合の例である。
【０００４】
同一半導体基板（ｎ+型半導体層２とその上に配置されるｎ-型エピタキシャル層３を合せたもの）上にトレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１とプレーナゲート構造の横型ＭＯＳＦＥＴ２２ａおよびＭＯＳキャパシタ２２ｂが形成されている。一般的なパワーＩＣにおいて、出力段半導体素子を制御するための電気回路にはディレイ回路、フィルタ回路および発振回路が含まれている。これらの電気回路を構成するためにＭＯＳキャパシタ２２ｂが多数使われている。なお、符号１２ｄ、１２ｅはＭＯＳキャパシタ２２ｂの電極となるメタル層である。
【０００５】
図１０は、プレーナ型ＰＩＰキャパシタ２２ｃを同一半導体基板に形成したトレンチゲート型パワーＭＯＳＦＥＴ素子を有するパワーＩＣの要部断面図である。このパワーＩＣは特許文献３に記載されている。また、プレーナ型ＰＩＰキャパシタを半導体装置に適用した例は特許文献６に記載されている。
【０００６】
このプレーナ型ＰＩＰキャパシタ２２ｃは前記のＭＯＳキャパシタ２２ｂと比較して、電極間電圧に対する容量値の変動が小さいことが特徴である。これはプレーナ型ＰＩＰキャパシタ２２ｃの場合、電圧が印加される電極が高ドープされたポリシリコン１４、６ｃであり、電圧が印加された時にポリシリコン１４，６ｃに挟まれたキャパシタの容量となる容量絶縁層１５で電圧を保持する。そのため、空間電荷領域が容量絶縁層１５内に形成され、電極であるポリシリコン１４，６ｃに殆ど形成されない。そのため空間電荷層幅は容量絶縁層１５の厚さに依存するが、印加電圧には殆ど依存しない。そのため、プレーナ型ＰＩＰキャパシタ２２ｃの容量値は印加電圧に対して変動が少ない。
【０００７】
一方、図９に示すＭＯＳキャパシタ２２ｂの場合は、電極は金属（ここでは高ドープされたポリシリコン６ｃ）と半導体層１６であり、電圧が印加された時に容量となる容量絶縁層７ｃ（酸化膜）と半導体層１６で電圧を保持する。そのため、印加電圧によって、半導体層１６（ｎ型半導体層の場合）内に形成される空乏層幅が変化するため、容量絶縁層７ｃと半導体層１６に形成される空間電荷層の幅は変化する。そのため、ＭＯＳキャパシタ２２ｂの容量値は印加電圧に対して変動が大きくなる。
【０００８】
下部電極である半導体層１６がｎ型である場合には、上部電極に印加される電圧がｎ型の半導体層１６に対して低い時には、空乏層の幅が広がり容量値が低下する。そのため、この低下する容量分も考慮した回路設計（例えば、ＭＯＳキャパシタ２２ｂの容量値の設計など）が必要となる。
【０００９】
大きな容量値が要求される回路や、容量変動が少ない高精度な容量が要求される回路には電圧依存性の小さなプレーナ型ＰＩＰキャパシタ２２ｃが適用される。
また、プレーナ型ＰＩＰキャパシタ２２ｃは厚い酸化膜１１ａ（ＬＯＣＯＳ）で半導体基板から電気的に絶縁されているので、上部電極および下部電極に印加される電圧に対しての制約がＭＯＳキャパシタ２２ｂに比べて小さく使い易い。
【００１０】
図１１は、出力段をハイサイド素子として用いるハイサイド型パワーＩＣの回路構成図と負荷であり、同図（ａ）は回路構成図、同図（ｂ）は出力端子に接続する負荷を示す図である。
【００１１】
このハイサイド型パワーＩＣ１０１は、制御回路１０７と出力段半導体素子１０２で構成され、出力段半導体素子１０２としてパワーＭＯＳＦＥＴの例を示した。また、制御回路１０７は、論理回路１１１、ドライブ回路１１２および保護回路１１３で構成されている。ドライブ回路１１２は出力段半導体素子１０２であるパワーＭＯＳＦＥＴのゲート信号を出力する。また、パワーＩＣ１０１の出力端子１０５は負荷であるインダクタＬに接続する。尚、図中の符号で１０３は制御回路の電源端子、１０４は制御回路１０７の入力端子、１０６はグランド端子である。
【００１２】
ハイサイド型パワーＩＣ１０１の場合、通電能力を十分に確保するために、出力段半導体素子１０２のゲート電圧をドレイン電圧（電源端子１０３の電圧）より高くする。そのため、ゲート電圧を発生させるドライブ回路１１２の電源の電圧は制御回路１０７の電源端子１０３の電圧以上に昇圧させる必要がある。そこで、このドライブ回路１１２には、チャージポンプ回路が用いられることが多い。
【００１３】
図１２は、チャージポンプ回路の回路図である。チャージポンプ回路１２０は、２個の大きな容量のキャパシタＣと５個のスイッチＳＷ１〜ＳＷ５で構成される。
つぎにチャージポンプ回路１２０の動作について説明する。まず、ＳＷ１〜ＳＷ４を閉じることでＩＮに入力された電圧が並列接続された２つのキャパシタＣの電圧となる。つぎに、スイッチＳＷ１〜ＳＷ４を開き、スイッチＳＷ５を閉じることで２つのキャパシタＣを直列接続し、ＯＵＴから２倍の電圧を出力する。このチャージポンプ回路１２０を用いることで、出力段半導体素子１０２であるパワーＭＯＳＦＥＴのゲートをドレイン電圧より高い電圧で駆動することができる。このチャージポンプ回路１２０のキャパシタＣはドライブ回路１１２の電源となるため、大きな容量と、電圧依存性が少なく高精度を要求され、プレーナ型ＰＩＰキャパシタ２２ｃが多用される。
【００１４】
また、パワーＩＣ１０１には、従来よりも大規模な制御回路を搭載し、出力段半導体素子をより高度に制御することが望まれている。その要求に応えるために、パワーＩＣ１０１の制御回路１０７の微細化・高精度化が進められており、回路全体を小型化する機運が高まっている。また、近年は低コスト化、小型化の要求も高まっている。
【００１５】
つぎに、パワー集積回路装置（パワーＩＣ）について記載した特許文献について説明する。
特許文献１では、ｎ+型基体上にｎ-型エピタキシャル層を有し、さらにその上にｐ型エピタキシャル層を有して半導体基板を構成させ、半導体基板の第１の主面側から第２の主面側に電流を流す電力用のＭＯＳＦＥＴと半導体基板の第１の主面側に形成された制御素子とを分離する素子分離に第１のトレンチを用いる。
【００１６】
また、ＭＯＳＦＥＴのチャンネル領域をｐ型エピタキシャル層内において第２のトレンチの側壁に形成する。これにより、半導体基板の第１の主面側から第２の主面側に電流を流す電力用のＭＯＳＦＥＴと半導体基板の第１の主面側に形成された制御素子とを分離するためにトレンチ分離法を容易に適用できることが記載されている。
【００１７】
また、特許文献２では、半導体装置に搭載された横型パワーＭＯＳＦＥＴは、活性基板で形成されるドレイン領域とこのドレイン領域に接続される電位引出領域との間の動作電流経路を横切らない位置にトレンチを配設する。このトレンチ内部にはゲート電極が埋設される。
【００１８】
ソース領域を中心としてその両側にトレンチ及びゲート電極を配置し、他の両側に電位引出領域が配置される。横型パワーＭＯＳＦＥＴのトレンチと素子分離領域のトレンチとは同一構造でかつ同一製造工程で形成される。これにより、トレンチを利用した素子分離領域並びにトレンチを利用したトランジスタを有する半導体装置を少ない製造工程数で製造できることが記載されている。
【００１９】
また、特許文献３では、半導体基板上の半導体層の主面に形成された複数の溝の内外には、ゲート電極に接続される多結晶シリコンゲート層がゲート絶縁膜を介して形成される。半導体層の主面には絶縁膜を介して多結晶シリコンダイオードが形成される。多結晶シリコンダイオードの多結晶シリコン層の膜厚が、多結晶シリコンゲート層の多結晶シリコン層の膜厚よりも薄くする。そうすることで、トレンチ型絶縁ゲート半導体素子と多結晶シリコンダイオードを同一チップ上に形成しても性能を高めることができることが記載されている。
【００２０】
また、特許文献４では、同じチップにパワーＭＯＳＦＥＴと制御回路とを含むパワー集積回路のチップにｎｐｎトランジスタを付加している。ｎｐｎトランジスタは前記集積回路の構成部品を含むｐウエルとチップのｎ型のサブストレートとの間に結合されて、上記パワーＭＯＳＦＥＴのボデイダイオードの順方向バイアスに応答してターンオンする。
【００２１】
デプレッションモード制御ＭＯＳＦＥＴトランジスタがフォールトラッチ回路を通して、前記のパワーＭＯＳＦＥＴゲートに結合されるとともに、キャパシタと直列に接続されている。前記のパワーＭＯＳＦＥＴゲートとキャパシタとの間のノードは、上記ｎｐｎトランジスタがターンオンして前記のパワーＭＯＳＦＥＴがターンオフしたときにｎ型サブストレートと分離される。これにより、過電流および過温度に対する信頼性が高いパワーＭＯＳＦＥＴを提供できることが記載されている。
【００２２】
また、特許文献５では、半導体装置において、ＭＯＳＦＥＴ領域にトレンチを形成し、その内部にトレンチゲート電極を埋設する。また、キャパシタ領域にトレンチを形成し、その内部にトレンチソース電極を埋設する。トレンチソース電極の形状はストライプ状であり、その長手方向の一部分を介して、ソース電極に接続されている。このようにすることで、ターンオフ時のソースドレイン電圧の跳ね上がりを抑えることができる半導体装置及びこの半導体装置を用いたＤＣ−ＤＣコンバータを提供できることが記載されている。
【００２３】
また、特許文献６では、キャパシタは第１導電層と、第１導電層の上方に形成された第２導電層と、第１導電層と第２導電層との間に形成された容量絶縁層とを含む構成をしている。第１および第２導電層は、金属層を含む層からなる。第１導電層には第１接続部が設けられ、第１接続部の上方には第１コンタクトが形成されている。第２導電層には第２接続部が設けられ、第２接続部の上方には第２コンタクトが形成されている。第２コンタクトは、第１導電層の上方を除く領域に形成されている。前記の第１、第２導電層をそれぞれポリシリコンとすることで、プレーナ型ＰＩＰキャパシタが形成され、前記の構成とすることで、容量絶縁層の膜質を安定化できることが記載されている。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開平６−１５１７２８号公報
【特許文献２】特開２０００−２２１４０号公報
【特許文献３】特開２００３−２６４２８９号公報
【特許文献４】特開平８−１０２５３９号公報
【特許文献５】特開２００９−２６０２７１号公報
【特許文献６】特開２００３−２８２７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
前記の図１０のようなプレーナ型ＰＩＰキャパシタ２２ｃが多数搭載されたパワーＩＣにおいて、低コスト化、小型化を実現するために、前記したように、回路部の微細化を進める必要がある。
【００２６】
しかし、微細化を進めた場合、プレーナ型ＰＩＰキャパシタ２２ｃではポリシリコン６ｃ、１４の電極が容量絶縁層１５を挟んだ階層構造となっているため、図１０で示すように、プレーナ型ＰＩＰキャパシタ２２ｃの端部３１と周辺部との間に段差３１ａが生じる。
【００２７】
この段差３１ａが大きいと、段差３１ａを跨いで素子同士を接続するメタル層１２ｅ（メタル配線）が破断する惧れがある。これを防ぐためにメタル層１２ｅの厚さを厚くすると、メタル層１２ｅの微細加工が困難になる。
【００２８】
このように、プレーナ型ＰＩＰキャパシタ２２ｃでは段差３１ａは下部電極のポリシリコン６ｃと容量絶縁層１５と上部電極のポリシリコン１４を合せた厚さで生じるため大きくなり、微細加工する上で障害となる。
【００２９】
プレーナ型ＰＩＰキャパシタ２２ｃの端部３１に生じる段差３１ａを低減するために、プレーナ型ＰＩＰキャパシタ２２ｃ上に積層される層間絶縁膜１３ｂを厚膜化して段差３１ａを緩やかにしたり、厚膜化した層間絶縁膜１３ｂをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化したりする方法がある。
【００３０】
しかし、これらの方法は、いずれも製造リードタイムが大きくなり、製造コストが増大する。
この発明の目的は、前記の課題を解決して、製造コストの増加を抑制し、キャパシタの端部の段差を小さくできるＰＩＰキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法を提供することにある。
【課題を解決するための手段】
【００３１】
前記の目的を達成するために、半導体層の表面から内部へ向かって配置されるトレンチと、該トレンチ内壁に配置される前記半導体層と第１ポリシリコンを電気的に分離する分離絶縁層と、該分離絶縁層を介して前記トレンチを充填する下部電極となる第１ポリシリコンと、該第１ポリシリコン上に配置されるキャパシタの容量となる容量絶縁層と、該容量絶縁層上に配置される上部電極となる第２ポリシリコンとを具備する構成のトレンチ型ＰＩＰキャパシタとする。
【００３２】
また、前記第１ポリシリコンの表面高さと前記半導体層の表面高さが同じであることよい。
また、前記トレンチ型ＰＩＰキャパシタが、主たる電流を通電もしくは遮断する出力段素子および該出力段素子を制御する制御回路とともに同一の前記半導体層に配設されてなるパワー集積回路装置とする。
【００３３】
また、前記半導体層とは導電型が異なるウェル領域が前記半導体層の表面に選択的に配置され、前記トレンチ型ＰＩＰキャパシタが前記ウェル領域内に配設されるとよい。
また、前記トレンチ型ＰＩＰキャパシタのトレンチが前記ウェル領域を貫通して前記半導体層に達するとよい。
【００３４】
また、前記ウェル領域が拡散層であるとよい。
また、前記半導体層が、該半導体層よりも高濃度の半導体基材上に形成されたエピタキシャル層であるとよい。
【００３５】
また、前記パワー集積回路装置が、前記制御回路の一部にチャージポンプ回路を備え、前記トレンチ型ＰＩＰキャパシタが前記チャージポンプ回路内のキャパシタとして用いられるとよい。
【００３６】
また、前記出力段素子がトレンチゲート構造もしくはプレーナゲート構造の縦型パワーＭＯＳ半導体素子であるとよい。
また、特許請求の範囲の請求項１２に記載の発明によれば、前記の請求項１に記載の発明において、前記第２ポリシリコンの表面高さと前記半導体層の表面高さが同じであるとよい。
【００３７】
また、前記パワー集積回路装置の製造方法であって、前記第１ポリシリコンが埋め込まれるトレンチと、前記トレンチゲート構造の縦型パワーＭＯＳ半導体素子のゲートを配置するトレンチとを同時に形成するパワー集積回路装置の製造方法とする。
【００３８】
また、前記パワー集積回路装置の製造方法であって、
前記容量絶縁層が、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成したシリコン酸化膜であるパワー集積回路装置の製造方法とする。
【発明の効果】
【００３９】
この発明により、トレンチ内壁に絶縁層を配置し、この絶縁層を介して下部電極となるポリシリコンを埋め込んだトレンチ型ＰＩＰキャパシタを半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層を過度に厚くする必要がなく、メタル層を微細化することができる。
【００４０】
また、下部電極となるポリシリコンの表面高さを半導体基板の表面高さと同じにすることで、上部電極であるポリシリコン上に配置される層間絶縁膜の厚膜化やＣＭＰ法での平坦化処理を行うことなくキャパシタの端部の段差を小さくできる。そのため、製造コストの増加は抑制される。
【００４１】
このトレンチ型ＰＩＰキャパシタを用いることで、パワー集積回路装置、つまりパワーＩＣの微細化を、製造コストの増加を伴わずにできる。
また、容量となる絶縁層をＣＶＤ法によるシリコン酸化膜で形成すると、一般的なＩＣプロセスとの融合が容易になる。さらに、制御回路などを構成する半導体素子の特性を変動させる熱履歴を増やすことがない。
【図面の簡単な説明】
【００４２】
【図１】この発明の第１実施例のトレンチ型ＰＩＰキャパシタとその周辺の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図２】この発明の第２実施例のトレンチ型ＰＩＰキャパシタ６５とその周辺の要部断面図である。
【図３】この発明の第３実施例のトレンチ型ＰＩＰキャパシタとその周辺の要部断面図である。
【図４】この発明の第４実施例のトレンチ型ＰＩＰキャパシタとその周辺の要部断面図である。
【図５】この発明の第５実施例のパワー集積回路装置の要部断面図である。
【図６】この発明の第６実施例のパワー集積回路装置の要部断面図である。
【図７】この発明の第７実施例のパワー集積回路装置の要部断面図である。
【図８】この発明の第８実施例のパワー集積回路装置の要部断面図である。
【図９】従来のＭＯＳキャパシタを同一半導体基板に形成したトレンチゲート型パワーＩＣの要部断面図である。
【図１０】従来のプレーナ型ＰＩＰキャパシタを同一半導体基板に形成したトレンチゲート型パワーＭＯＳＦＥＴ素子を有するパワーＩＣの要部断面図である。
【図１１】出力段をハイサイド素子として用いるハイサイド型パワーＩＣの回路構成図と負荷であり、（ａ）は回路構成図、（ｂ）は出力端子に接続する負荷を示す図である。
【図１２】チャージポンプ回路の回路図である。
【発明を実施するための形態】
【００４３】
実施の形態を以下の実施例で説明する。以下の説明では第１導電型をｎ型、第２導電型をｐ型としたが、逆の場合もある。また、本発明のトレンチ型ＰＩＰキャパシタで用いるトレンチは、キャパシタの端部の段差を小さくするために形成するものである。つまり、周知のトレンチ型ＭＯＳゲートのトレンチのように、トレンチ内壁の絶縁層を容量として用いてキャパシタの容量を大きくするために形成したトレンチではない。本明細書では、下部電極であるポリシリコンをトレンチに埋め込み（充填し）、この下部電極の上面に絶縁層を形成し、さらにこの絶縁層の上面にポリシリコン等の導電膜からなる上部電極を形成して絶縁層を挟んだ構成のＰＩＰキャパシタを、トレンチ型ＰＩＰキャパシタと称する。従来と同一部位には同一の符号を付した。
＜実施例１＞
図１は、この発明の第１実施例のトレンチ型ＰＩＰキャパシタ５０とその周辺の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。図１のトレンチ型ＰＩＰキャパシタ５０は、例えば、図示しない縦型パワーＭＯＳＦＥＴなど同一半導体基板に形成されパワーＩＣの一部を構成する。
【００４４】
このトレンチ型ＰＩＰキャパシタ５０は、以下に説明する構造を特徴とする。半導体基板５１にトレンチ５２を配置する。このトレンチ５２の内壁に、半導体基板５１と第１ポリシリコン５４を電気的に分離する分離絶縁層５３を形成する。この分離絶縁層５３を介して、下部電極となる第１ポリシリコン５４を埋め込む。このように、第１ポリシリコン５４上に配置された容量となる容量絶縁層５５と、容量絶縁層５５上に配置された上部電極となる第２ポリシリコン５６によって、トレンチ型ＰＩＰキャパシタ５０を構成する。この第１ポリシリコン５４，および第２ポリシリコン５６は多結晶シリコン層である。
【００４５】
下部電極の第１ポリシリコン５４は、奥行き方向に伸びたトレンチ５２の端部側壁に沿って表面に引き出され、図示しないメタル層と接続され、さらにそのメタル層は他の半導体素子と電気的に綾続されている。このメタル層は微量のシリコンが添加されたアルミニウム（Ａｌ−Ｓｉ）や銅などの金属層である。
【００４６】
前記の第１ポリシリコン５４の表面高さＨ２と半導体基板５１の表面高さＨ１が同一になるようにする。その結果、トレンチ型ＰＩＰキャパシタ５０の端部の段差６０は、容量絶縁層の厚さＴ３と第２ポリシリコン５６の厚さＴ２を合わせた厚さＴ４となる。表面高さＨ１，Ｈ２とは任意の基準線からの高さのことである。例えば、半導体基板５１の底面を基準線としてそこからの表面の高さなどである。
【００４７】
この段差は、図１０に示す従来のプレーナ型ＰＩＰキャパシタ２２ｃの端部３２の段差３２ａに比べると、下部電極である第１ポリシリコン５４の厚さＴ１の分だけ小さくなる。そのため、層間絶縁膜５７上に形成されコンタクトホール５８を介して第２ポリシリコン５６と接続するメタル層５９の厚さＴ５を薄くでき、メタル層５９の幅Ｗを細くできる。つまりメタル層５９を微細化することができる。メタル層５９の微細化によりパワーＩＣを構成する電気回路の微細化ができる。
【００４８】
また、層間絶縁膜５７を厚膜化したり、層間絶縁膜５７をＣＭＰ法で平坦化したりすることなく、段差６０を小さくできるので製造コストを抑制できる。
また、このトレンチ型ＰＩＰキャパシタ５０をパワーＩＣに適用した場合、このトレンチ型ＰＩＰキャパシタ５０のトレンチ５２は、図示しないパワーＩＣを構成するトレンチゲート構造の縦型パワーＭＯＳＦＥＴのトレンチと同時に形成することができる。
＜実施例２＞
図２は、この発明の第２実施例のトレンチ型ＰＩＰキャパシタ６５とその周辺の要部断面図である。この図は図１（ｂ）に相当する断面図である。平面図は図示しないが図１（ａ）と同じである。
【００４９】
図１との違いは、トレンチ型ＰＩＰキャパシタ６５の上部電極である第２ポリシリコン５６までトレンチ５２内に形成し、第２ポリシリコン５６の表面高さＨ３と半導体基板５１の表面高さＨ１を同一にして段差を解消した点である。
【００５０】
トレンチ５２内壁に分離絶縁層５３を配置し、この分離絶縁層５３を介して下部電極となる第１ポリシリコン５４を埋め込み、第１ポリシリコン５４上に容量絶縁層５５を配置し、容量絶縁層５５上に上部電極となる第２ポリシリコン５６を配置する。この第２ポリシリコン５６の表面高さＨ３と半導体基板の表面高さＨ１を同一にする。
【００５１】
トレンチ型ＰＩＰキャパシタ６５の端部６６の段差は解消され、配線となるメタル層５９の厚さＴ６を図１の場合のメタル層５９の厚さＴ５より薄くできる。その結果、メタル層５９を図１の場合より微細化できて、パワーＩＣをさらに微細化することができる。
＜実施例３＞
図３は、この発明の第３実施例のトレンチ型ＰＩＰキャパシタ５０とその周辺の要部断面図である。図１との違いは、半導体基板５１の表面層に形成された半導体基板５１と逆の導電型の拡散層６１の表面層にトレンチ５２を形成した点である。半導体基板５１と第１ポリシリコン５４の間に高い電圧が印加された場合、半導体基板５１と拡散層の６１で形成されるｐｎ接合６２でも電圧を分担するため、分離絶縁層５３に印加される電圧を低減できて、分離絶縁層５３の絶縁破壊を防止することができる。
【００５２】
尚、図示しないが、実施例２のトレンチ型ＰＩＰキャパシタ６５に対してもこの拡散層６１を形成することで、分離絶縁層５３に印加される電圧を低減できる。
＜実施例４＞
図４は、この発明の第４実施例のトレンチ型ＰＩＰキャパシタ５０とその周辺の要部断面図である。図３との違いは、トレンチ５２が拡散層６３を貫通して形成されている点である。半導体基板５１と第１ポリシリコン５４の間に高い電圧が印加された場合、半導体基板５１と拡散層６３のｐｎ接合６４でも電圧を分担するため、分離絶縁層５３に印加される電圧を軽減できて、分離絶縁層５３の絶縁破壊を防止することができる。しかし、実施例３に比べて、半導体基板５１と拡散層６３で形成されるｐｎ接合６４で分担する電圧は小さくなるため、分離絶縁層５３の絶縁破壊を防止する働きは実施例１に比べると低くなる。
【００５３】
尚、図示しないが、実施例２のトレンチ型ＰＩＰキャパシタ６５に対してもこの拡散層６３を形成することで、分離絶縁層５３に印加される電圧を低減できる。
＜実施例５＞
図５は、この発明の第５実施例のパワー集積回路装置の要部断面図である。このパワー半導体装置は、トレンチ型ＰＩＰキャパシタ２２ｄを同一半導体基板に形成した卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１を有するパワーＩＣである。この卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１は縦型ＩＧＢＴのような縦型パワーＭＯＳ素子の場合もある。トレンチ型ＰＩＰキャパシタの構成は前記の実施例１と同じである。尚、ここでは説明を省くが、実施例２のトレンチ型ＰＩＰキャパシタを適用する場合もある。また、図５において、上図の右側と下図の左側は矢印で示すように連続して繋がっている。これは図６〜図１０においても同じである。
【００５４】
ｎ+型半導体層２とこのｎ+型半導体層２上のｎ-型エピタキシャル層３からなる半導体基板に、トレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１と制御回路を構成するプレーナゲート構造の横型ＭＯＳＦＥＴ２２ａおよびトレンチ型ＰＩＰキャパシタ２２ｄ（このキャパシタは図１のトレンチ型ＰＩＰキャパシタ５０と同じ）が形成されている。卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１の端部には耐圧終端構造２３が形成されている。このトレンチ型ＰＩＰキャパシタ２２ｄのトレンチ３５ｂと横型ＭＯＳＦＥＴ２２ａのゲートを構成するトレンチ３５ａは同時に形成することで製造コストを低減することができる。
【００５５】
卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１は、トレンチ３５ａの内壁にゲート酸化膜７ａが配置され、このゲート酸化膜７ａを介してゲート電極配線となるポリシリコン６ａが埋め込まれたトレンチゲート構造を有している。また、ｐ型チャネル領域５とその表面層に配置されたｎ+型ソース領域９ａ、ｐ型チャネル領域５に接続する高濃度でｎ+型ソース領域９ａより深いｐ+型コンタクト領域１０を備えている。
【００５６】
ｎ+型ソース領域９ａとｐ+型コンタクト領域１０は配線となるメタル層１２ｆに接続されて、このメタル層１２ｆは卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１のソース端子ともなる。また、半導体基板の裏面にはメタル層１が形成され、このメタル層１はドレイン端子となる。
【００５７】
ポリシリコン６ａとメタル層１２ｆの間には層間絶縁膜１３ａが配置され互いを電気的に絶縁されている。耐圧終端構造２３は、酸化膜１１ｄ上のポリシリコン６ａと接続するメタル層１２ｇが配置されたフィールドプレート構造となっている。このフィールドプレート構造は耐圧を向上させる働きをする。
【００５８】
制御回路を構成する横型ＭＯＳＦＥＴ２２ａは、ｐ-型ウエル領域４ａと、ｎ+型ドレイン領域とｎ+型ソース領域９ｂ（ドレイン領域とソース領域は共に９ｂを付す）、ｐ+型コンタクト領域８ａにより構成される。また、メタル層１２ａ、１２ｂがそれぞれドレイン端子およびソース端子となる。メタル層１２ｃはバックゲート端子としてｐ+型コンタクト領域８ａに接続され、ポリシリコン６ｂがゲート端子となる。
【００５９】
トレンチ型ＰＩＰキャパシタ２２ｄ（図１のトレンチ型ＰＩＰキャパシタ５０と同じ）は、以下の構造となっている。トレンチ３５ｂに埋め込まれたポリシリコン６ｃ（図１の第１ポリシリコン５４と同じ）を下部電極とする。そして、この下部電極の上に容量絶縁層１５（図１の容量絶縁層５５と同じ）が配置される。さらにこの容量絶縁層１５の上に上部電極となるポリシリコン１４（図１の第２ポリシリコン５６と同じ）を備える。
【００６０】
下部電極のポリシリコン６ｃとｎ-型エピタキシャル層３の間には酸化膜６ｄ（図１の第１絶縁層に相当し分離絶縁層５３ともいう）が配置され、ｎ-型エピタキシャル層３からトレンチ型ＰＩＰキャパシタ２２ｄを電気的に絶縁している。メタル層１２ｅは、層間絶縁膜１３ｂ上に配置され、トレンチ型ＰＩＰキャパシタ２２ｄの上部電極であるポリシリコン１４と制御回路を構成する他の半導体素子とを電気的に接続する。
【００６１】
また、ポリシリコン６ｃの表面高さとｎ-型エピタキシャル層３の表面高さを同じにする。これは、全面に着いたポリシリコン６ｃをｎ-型エピタキシャル層３をストッパとして用いてエッチングすることで行なわれる。
【００６２】
また、ここでは図示しないが、下部電極のポリシリコン６ｃは、図１で説明したように、奥行き方向に伸びたトレンチ３５ｂの端部側壁に沿って表面に引き出され、例えば、メタル層１２ｇと接続され、さらにそのメタル層１２ｇは他の半導体素子と電気的に綾続されている。
【００６３】
横型ＭＯＳＦＥＴ２２ａとトレンチ型ＰＩＰキャパシタ２２ｄの間には酸化膜１１ａ（ＬＯＣＯＳ）が形成され素子分離領域としての働きをする。
また、ここでは図示しないが、制御回路などを構成する他の横型ＭＯＳＦＥＴとの間に酸化膜１１ｂ，１１ｃ（ＬＯＣＯＳ）が形成され、回路素子間の素子分離領域としての働きをする。
【００６４】
本発明におけるトレンチ型ＰＩＰキャパシタ２２ｄの端部３２にできる段差３２ａ（図１の段差６０と同じ）は、トレンチ３５ｂ内に下部電極であるポリシリコン６ａが埋め込まれているため、図３に示す従来のプレーナ型ＰＩＰキャパシタ２２ｃの端部３１にできる段差３１ａよりもポリシリコン６ｃの厚さ分だけ小さくなる。
【００６５】
例えば、トレンチ型ＰＩＰキャパシタ２２ｄとプレーナ型ＰＩＰキャパシタ２２ｃの下側のポリシリコン６ｃを０．５μｍ、容量絶縁層１５を０．０２５μｍ、上側のポリシリコン１４を０．２５μｍとした場合について説明する。これらの数値は一例であり、これに限るものではない。
【００６６】
図５のトレンチ型ＰＩＰキャパシタ２２ｄにおいて、下側のポリシリコン６ｃの表面高さ（上端面の高さ）は周囲のｎ-型エピタキシャル層３の表面高さと同じであるため、段差３２ａとしては、容量絶縁層１５の厚さと上側のポリシリコン１４の厚さの合計の厚さ（図１の合計の厚さＴ４と同じ）であり、０．０２５μｍ＋０．２５μｍ＝０．２７５μｍとなる。
【００６７】
一方、図１０のプレーナ型ＰＩＰキャパシタ２２ｃの段差３１ａは、下側のポリシリコン６ｃの厚さと容量絶縁層１５の厚さと上側のポリシリコン１４の厚さの合計の厚さであり、０．５μｍ＋０．０２５μｍ＋０．２５μｍ＝０．７７５μｍとなる。つまり、トレンチ型ＰＩＰキャパシタ２２ｄの段差３２ａは、プレーナ型ＰＩＰキャパシタ２２ｃの段差３１ａに対して０．５μｍ（＝下側のポリシリコン６ｃの厚さ）低減できる。
【００６８】
これにより、配線となるメタル層１２ｅを過度に厚くする必要がなくなり、またＣＭＰ法のような特別の平坦化処理も不要となる。その結果、製造コストの増加を抑制して、回路部の微細化に対する障害を取り除くことができる。
【００６９】
本発明のトレンチ型ＰＩＰキャパシタ２２ｄを形成するにあたっては、上部電極である上側のポリシリコン１４と下部電極である下側のポリシリコン６ｃの間に挟まれる容量絶縁層１５をシリコン酸化膜とすることで一般的なＩＣプロセスとの融合が容易になる。
【００７０】
また、このシリコン酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成することで、他の半導体素子の特性を変動させるような熱履歴を増やすことなく形成が可能となる。
【００７１】
さらに、トレンチを形成するにあたっては、出力段半導体素子であるトレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１の卜レンチ３５ａとトレンチ型ＰＩＰキャパシタ２２ｄのトレンチ３５ｂを同じ工程で同時に作成することによって、工程の短縮化が可能となり製造コストを低減できる。
【００７２】
一般的にパワーＩＣでは出力段半導体素子に高電圧を印加して使用されることが多い。この場合、トレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１のドレイン端子と同電位であるｎ-型エピタキシャル層３は高電位となる。この条件下で下部電極であるポリシリコン６ｃを低電位で使用する場合、ｎ-型エピタキシャル層３と下側のポリシリコン６ｃの間に高電圧が印加される。そのため、酸化膜６ｄは絶縁破壊しないように厚く形成する必要がある。
【００７３】
しかしながら、酸化膜６ｄを厚くする場合は、卜レンチ幅（トレンチの開口部の大きさ）を酸化膜６ｄが厚くなった分だけ広げる必要があり、パワーＩＣの微細化を進める上での障害となる。
【００７４】
一方、酸化膜６ｄを厚くしない場合は、ｎ-型エピタキシャル層３と下部電極であるポリシリコン６ｃ間に高電圧が印加されないようにする必要がある。そうするためには、下部電極であるポリシリコン６ｃの電位が低電位にならないように、回路設計をする必要があり、回路設計上の制約となる。
【００７５】
つぎに、ｎ-型エピタキシャル層３とポリシリコン６ｃ間に印加される電圧を低減する方策について実施例６にて説明する。
＜実施例６＞
図６は、この発明の第６実施例のパワー集積回路装置の要部断面図である。図５との違いは、ｎ-型エピタキシャル層３の表面層にｐ型拡散層１８（図３の拡散層６１に相当する）を形成し、このｐ型拡散層１８の表面層にトレンチ３５ｂを配置し、このトレンチ３５ｂを酸化膜６ｄを介して下部電極であるポリシリコン６ｃを埋め込んだ点である。つまり、トレンチ３５ｂをｐ型拡散層１８で包むような形になる。
【００７６】
ｎ-型エピタキシャル層３と下部電極用のポリシリコン６ｃの間に高電圧が印加されたとき、ｐ型拡散層１８とｎ-エピタキシャル層３のｐｎ接合１８ａが逆バイアスされ、ｐｎ接合１８ａから空乏層が伸びる。これにより、印加される電圧がｐｎ接合１８ａでも分担され、酸化膜６ｄに印加される電界が緩和される。このため、ｐ型拡散層１８を設けることで、酸化膜６ｄを過度に厚くすることなく絶縁破壊を防止できる。その結果、トレンチ３５ｂの幅を広くする必要が無くなり、パワーＩＣの微細化を阻害する要因を排除することができる。
【００７７】
また、ｐ型拡散層１８を設けることで、ｎ-型エピタキシャル３の電位によらず、下部電であるポリシリコン６ｃの電位を自由に設定できて、回路設計の自由度が増すという効果がある。
【００７８】
尚、実施例２のトレンチ型ＰＩＰキャパシタ６５を適用することで、段差３２ａがさらに小さくなり、パワーＩＣをさらに微細化することができる。
＜実施例７＞
図７は、この発明の第７実施例のパワー集積回路装置の要部断面図である。図６との違いは、ｐ型拡散層１７をトレンチ３５ｂが貫通してｎ-型エピタキシャル層３に達している点である。この場合は、卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１のトレンチ３５ａとトレンチ型ＰＩＰキャパシタ２２ｄのトレンチ３５ｂを同時に形成でき、またｐ型チャネル領域５およびｐ型拡散層１７を同時に形成することができるので製造コストを低減できる。このようにｐ型拡散層１７がトレンチ３５ｂ全体を完全に覆うように配置されていなくても電界緩和の働きをする。
【００７９】
尚、実施例２のトレンチ型ＰＩＰキャパシタ６５を適用することで、段差３２ａがさらに小さくなり、パワーＩＣをさらに微細化することができる。
＜実施例８＞
図８は、この発明の第８実施例のパワー集積回路装置の要部断面図である。図５との違いは、トレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１をプレーナゲート構造の縦型パワーＭＯＳＦＥＴ２１ａに代えた点である。このようにプレーナゲート構造の縦型パワーＭＯＳＦＥＴを有するパワーＩＣに前記したトレンチ型ＰＩＰキャパシタを適用した場合も、製造コストの増大を抑制して、パワーＩＣの微細化を行なうことができる。尚、実施例８では実施例１のトレンチ型ＰＩＰキャパシタ５０を適用した場合について説明したが、実施例２のトレンチ型ＰＩＰキャパシタ６５や実施例３、４のように拡散層６１，６３を有する構造を適用することもある。この場合も前記と同様の効果を得ることができる。
【符号の説明】
【００８０】
１，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，５９ メタル層
２ ｎ+型半導体層
３ ｎ-型エピタキシャル層
４ａ ｐ-型ウエル領域
５ ｐ型チャネル領域
６ａ，６ｂ，６ｃ ポリシリコン
６ｄ 酸化膜
７ａ ゲート酸化膜
７ｃ，１５ 容量絶縁層
８ａ，１０ ｐ+型コンタクト領域
９ａ ｎ+型ソース領域
９ｂ ｎ+型ドレイン領域／ｎ+型ソース領域
１１ａ，１１ｂ，１１ｃ，１１ｄ 酸化膜（ＬＯＣＯＳ）
１３ａ，１３ｂ，５７ 層間絶縁膜
１４ ポリシリコン
１６ 半導体層
１７，１８ ｐ型拡散層
２１ 卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ
２１ａ 縦型パワーＭＯＳＦＥＴ（プレーナゲート）
２２ａ 横型ＭＯＳＦＥＴ
２２ｂ ＭＯＳキャパシタ
２２ｃ プレーナ型ＰＩＰキャパシタ
２２ｄ，５０，６５ トレンチ型ＰＩＰキャパシタ
２３ 耐圧終端構造
３１，３２，６６ 端部
３１ａ，３２ａ，６０ 段差
３５ａ，３５ｂ，５２ トレンチ
５１ 半導体基板
５３ 分離絶縁層
５４ 第１ポリシリコン
５５ 容量絶縁層
５６ 第２ポリシリコン
５８ コンタクトホール
６１，６３ 拡散層
１８ａ，６２，６４ ｐｎ接合
１０１ ハイサイド型パワーＩＣ
１０２ 出力段半導体素子
１０３ 電源端子
１０４ 入力端子
１０６ グランド端子
１０５ 出力端子
１０７ 制御回路
１１１ 論理回路
１１２ ドライブ回路
１１３ 保護回路
１２０ チャージポンプ回路
【技術分野】
【０００１】
この発明は、トレンチ構造のポリシリコン（Ｐ）−絶縁層（Ｉ）−ポリシリコン（Ｐ）型容量素子（以下、トレンチ型ＰＩＰキャパシタと称す）とこのトレンチ型ＰＩＰキャパシタを有するパワー集積回路装置（以下、パワーＩＣと称することもある）およびパワー集積回路装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子の低オン抵抗化を小面積で実現するために、トレンチにゲート領域を形成したトレンチゲート型半導体素子が提案されている。また、このトレンチゲート型半導体素子の信頼性向上や破壊耐量向上を低コストで実現するために、それを制御、保護するための半導体素子を同一半導体基板上に形成したトレンチゲート型パワーＩＣと呼ばれるパワー半導体装置が開発されている。このトレンチゲート型パワーＩＣとは、トレンチゲート構造の縦型パワーＭＯＳＦＥＴを有するパワーＩＣのことである。縦型パワーＭＯＳＦＥＴは縦型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の場合もある。
【０００３】
図９は、ＭＯＳキャパシタ２２ｂを同一半導体基板に形成したトレンチゲート型パワーＩＣの要部断面図である。
出力段半導体素子をトレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１とし、制御用半導体素子に低耐圧のプレーナゲートゲート構造の横型ＭＯＳＦＥＴ２２ａおよびＭＯＳ型容量素子であるＭＯＳキャパシタ２２ｂを備えた場合の例である。
【０００４】
同一半導体基板（ｎ+型半導体層２とその上に配置されるｎ-型エピタキシャル層３を合せたもの）上にトレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１とプレーナゲート構造の横型ＭＯＳＦＥＴ２２ａおよびＭＯＳキャパシタ２２ｂが形成されている。一般的なパワーＩＣにおいて、出力段半導体素子を制御するための電気回路にはディレイ回路、フィルタ回路および発振回路が含まれている。これらの電気回路を構成するためにＭＯＳキャパシタ２２ｂが多数使われている。なお、符号１２ｄ、１２ｅはＭＯＳキャパシタ２２ｂの電極となるメタル層である。
【０００５】
図１０は、プレーナ型ＰＩＰキャパシタ２２ｃを同一半導体基板に形成したトレンチゲート型パワーＭＯＳＦＥＴ素子を有するパワーＩＣの要部断面図である。このパワーＩＣは特許文献３に記載されている。また、プレーナ型ＰＩＰキャパシタを半導体装置に適用した例は特許文献６に記載されている。
【０００６】
このプレーナ型ＰＩＰキャパシタ２２ｃは前記のＭＯＳキャパシタ２２ｂと比較して、電極間電圧に対する容量値の変動が小さいことが特徴である。これはプレーナ型ＰＩＰキャパシタ２２ｃの場合、電圧が印加される電極が高ドープされたポリシリコン１４、６ｃであり、電圧が印加された時にポリシリコン１４，６ｃに挟まれたキャパシタの容量となる容量絶縁層１５で電圧を保持する。そのため、空間電荷領域が容量絶縁層１５内に形成され、電極であるポリシリコン１４，６ｃに殆ど形成されない。そのため空間電荷層幅は容量絶縁層１５の厚さに依存するが、印加電圧には殆ど依存しない。そのため、プレーナ型ＰＩＰキャパシタ２２ｃの容量値は印加電圧に対して変動が少ない。
【０００７】
一方、図９に示すＭＯＳキャパシタ２２ｂの場合は、電極は金属（ここでは高ドープされたポリシリコン６ｃ）と半導体層１６であり、電圧が印加された時に容量となる容量絶縁層７ｃ（酸化膜）と半導体層１６で電圧を保持する。そのため、印加電圧によって、半導体層１６（ｎ型半導体層の場合）内に形成される空乏層幅が変化するため、容量絶縁層７ｃと半導体層１６に形成される空間電荷層の幅は変化する。そのため、ＭＯＳキャパシタ２２ｂの容量値は印加電圧に対して変動が大きくなる。
【０００８】
下部電極である半導体層１６がｎ型である場合には、上部電極に印加される電圧がｎ型の半導体層１６に対して低い時には、空乏層の幅が広がり容量値が低下する。そのため、この低下する容量分も考慮した回路設計（例えば、ＭＯＳキャパシタ２２ｂの容量値の設計など）が必要となる。
【０００９】
大きな容量値が要求される回路や、容量変動が少ない高精度な容量が要求される回路には電圧依存性の小さなプレーナ型ＰＩＰキャパシタ２２ｃが適用される。
また、プレーナ型ＰＩＰキャパシタ２２ｃは厚い酸化膜１１ａ（ＬＯＣＯＳ）で半導体基板から電気的に絶縁されているので、上部電極および下部電極に印加される電圧に対しての制約がＭＯＳキャパシタ２２ｂに比べて小さく使い易い。
【００１０】
図１１は、出力段をハイサイド素子として用いるハイサイド型パワーＩＣの回路構成図と負荷であり、同図（ａ）は回路構成図、同図（ｂ）は出力端子に接続する負荷を示す図である。
【００１１】
このハイサイド型パワーＩＣ１０１は、制御回路１０７と出力段半導体素子１０２で構成され、出力段半導体素子１０２としてパワーＭＯＳＦＥＴの例を示した。また、制御回路１０７は、論理回路１１１、ドライブ回路１１２および保護回路１１３で構成されている。ドライブ回路１１２は出力段半導体素子１０２であるパワーＭＯＳＦＥＴのゲート信号を出力する。また、パワーＩＣ１０１の出力端子１０５は負荷であるインダクタＬに接続する。尚、図中の符号で１０３は制御回路の電源端子、１０４は制御回路１０７の入力端子、１０６はグランド端子である。
【００１２】
ハイサイド型パワーＩＣ１０１の場合、通電能力を十分に確保するために、出力段半導体素子１０２のゲート電圧をドレイン電圧（電源端子１０３の電圧）より高くする。そのため、ゲート電圧を発生させるドライブ回路１１２の電源の電圧は制御回路１０７の電源端子１０３の電圧以上に昇圧させる必要がある。そこで、このドライブ回路１１２には、チャージポンプ回路が用いられることが多い。
【００１３】
図１２は、チャージポンプ回路の回路図である。チャージポンプ回路１２０は、２個の大きな容量のキャパシタＣと５個のスイッチＳＷ１〜ＳＷ５で構成される。
つぎにチャージポンプ回路１２０の動作について説明する。まず、ＳＷ１〜ＳＷ４を閉じることでＩＮに入力された電圧が並列接続された２つのキャパシタＣの電圧となる。つぎに、スイッチＳＷ１〜ＳＷ４を開き、スイッチＳＷ５を閉じることで２つのキャパシタＣを直列接続し、ＯＵＴから２倍の電圧を出力する。このチャージポンプ回路１２０を用いることで、出力段半導体素子１０２であるパワーＭＯＳＦＥＴのゲートをドレイン電圧より高い電圧で駆動することができる。このチャージポンプ回路１２０のキャパシタＣはドライブ回路１１２の電源となるため、大きな容量と、電圧依存性が少なく高精度を要求され、プレーナ型ＰＩＰキャパシタ２２ｃが多用される。
【００１４】
また、パワーＩＣ１０１には、従来よりも大規模な制御回路を搭載し、出力段半導体素子をより高度に制御することが望まれている。その要求に応えるために、パワーＩＣ１０１の制御回路１０７の微細化・高精度化が進められており、回路全体を小型化する機運が高まっている。また、近年は低コスト化、小型化の要求も高まっている。
【００１５】
つぎに、パワー集積回路装置（パワーＩＣ）について記載した特許文献について説明する。
特許文献１では、ｎ+型基体上にｎ-型エピタキシャル層を有し、さらにその上にｐ型エピタキシャル層を有して半導体基板を構成させ、半導体基板の第１の主面側から第２の主面側に電流を流す電力用のＭＯＳＦＥＴと半導体基板の第１の主面側に形成された制御素子とを分離する素子分離に第１のトレンチを用いる。
【００１６】
また、ＭＯＳＦＥＴのチャンネル領域をｐ型エピタキシャル層内において第２のトレンチの側壁に形成する。これにより、半導体基板の第１の主面側から第２の主面側に電流を流す電力用のＭＯＳＦＥＴと半導体基板の第１の主面側に形成された制御素子とを分離するためにトレンチ分離法を容易に適用できることが記載されている。
【００１７】
また、特許文献２では、半導体装置に搭載された横型パワーＭＯＳＦＥＴは、活性基板で形成されるドレイン領域とこのドレイン領域に接続される電位引出領域との間の動作電流経路を横切らない位置にトレンチを配設する。このトレンチ内部にはゲート電極が埋設される。
【００１８】
ソース領域を中心としてその両側にトレンチ及びゲート電極を配置し、他の両側に電位引出領域が配置される。横型パワーＭＯＳＦＥＴのトレンチと素子分離領域のトレンチとは同一構造でかつ同一製造工程で形成される。これにより、トレンチを利用した素子分離領域並びにトレンチを利用したトランジスタを有する半導体装置を少ない製造工程数で製造できることが記載されている。
【００１９】
また、特許文献３では、半導体基板上の半導体層の主面に形成された複数の溝の内外には、ゲート電極に接続される多結晶シリコンゲート層がゲート絶縁膜を介して形成される。半導体層の主面には絶縁膜を介して多結晶シリコンダイオードが形成される。多結晶シリコンダイオードの多結晶シリコン層の膜厚が、多結晶シリコンゲート層の多結晶シリコン層の膜厚よりも薄くする。そうすることで、トレンチ型絶縁ゲート半導体素子と多結晶シリコンダイオードを同一チップ上に形成しても性能を高めることができることが記載されている。
【００２０】
また、特許文献４では、同じチップにパワーＭＯＳＦＥＴと制御回路とを含むパワー集積回路のチップにｎｐｎトランジスタを付加している。ｎｐｎトランジスタは前記集積回路の構成部品を含むｐウエルとチップのｎ型のサブストレートとの間に結合されて、上記パワーＭＯＳＦＥＴのボデイダイオードの順方向バイアスに応答してターンオンする。
【００２１】
デプレッションモード制御ＭＯＳＦＥＴトランジスタがフォールトラッチ回路を通して、前記のパワーＭＯＳＦＥＴゲートに結合されるとともに、キャパシタと直列に接続されている。前記のパワーＭＯＳＦＥＴゲートとキャパシタとの間のノードは、上記ｎｐｎトランジスタがターンオンして前記のパワーＭＯＳＦＥＴがターンオフしたときにｎ型サブストレートと分離される。これにより、過電流および過温度に対する信頼性が高いパワーＭＯＳＦＥＴを提供できることが記載されている。
【００２２】
また、特許文献５では、半導体装置において、ＭＯＳＦＥＴ領域にトレンチを形成し、その内部にトレンチゲート電極を埋設する。また、キャパシタ領域にトレンチを形成し、その内部にトレンチソース電極を埋設する。トレンチソース電極の形状はストライプ状であり、その長手方向の一部分を介して、ソース電極に接続されている。このようにすることで、ターンオフ時のソースドレイン電圧の跳ね上がりを抑えることができる半導体装置及びこの半導体装置を用いたＤＣ−ＤＣコンバータを提供できることが記載されている。
【００２３】
また、特許文献６では、キャパシタは第１導電層と、第１導電層の上方に形成された第２導電層と、第１導電層と第２導電層との間に形成された容量絶縁層とを含む構成をしている。第１および第２導電層は、金属層を含む層からなる。第１導電層には第１接続部が設けられ、第１接続部の上方には第１コンタクトが形成されている。第２導電層には第２接続部が設けられ、第２接続部の上方には第２コンタクトが形成されている。第２コンタクトは、第１導電層の上方を除く領域に形成されている。前記の第１、第２導電層をそれぞれポリシリコンとすることで、プレーナ型ＰＩＰキャパシタが形成され、前記の構成とすることで、容量絶縁層の膜質を安定化できることが記載されている。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開平６−１５１７２８号公報
【特許文献２】特開２０００−２２１４０号公報
【特許文献３】特開２００３−２６４２８９号公報
【特許文献４】特開平８−１０２５３９号公報
【特許文献５】特開２００９−２６０２７１号公報
【特許文献６】特開２００３−２８２７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
前記の図１０のようなプレーナ型ＰＩＰキャパシタ２２ｃが多数搭載されたパワーＩＣにおいて、低コスト化、小型化を実現するために、前記したように、回路部の微細化を進める必要がある。
【００２６】
しかし、微細化を進めた場合、プレーナ型ＰＩＰキャパシタ２２ｃではポリシリコン６ｃ、１４の電極が容量絶縁層１５を挟んだ階層構造となっているため、図１０で示すように、プレーナ型ＰＩＰキャパシタ２２ｃの端部３１と周辺部との間に段差３１ａが生じる。
【００２７】
この段差３１ａが大きいと、段差３１ａを跨いで素子同士を接続するメタル層１２ｅ（メタル配線）が破断する惧れがある。これを防ぐためにメタル層１２ｅの厚さを厚くすると、メタル層１２ｅの微細加工が困難になる。
【００２８】
このように、プレーナ型ＰＩＰキャパシタ２２ｃでは段差３１ａは下部電極のポリシリコン６ｃと容量絶縁層１５と上部電極のポリシリコン１４を合せた厚さで生じるため大きくなり、微細加工する上で障害となる。
【００２９】
プレーナ型ＰＩＰキャパシタ２２ｃの端部３１に生じる段差３１ａを低減するために、プレーナ型ＰＩＰキャパシタ２２ｃ上に積層される層間絶縁膜１３ｂを厚膜化して段差３１ａを緩やかにしたり、厚膜化した層間絶縁膜１３ｂをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化したりする方法がある。
【００３０】
しかし、これらの方法は、いずれも製造リードタイムが大きくなり、製造コストが増大する。
この発明の目的は、前記の課題を解決して、製造コストの増加を抑制し、キャパシタの端部の段差を小さくできるＰＩＰキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法を提供することにある。
【課題を解決するための手段】
【００３１】
前記の目的を達成するために、半導体層の表面から内部へ向かって配置されるトレンチと、該トレンチ内壁に配置される前記半導体層と第１ポリシリコンを電気的に分離する分離絶縁層と、該分離絶縁層を介して前記トレンチを充填する下部電極となる第１ポリシリコンと、該第１ポリシリコン上に配置されるキャパシタの容量となる容量絶縁層と、該容量絶縁層上に配置される上部電極となる第２ポリシリコンとを具備する構成のトレンチ型ＰＩＰキャパシタとする。
【００３２】
また、前記第１ポリシリコンの表面高さと前記半導体層の表面高さが同じであることよい。
また、前記トレンチ型ＰＩＰキャパシタが、主たる電流を通電もしくは遮断する出力段素子および該出力段素子を制御する制御回路とともに同一の前記半導体層に配設されてなるパワー集積回路装置とする。
【００３３】
また、前記半導体層とは導電型が異なるウェル領域が前記半導体層の表面に選択的に配置され、前記トレンチ型ＰＩＰキャパシタが前記ウェル領域内に配設されるとよい。
また、前記トレンチ型ＰＩＰキャパシタのトレンチが前記ウェル領域を貫通して前記半導体層に達するとよい。
【００３４】
また、前記ウェル領域が拡散層であるとよい。
また、前記半導体層が、該半導体層よりも高濃度の半導体基材上に形成されたエピタキシャル層であるとよい。
【００３５】
また、前記パワー集積回路装置が、前記制御回路の一部にチャージポンプ回路を備え、前記トレンチ型ＰＩＰキャパシタが前記チャージポンプ回路内のキャパシタとして用いられるとよい。
【００３６】
また、前記出力段素子がトレンチゲート構造もしくはプレーナゲート構造の縦型パワーＭＯＳ半導体素子であるとよい。
また、特許請求の範囲の請求項１２に記載の発明によれば、前記の請求項１に記載の発明において、前記第２ポリシリコンの表面高さと前記半導体層の表面高さが同じであるとよい。
【００３７】
また、前記パワー集積回路装置の製造方法であって、前記第１ポリシリコンが埋め込まれるトレンチと、前記トレンチゲート構造の縦型パワーＭＯＳ半導体素子のゲートを配置するトレンチとを同時に形成するパワー集積回路装置の製造方法とする。
【００３８】
また、前記パワー集積回路装置の製造方法であって、
前記容量絶縁層が、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成したシリコン酸化膜であるパワー集積回路装置の製造方法とする。
【発明の効果】
【００３９】
この発明により、トレンチ内壁に絶縁層を配置し、この絶縁層を介して下部電極となるポリシリコンを埋め込んだトレンチ型ＰＩＰキャパシタを半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層を過度に厚くする必要がなく、メタル層を微細化することができる。
【００４０】
また、下部電極となるポリシリコンの表面高さを半導体基板の表面高さと同じにすることで、上部電極であるポリシリコン上に配置される層間絶縁膜の厚膜化やＣＭＰ法での平坦化処理を行うことなくキャパシタの端部の段差を小さくできる。そのため、製造コストの増加は抑制される。
【００４１】
このトレンチ型ＰＩＰキャパシタを用いることで、パワー集積回路装置、つまりパワーＩＣの微細化を、製造コストの増加を伴わずにできる。
また、容量となる絶縁層をＣＶＤ法によるシリコン酸化膜で形成すると、一般的なＩＣプロセスとの融合が容易になる。さらに、制御回路などを構成する半導体素子の特性を変動させる熱履歴を増やすことがない。
【図面の簡単な説明】
【００４２】
【図１】この発明の第１実施例のトレンチ型ＰＩＰキャパシタとその周辺の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図２】この発明の第２実施例のトレンチ型ＰＩＰキャパシタ６５とその周辺の要部断面図である。
【図３】この発明の第３実施例のトレンチ型ＰＩＰキャパシタとその周辺の要部断面図である。
【図４】この発明の第４実施例のトレンチ型ＰＩＰキャパシタとその周辺の要部断面図である。
【図５】この発明の第５実施例のパワー集積回路装置の要部断面図である。
【図６】この発明の第６実施例のパワー集積回路装置の要部断面図である。
【図７】この発明の第７実施例のパワー集積回路装置の要部断面図である。
【図８】この発明の第８実施例のパワー集積回路装置の要部断面図である。
【図９】従来のＭＯＳキャパシタを同一半導体基板に形成したトレンチゲート型パワーＩＣの要部断面図である。
【図１０】従来のプレーナ型ＰＩＰキャパシタを同一半導体基板に形成したトレンチゲート型パワーＭＯＳＦＥＴ素子を有するパワーＩＣの要部断面図である。
【図１１】出力段をハイサイド素子として用いるハイサイド型パワーＩＣの回路構成図と負荷であり、（ａ）は回路構成図、（ｂ）は出力端子に接続する負荷を示す図である。
【図１２】チャージポンプ回路の回路図である。
【発明を実施するための形態】
【００４３】
実施の形態を以下の実施例で説明する。以下の説明では第１導電型をｎ型、第２導電型をｐ型としたが、逆の場合もある。また、本発明のトレンチ型ＰＩＰキャパシタで用いるトレンチは、キャパシタの端部の段差を小さくするために形成するものである。つまり、周知のトレンチ型ＭＯＳゲートのトレンチのように、トレンチ内壁の絶縁層を容量として用いてキャパシタの容量を大きくするために形成したトレンチではない。本明細書では、下部電極であるポリシリコンをトレンチに埋め込み（充填し）、この下部電極の上面に絶縁層を形成し、さらにこの絶縁層の上面にポリシリコン等の導電膜からなる上部電極を形成して絶縁層を挟んだ構成のＰＩＰキャパシタを、トレンチ型ＰＩＰキャパシタと称する。従来と同一部位には同一の符号を付した。
＜実施例１＞
図１は、この発明の第１実施例のトレンチ型ＰＩＰキャパシタ５０とその周辺の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。図１のトレンチ型ＰＩＰキャパシタ５０は、例えば、図示しない縦型パワーＭＯＳＦＥＴなど同一半導体基板に形成されパワーＩＣの一部を構成する。
【００４４】
このトレンチ型ＰＩＰキャパシタ５０は、以下に説明する構造を特徴とする。半導体基板５１にトレンチ５２を配置する。このトレンチ５２の内壁に、半導体基板５１と第１ポリシリコン５４を電気的に分離する分離絶縁層５３を形成する。この分離絶縁層５３を介して、下部電極となる第１ポリシリコン５４を埋め込む。このように、第１ポリシリコン５４上に配置された容量となる容量絶縁層５５と、容量絶縁層５５上に配置された上部電極となる第２ポリシリコン５６によって、トレンチ型ＰＩＰキャパシタ５０を構成する。この第１ポリシリコン５４，および第２ポリシリコン５６は多結晶シリコン層である。
【００４５】
下部電極の第１ポリシリコン５４は、奥行き方向に伸びたトレンチ５２の端部側壁に沿って表面に引き出され、図示しないメタル層と接続され、さらにそのメタル層は他の半導体素子と電気的に綾続されている。このメタル層は微量のシリコンが添加されたアルミニウム（Ａｌ−Ｓｉ）や銅などの金属層である。
【００４６】
前記の第１ポリシリコン５４の表面高さＨ２と半導体基板５１の表面高さＨ１が同一になるようにする。その結果、トレンチ型ＰＩＰキャパシタ５０の端部の段差６０は、容量絶縁層の厚さＴ３と第２ポリシリコン５６の厚さＴ２を合わせた厚さＴ４となる。表面高さＨ１，Ｈ２とは任意の基準線からの高さのことである。例えば、半導体基板５１の底面を基準線としてそこからの表面の高さなどである。
【００４７】
この段差は、図１０に示す従来のプレーナ型ＰＩＰキャパシタ２２ｃの端部３２の段差３２ａに比べると、下部電極である第１ポリシリコン５４の厚さＴ１の分だけ小さくなる。そのため、層間絶縁膜５７上に形成されコンタクトホール５８を介して第２ポリシリコン５６と接続するメタル層５９の厚さＴ５を薄くでき、メタル層５９の幅Ｗを細くできる。つまりメタル層５９を微細化することができる。メタル層５９の微細化によりパワーＩＣを構成する電気回路の微細化ができる。
【００４８】
また、層間絶縁膜５７を厚膜化したり、層間絶縁膜５７をＣＭＰ法で平坦化したりすることなく、段差６０を小さくできるので製造コストを抑制できる。
また、このトレンチ型ＰＩＰキャパシタ５０をパワーＩＣに適用した場合、このトレンチ型ＰＩＰキャパシタ５０のトレンチ５２は、図示しないパワーＩＣを構成するトレンチゲート構造の縦型パワーＭＯＳＦＥＴのトレンチと同時に形成することができる。
＜実施例２＞
図２は、この発明の第２実施例のトレンチ型ＰＩＰキャパシタ６５とその周辺の要部断面図である。この図は図１（ｂ）に相当する断面図である。平面図は図示しないが図１（ａ）と同じである。
【００４９】
図１との違いは、トレンチ型ＰＩＰキャパシタ６５の上部電極である第２ポリシリコン５６までトレンチ５２内に形成し、第２ポリシリコン５６の表面高さＨ３と半導体基板５１の表面高さＨ１を同一にして段差を解消した点である。
【００５０】
トレンチ５２内壁に分離絶縁層５３を配置し、この分離絶縁層５３を介して下部電極となる第１ポリシリコン５４を埋め込み、第１ポリシリコン５４上に容量絶縁層５５を配置し、容量絶縁層５５上に上部電極となる第２ポリシリコン５６を配置する。この第２ポリシリコン５６の表面高さＨ３と半導体基板の表面高さＨ１を同一にする。
【００５１】
トレンチ型ＰＩＰキャパシタ６５の端部６６の段差は解消され、配線となるメタル層５９の厚さＴ６を図１の場合のメタル層５９の厚さＴ５より薄くできる。その結果、メタル層５９を図１の場合より微細化できて、パワーＩＣをさらに微細化することができる。
＜実施例３＞
図３は、この発明の第３実施例のトレンチ型ＰＩＰキャパシタ５０とその周辺の要部断面図である。図１との違いは、半導体基板５１の表面層に形成された半導体基板５１と逆の導電型の拡散層６１の表面層にトレンチ５２を形成した点である。半導体基板５１と第１ポリシリコン５４の間に高い電圧が印加された場合、半導体基板５１と拡散層の６１で形成されるｐｎ接合６２でも電圧を分担するため、分離絶縁層５３に印加される電圧を低減できて、分離絶縁層５３の絶縁破壊を防止することができる。
【００５２】
尚、図示しないが、実施例２のトレンチ型ＰＩＰキャパシタ６５に対してもこの拡散層６１を形成することで、分離絶縁層５３に印加される電圧を低減できる。
＜実施例４＞
図４は、この発明の第４実施例のトレンチ型ＰＩＰキャパシタ５０とその周辺の要部断面図である。図３との違いは、トレンチ５２が拡散層６３を貫通して形成されている点である。半導体基板５１と第１ポリシリコン５４の間に高い電圧が印加された場合、半導体基板５１と拡散層６３のｐｎ接合６４でも電圧を分担するため、分離絶縁層５３に印加される電圧を軽減できて、分離絶縁層５３の絶縁破壊を防止することができる。しかし、実施例３に比べて、半導体基板５１と拡散層６３で形成されるｐｎ接合６４で分担する電圧は小さくなるため、分離絶縁層５３の絶縁破壊を防止する働きは実施例１に比べると低くなる。
【００５３】
尚、図示しないが、実施例２のトレンチ型ＰＩＰキャパシタ６５に対してもこの拡散層６３を形成することで、分離絶縁層５３に印加される電圧を低減できる。
＜実施例５＞
図５は、この発明の第５実施例のパワー集積回路装置の要部断面図である。このパワー半導体装置は、トレンチ型ＰＩＰキャパシタ２２ｄを同一半導体基板に形成した卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１を有するパワーＩＣである。この卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１は縦型ＩＧＢＴのような縦型パワーＭＯＳ素子の場合もある。トレンチ型ＰＩＰキャパシタの構成は前記の実施例１と同じである。尚、ここでは説明を省くが、実施例２のトレンチ型ＰＩＰキャパシタを適用する場合もある。また、図５において、上図の右側と下図の左側は矢印で示すように連続して繋がっている。これは図６〜図１０においても同じである。
【００５４】
ｎ+型半導体層２とこのｎ+型半導体層２上のｎ-型エピタキシャル層３からなる半導体基板に、トレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１と制御回路を構成するプレーナゲート構造の横型ＭＯＳＦＥＴ２２ａおよびトレンチ型ＰＩＰキャパシタ２２ｄ（このキャパシタは図１のトレンチ型ＰＩＰキャパシタ５０と同じ）が形成されている。卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１の端部には耐圧終端構造２３が形成されている。このトレンチ型ＰＩＰキャパシタ２２ｄのトレンチ３５ｂと横型ＭＯＳＦＥＴ２２ａのゲートを構成するトレンチ３５ａは同時に形成することで製造コストを低減することができる。
【００５５】
卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１は、トレンチ３５ａの内壁にゲート酸化膜７ａが配置され、このゲート酸化膜７ａを介してゲート電極配線となるポリシリコン６ａが埋め込まれたトレンチゲート構造を有している。また、ｐ型チャネル領域５とその表面層に配置されたｎ+型ソース領域９ａ、ｐ型チャネル領域５に接続する高濃度でｎ+型ソース領域９ａより深いｐ+型コンタクト領域１０を備えている。
【００５６】
ｎ+型ソース領域９ａとｐ+型コンタクト領域１０は配線となるメタル層１２ｆに接続されて、このメタル層１２ｆは卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１のソース端子ともなる。また、半導体基板の裏面にはメタル層１が形成され、このメタル層１はドレイン端子となる。
【００５７】
ポリシリコン６ａとメタル層１２ｆの間には層間絶縁膜１３ａが配置され互いを電気的に絶縁されている。耐圧終端構造２３は、酸化膜１１ｄ上のポリシリコン６ａと接続するメタル層１２ｇが配置されたフィールドプレート構造となっている。このフィールドプレート構造は耐圧を向上させる働きをする。
【００５８】
制御回路を構成する横型ＭＯＳＦＥＴ２２ａは、ｐ-型ウエル領域４ａと、ｎ+型ドレイン領域とｎ+型ソース領域９ｂ（ドレイン領域とソース領域は共に９ｂを付す）、ｐ+型コンタクト領域８ａにより構成される。また、メタル層１２ａ、１２ｂがそれぞれドレイン端子およびソース端子となる。メタル層１２ｃはバックゲート端子としてｐ+型コンタクト領域８ａに接続され、ポリシリコン６ｂがゲート端子となる。
【００５９】
トレンチ型ＰＩＰキャパシタ２２ｄ（図１のトレンチ型ＰＩＰキャパシタ５０と同じ）は、以下の構造となっている。トレンチ３５ｂに埋め込まれたポリシリコン６ｃ（図１の第１ポリシリコン５４と同じ）を下部電極とする。そして、この下部電極の上に容量絶縁層１５（図１の容量絶縁層５５と同じ）が配置される。さらにこの容量絶縁層１５の上に上部電極となるポリシリコン１４（図１の第２ポリシリコン５６と同じ）を備える。
【００６０】
下部電極のポリシリコン６ｃとｎ-型エピタキシャル層３の間には酸化膜６ｄ（図１の第１絶縁層に相当し分離絶縁層５３ともいう）が配置され、ｎ-型エピタキシャル層３からトレンチ型ＰＩＰキャパシタ２２ｄを電気的に絶縁している。メタル層１２ｅは、層間絶縁膜１３ｂ上に配置され、トレンチ型ＰＩＰキャパシタ２２ｄの上部電極であるポリシリコン１４と制御回路を構成する他の半導体素子とを電気的に接続する。
【００６１】
また、ポリシリコン６ｃの表面高さとｎ-型エピタキシャル層３の表面高さを同じにする。これは、全面に着いたポリシリコン６ｃをｎ-型エピタキシャル層３をストッパとして用いてエッチングすることで行なわれる。
【００６２】
また、ここでは図示しないが、下部電極のポリシリコン６ｃは、図１で説明したように、奥行き方向に伸びたトレンチ３５ｂの端部側壁に沿って表面に引き出され、例えば、メタル層１２ｇと接続され、さらにそのメタル層１２ｇは他の半導体素子と電気的に綾続されている。
【００６３】
横型ＭＯＳＦＥＴ２２ａとトレンチ型ＰＩＰキャパシタ２２ｄの間には酸化膜１１ａ（ＬＯＣＯＳ）が形成され素子分離領域としての働きをする。
また、ここでは図示しないが、制御回路などを構成する他の横型ＭＯＳＦＥＴとの間に酸化膜１１ｂ，１１ｃ（ＬＯＣＯＳ）が形成され、回路素子間の素子分離領域としての働きをする。
【００６４】
本発明におけるトレンチ型ＰＩＰキャパシタ２２ｄの端部３２にできる段差３２ａ（図１の段差６０と同じ）は、トレンチ３５ｂ内に下部電極であるポリシリコン６ａが埋め込まれているため、図３に示す従来のプレーナ型ＰＩＰキャパシタ２２ｃの端部３１にできる段差３１ａよりもポリシリコン６ｃの厚さ分だけ小さくなる。
【００６５】
例えば、トレンチ型ＰＩＰキャパシタ２２ｄとプレーナ型ＰＩＰキャパシタ２２ｃの下側のポリシリコン６ｃを０．５μｍ、容量絶縁層１５を０．０２５μｍ、上側のポリシリコン１４を０．２５μｍとした場合について説明する。これらの数値は一例であり、これに限るものではない。
【００６６】
図５のトレンチ型ＰＩＰキャパシタ２２ｄにおいて、下側のポリシリコン６ｃの表面高さ（上端面の高さ）は周囲のｎ-型エピタキシャル層３の表面高さと同じであるため、段差３２ａとしては、容量絶縁層１５の厚さと上側のポリシリコン１４の厚さの合計の厚さ（図１の合計の厚さＴ４と同じ）であり、０．０２５μｍ＋０．２５μｍ＝０．２７５μｍとなる。
【００６７】
一方、図１０のプレーナ型ＰＩＰキャパシタ２２ｃの段差３１ａは、下側のポリシリコン６ｃの厚さと容量絶縁層１５の厚さと上側のポリシリコン１４の厚さの合計の厚さであり、０．５μｍ＋０．０２５μｍ＋０．２５μｍ＝０．７７５μｍとなる。つまり、トレンチ型ＰＩＰキャパシタ２２ｄの段差３２ａは、プレーナ型ＰＩＰキャパシタ２２ｃの段差３１ａに対して０．５μｍ（＝下側のポリシリコン６ｃの厚さ）低減できる。
【００６８】
これにより、配線となるメタル層１２ｅを過度に厚くする必要がなくなり、またＣＭＰ法のような特別の平坦化処理も不要となる。その結果、製造コストの増加を抑制して、回路部の微細化に対する障害を取り除くことができる。
【００６９】
本発明のトレンチ型ＰＩＰキャパシタ２２ｄを形成するにあたっては、上部電極である上側のポリシリコン１４と下部電極である下側のポリシリコン６ｃの間に挟まれる容量絶縁層１５をシリコン酸化膜とすることで一般的なＩＣプロセスとの融合が容易になる。
【００７０】
また、このシリコン酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成することで、他の半導体素子の特性を変動させるような熱履歴を増やすことなく形成が可能となる。
【００７１】
さらに、トレンチを形成するにあたっては、出力段半導体素子であるトレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１の卜レンチ３５ａとトレンチ型ＰＩＰキャパシタ２２ｄのトレンチ３５ｂを同じ工程で同時に作成することによって、工程の短縮化が可能となり製造コストを低減できる。
【００７２】
一般的にパワーＩＣでは出力段半導体素子に高電圧を印加して使用されることが多い。この場合、トレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１のドレイン端子と同電位であるｎ-型エピタキシャル層３は高電位となる。この条件下で下部電極であるポリシリコン６ｃを低電位で使用する場合、ｎ-型エピタキシャル層３と下側のポリシリコン６ｃの間に高電圧が印加される。そのため、酸化膜６ｄは絶縁破壊しないように厚く形成する必要がある。
【００７３】
しかしながら、酸化膜６ｄを厚くする場合は、卜レンチ幅（トレンチの開口部の大きさ）を酸化膜６ｄが厚くなった分だけ広げる必要があり、パワーＩＣの微細化を進める上での障害となる。
【００７４】
一方、酸化膜６ｄを厚くしない場合は、ｎ-型エピタキシャル層３と下部電極であるポリシリコン６ｃ間に高電圧が印加されないようにする必要がある。そうするためには、下部電極であるポリシリコン６ｃの電位が低電位にならないように、回路設計をする必要があり、回路設計上の制約となる。
【００７５】
つぎに、ｎ-型エピタキシャル層３とポリシリコン６ｃ間に印加される電圧を低減する方策について実施例６にて説明する。
＜実施例６＞
図６は、この発明の第６実施例のパワー集積回路装置の要部断面図である。図５との違いは、ｎ-型エピタキシャル層３の表面層にｐ型拡散層１８（図３の拡散層６１に相当する）を形成し、このｐ型拡散層１８の表面層にトレンチ３５ｂを配置し、このトレンチ３５ｂを酸化膜６ｄを介して下部電極であるポリシリコン６ｃを埋め込んだ点である。つまり、トレンチ３５ｂをｐ型拡散層１８で包むような形になる。
【００７６】
ｎ-型エピタキシャル層３と下部電極用のポリシリコン６ｃの間に高電圧が印加されたとき、ｐ型拡散層１８とｎ-エピタキシャル層３のｐｎ接合１８ａが逆バイアスされ、ｐｎ接合１８ａから空乏層が伸びる。これにより、印加される電圧がｐｎ接合１８ａでも分担され、酸化膜６ｄに印加される電界が緩和される。このため、ｐ型拡散層１８を設けることで、酸化膜６ｄを過度に厚くすることなく絶縁破壊を防止できる。その結果、トレンチ３５ｂの幅を広くする必要が無くなり、パワーＩＣの微細化を阻害する要因を排除することができる。
【００７７】
また、ｐ型拡散層１８を設けることで、ｎ-型エピタキシャル３の電位によらず、下部電であるポリシリコン６ｃの電位を自由に設定できて、回路設計の自由度が増すという効果がある。
【００７８】
尚、実施例２のトレンチ型ＰＩＰキャパシタ６５を適用することで、段差３２ａがさらに小さくなり、パワーＩＣをさらに微細化することができる。
＜実施例７＞
図７は、この発明の第７実施例のパワー集積回路装置の要部断面図である。図６との違いは、ｐ型拡散層１７をトレンチ３５ｂが貫通してｎ-型エピタキシャル層３に達している点である。この場合は、卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ２１のトレンチ３５ａとトレンチ型ＰＩＰキャパシタ２２ｄのトレンチ３５ｂを同時に形成でき、またｐ型チャネル領域５およびｐ型拡散層１７を同時に形成することができるので製造コストを低減できる。このようにｐ型拡散層１７がトレンチ３５ｂ全体を完全に覆うように配置されていなくても電界緩和の働きをする。
【００７９】
尚、実施例２のトレンチ型ＰＩＰキャパシタ６５を適用することで、段差３２ａがさらに小さくなり、パワーＩＣをさらに微細化することができる。
＜実施例８＞
図８は、この発明の第８実施例のパワー集積回路装置の要部断面図である。図５との違いは、トレンチゲート構造の縦型パワーＭＯＳＦＥＴ２１をプレーナゲート構造の縦型パワーＭＯＳＦＥＴ２１ａに代えた点である。このようにプレーナゲート構造の縦型パワーＭＯＳＦＥＴを有するパワーＩＣに前記したトレンチ型ＰＩＰキャパシタを適用した場合も、製造コストの増大を抑制して、パワーＩＣの微細化を行なうことができる。尚、実施例８では実施例１のトレンチ型ＰＩＰキャパシタ５０を適用した場合について説明したが、実施例２のトレンチ型ＰＩＰキャパシタ６５や実施例３、４のように拡散層６１，６３を有する構造を適用することもある。この場合も前記と同様の効果を得ることができる。
【符号の説明】
【００８０】
１，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，５９ メタル層
２ ｎ+型半導体層
３ ｎ-型エピタキシャル層
４ａ ｐ-型ウエル領域
５ ｐ型チャネル領域
６ａ，６ｂ，６ｃ ポリシリコン
６ｄ 酸化膜
７ａ ゲート酸化膜
７ｃ，１５ 容量絶縁層
８ａ，１０ ｐ+型コンタクト領域
９ａ ｎ+型ソース領域
９ｂ ｎ+型ドレイン領域／ｎ+型ソース領域
１１ａ，１１ｂ，１１ｃ，１１ｄ 酸化膜（ＬＯＣＯＳ）
１３ａ，１３ｂ，５７ 層間絶縁膜
１４ ポリシリコン
１６ 半導体層
１７，１８ ｐ型拡散層
２１ 卜レンチゲート構造の縦型パワーＭＯＳＦＥＴ
２１ａ 縦型パワーＭＯＳＦＥＴ（プレーナゲート）
２２ａ 横型ＭＯＳＦＥＴ
２２ｂ ＭＯＳキャパシタ
２２ｃ プレーナ型ＰＩＰキャパシタ
２２ｄ，５０，６５ トレンチ型ＰＩＰキャパシタ
２３ 耐圧終端構造
３１，３２，６６ 端部
３１ａ，３２ａ，６０ 段差
３５ａ，３５ｂ，５２ トレンチ
５１ 半導体基板
５３ 分離絶縁層
５４ 第１ポリシリコン
５５ 容量絶縁層
５６ 第２ポリシリコン
５８ コンタクトホール
６１，６３ 拡散層
１８ａ，６２，６４ ｐｎ接合
１０１ ハイサイド型パワーＩＣ
１０２ 出力段半導体素子
１０３ 電源端子
１０４ 入力端子
１０６ グランド端子
１０５ 出力端子
１０７ 制御回路
１１１ 論理回路
１１２ ドライブ回路
１１３ 保護回路
１２０ チャージポンプ回路
【特許請求の範囲】
【請求項１】
半導体層の表面から内部へ向かって配置されるトレンチと、該トレンチ内壁に配置される前記半導体層と第１ポリシリコンを電気的に分離する分離絶縁層と、該分離絶縁層を介して前記トレンチを充填する下部電極となる第１ポリシリコンと、該第１ポリシリコン上に配置されるキャパシタの容量となる容量絶縁層と、該容量絶縁層上に配置される上部電極となる第２ポリシリコンとを具備することを特徴とするトレンチ型ＰＩＰキャパシタ。
【請求項２】
前記第１ポリシリコンの表面高さと前記半導体層の表面高さが同じであることを特徴とする請求項１に記載のトレンチ型ＰＩＰキャパシタ。
【請求項３】
請求項１もしくは２に記載のトレンチ型ＰＩＰキャパシタが、主たる電流を通電もしくは遮断する出力段素子および該出力段素子を制御する制御回路とともに同一の前記半導体層に配設されることを特徴とするパワー集積回路装置。
【請求項４】
前記半導体層とは導電型が異なるウェル領域が前記半導体層の表面に選択的に配置され、前記トレンチ型ＰＩＰキャパシタが前記ウェル領域内に配設されることを特徴とする請求項３に記載のパワー集積回路装置。
【請求項５】
前記トレンチ型ＰＩＰキャパシタのトレンチが前記ウェル領域を貫通して前記半導体層に達することを特徴とする請求項４に記載のパワー集積回路装置。
【請求項６】
前記ウェル領域が拡散層であることを特徴とする請求項４または５に記載のパワー集積回路装置。
【請求項７】
前記半導体層が、該半導体層よりも高濃度の半導体基材上に形成されたエピタキシャル層であることを特徴とする請求項３乃至６のいずれか一項に記載のパワー集積回路装置。
【請求項８】
前記制御回路の一部にチャージポンプ回路を備え、前記トレンチ型ＰＩＰキャパシタが前記チャージポンプ回路内のキャパシタとして用いられることを特徴とする請求項３乃至７のいずれか一項に記載のパワー集積回路装置。
【請求項９】
前記出力段素子がトレンチゲート構造もしくはプレーナゲート構造の縦型パワーＭＯＳ半導体素子であることを特徴とする請求項３乃至８のいずれか一項に記載のパワー集積回路装置。
【請求項１０】
前記半導体層とは導電型が異なるウェル領域が前記半導体層の表面に選択的に配置され、前記トレンチが前記ウェル領域内に配設されることを特徴とする請求項１または２に記載のトレンチ型ＰＩＰキャパシタ。
【請求項１１】
前記トレンチが前記ウェル領域を貫通して前記半導体層に達することを特徴とする請求項１０に記載のトレンチ型ＰＩＰキャパシタ。
【請求項１２】
前記第２ポリシリコンの表面高さと前記半導体層の表面高さが同じであることを特徴とする請求項１に記載のトレンチ型ＰＩＰキャパシタ。
【請求項１３】
請求項１２に記載のトレンチ型ＰＩＰキャパシタが、主たる電流を通電もしくは遮断する出力段素子および該出力段素子を制御する制御回路とともに同一の前記半導体層に配設されることを特徴とするパワー集積回路装置。
【請求項１４】
前記半導体層とは導電型が異なるウェル領域が該半導体層の表面に選択的に配置され、前記トレンチ型ＰＩＰキャパシタが前記ウェル領域内に配設されることを特徴とする請求項１３に記載のパワー集積回路装置。
【請求項１５】
前記トレンチ型ＰＩＰキャパシタのトレンチが前記ウェル領域を貫通して前記半導体層に達することを特徴とする請求項１４に記載のパワー集積回路装置。
【請求項１６】
前記ウェル領域が拡散層であることを特徴とする請求項１４または１５に記載のパワー集積回路装置。
【請求項１７】
前記半導体層が、該半導体層よりも高濃度の半導体基材上に形成されたエピタキシャル層であることを特徴とする請求項１３乃至１６のいずれか一項に記載のパワー集積回路装置。
【請求項１８】
前記制御回路の一部にチャージポンプ回路を備え、前記トレンチ型ＰＩＰキャパシタが前記チャージポンプ回路内のキャパシタとして用いられることを特徴とする請求項１３乃至１７のいずれか一項に記載のパワー集積回路装置。
【請求項１９】
前記出力段素子がトレンチゲート構造もしくはプレーナゲート構造の縦型パワーＭＯＳ半導体素子であることを特徴とする請求項１３乃至１８のいずれか一項に記載のパワー集積回路装置。
【請求項２０】
前記の請求項３乃至９もしくは１３乃至１９のいずれか一項に記載のパワー集積回路装置の製造方法であって、
前記第１ポリシリコンが埋め込まれるトレンチと、前記トレンチゲート構造の縦型パワーＭＯＳ半導体素子のゲートを配置するトレンチとを同時に形成することを特徴とするパワー集積回路装置の製造方法。
【請求項２１】
前記の請求項３乃至９もしくは１３乃至１９のいずれか一項に記載のパワー集積回路装置の製造方法であって、
前記容量絶縁層が、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成したシリコン酸化膜であることを特徴とするパワー集積回路装置の製造方法。
【請求項１】
半導体層の表面から内部へ向かって配置されるトレンチと、該トレンチ内壁に配置される前記半導体層と第１ポリシリコンを電気的に分離する分離絶縁層と、該分離絶縁層を介して前記トレンチを充填する下部電極となる第１ポリシリコンと、該第１ポリシリコン上に配置されるキャパシタの容量となる容量絶縁層と、該容量絶縁層上に配置される上部電極となる第２ポリシリコンとを具備することを特徴とするトレンチ型ＰＩＰキャパシタ。
【請求項２】
前記第１ポリシリコンの表面高さと前記半導体層の表面高さが同じであることを特徴とする請求項１に記載のトレンチ型ＰＩＰキャパシタ。
【請求項３】
請求項１もしくは２に記載のトレンチ型ＰＩＰキャパシタが、主たる電流を通電もしくは遮断する出力段素子および該出力段素子を制御する制御回路とともに同一の前記半導体層に配設されることを特徴とするパワー集積回路装置。
【請求項４】
前記半導体層とは導電型が異なるウェル領域が前記半導体層の表面に選択的に配置され、前記トレンチ型ＰＩＰキャパシタが前記ウェル領域内に配設されることを特徴とする請求項３に記載のパワー集積回路装置。
【請求項５】
前記トレンチ型ＰＩＰキャパシタのトレンチが前記ウェル領域を貫通して前記半導体層に達することを特徴とする請求項４に記載のパワー集積回路装置。
【請求項６】
前記ウェル領域が拡散層であることを特徴とする請求項４または５に記載のパワー集積回路装置。
【請求項７】
前記半導体層が、該半導体層よりも高濃度の半導体基材上に形成されたエピタキシャル層であることを特徴とする請求項３乃至６のいずれか一項に記載のパワー集積回路装置。
【請求項８】
前記制御回路の一部にチャージポンプ回路を備え、前記トレンチ型ＰＩＰキャパシタが前記チャージポンプ回路内のキャパシタとして用いられることを特徴とする請求項３乃至７のいずれか一項に記載のパワー集積回路装置。
【請求項９】
前記出力段素子がトレンチゲート構造もしくはプレーナゲート構造の縦型パワーＭＯＳ半導体素子であることを特徴とする請求項３乃至８のいずれか一項に記載のパワー集積回路装置。
【請求項１０】
前記半導体層とは導電型が異なるウェル領域が前記半導体層の表面に選択的に配置され、前記トレンチが前記ウェル領域内に配設されることを特徴とする請求項１または２に記載のトレンチ型ＰＩＰキャパシタ。
【請求項１１】
前記トレンチが前記ウェル領域を貫通して前記半導体層に達することを特徴とする請求項１０に記載のトレンチ型ＰＩＰキャパシタ。
【請求項１２】
前記第２ポリシリコンの表面高さと前記半導体層の表面高さが同じであることを特徴とする請求項１に記載のトレンチ型ＰＩＰキャパシタ。
【請求項１３】
請求項１２に記載のトレンチ型ＰＩＰキャパシタが、主たる電流を通電もしくは遮断する出力段素子および該出力段素子を制御する制御回路とともに同一の前記半導体層に配設されることを特徴とするパワー集積回路装置。
【請求項１４】
前記半導体層とは導電型が異なるウェル領域が該半導体層の表面に選択的に配置され、前記トレンチ型ＰＩＰキャパシタが前記ウェル領域内に配設されることを特徴とする請求項１３に記載のパワー集積回路装置。
【請求項１５】
前記トレンチ型ＰＩＰキャパシタのトレンチが前記ウェル領域を貫通して前記半導体層に達することを特徴とする請求項１４に記載のパワー集積回路装置。
【請求項１６】
前記ウェル領域が拡散層であることを特徴とする請求項１４または１５に記載のパワー集積回路装置。
【請求項１７】
前記半導体層が、該半導体層よりも高濃度の半導体基材上に形成されたエピタキシャル層であることを特徴とする請求項１３乃至１６のいずれか一項に記載のパワー集積回路装置。
【請求項１８】
前記制御回路の一部にチャージポンプ回路を備え、前記トレンチ型ＰＩＰキャパシタが前記チャージポンプ回路内のキャパシタとして用いられることを特徴とする請求項１３乃至１７のいずれか一項に記載のパワー集積回路装置。
【請求項１９】
前記出力段素子がトレンチゲート構造もしくはプレーナゲート構造の縦型パワーＭＯＳ半導体素子であることを特徴とする請求項１３乃至１８のいずれか一項に記載のパワー集積回路装置。
【請求項２０】
前記の請求項３乃至９もしくは１３乃至１９のいずれか一項に記載のパワー集積回路装置の製造方法であって、
前記第１ポリシリコンが埋め込まれるトレンチと、前記トレンチゲート構造の縦型パワーＭＯＳ半導体素子のゲートを配置するトレンチとを同時に形成することを特徴とするパワー集積回路装置の製造方法。
【請求項２１】
前記の請求項３乃至９もしくは１３乃至１９のいずれか一項に記載のパワー集積回路装置の製造方法であって、
前記容量絶縁層が、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成したシリコン酸化膜であることを特徴とするパワー集積回路装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−８９７６４（Ｐ２０１３−８９７６４Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２８９６１（Ｐ２０１１−２２８９６１）
【出願日】平成２３年１０月１８日（２０１１．１０．１８）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１８日（２０１１．１０．１８）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
[ Back to top ]