【課題】ドライエッチングにより微細加工を行った場合に、エッチング残渣が少なく、後工程における信頼性が高い非鉛の圧電体膜素子の製造方法、圧電体膜素子及び圧電体デバイスを提供する。
【解決手段】圧電体膜素子１の製造方法は、基板２上に、組成式（Ｋ_１−ｘＮａ_ｘ）ＮｂＯ_３で表されるペロブスカイト構造を有する非鉛のアルカリニオブ酸化物系化合物からなる圧電体膜５を形成する工程と、圧電体膜５を、フッ素系反応ガスを含む雰囲気中で低圧プラズマを用いてエッチングを行う工程とを含む。 （もっと読む）

【課題】容量素子のＱ値（Ｑｕａｌｉｔｙ Ｆａｃｔｏｒ）特性を向上する。
【解決手段】容量素子は、互いに対向する一対の電極ＥＬ１０、ＥＬ２０と、一対の電極の一方の電極に設けられ、一方の電極の両端部から間隔を置いて配置された第１端子部とＴＥ１０、一対の電極の他方の電極に設けられ、他方の電極の両端部から間隔を置いて配置された第２端子部とＴＥ２０を有している。 （もっと読む）

【課題】高い周波数帯での導体損失の増加を抑え、幅広い周波数範囲で低損失な動作を実現することが可能な容量素子及びその製造方法並びに半導体集積回路を提供すること。
【解決手段】本発明の容量素子１０は、第１電極１１と、第１電極１１上に設けられた誘電体層１２と、誘電体層１２上に設けられた第２電極１３とから構成されている。容量素子１０は、誘電体層１２を第１電極１１と第２電極１３とにより挟むようにしたサンドイッチ構造になっており、第２電極１３の外表面に凹凸が設けられている。 （もっと読む）

【課題】電圧降下が小さい整流素子を得ること、及び、コンバータ回路の作製コストを抑制することを課題とする。
【解決手段】光電変換素子と、当該光電変換素子の出力を昇圧又は降圧し、スイッチング素子及び整流素子を有するコンバータ回路と、を有する光電変換装置において、当該スイッチング素子として、ノーマリオフの第１の酸化物半導体トランジスタと、当該整流素子として、ダイオード接続されたノーマリオンの第２の酸化物半導体トランジスタとを有する光電変換装置に関する。 （もっと読む）

【課題】経年劣化および分極反転の繰り返しによる劣化の少ない強誘電体キャパシタまたは高誘電率を有する誘電体キャパシタを提供する。比抵抗の増大なしに信頼性の高い配線を有する半導体装置を提供する。
【解決手段】半導体基板表面上に形成された電極を含み、前記電極が、配向性を有する導電体層からなり、前記電極に加え、
下式
Ｍ１_xＭ２_1-x
Ｍ１：Ａｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓ、Ｒｅ、Ｒｈ、Ｔｕ、Ｃｕ、Ｃｏ、Ｆｅ、Ｎｉ、Ｖ、Ｃｒ
Ｍ２：Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｗ、Ｙ、Ｍｏ、Ｎｂ
で表されるアモルファスまたは微結晶からなるバリア層を含むことを特徴とする。 （もっと読む）

【課題】リーク電流の低減と静電容量の増加の両立を実現するキャパシタ素子とキャパシタ素子の製造方法および半導体装置を提供する。
【解決手段】本発明のキャパシタ素子は、少なくとも上面が第一の窒化金属からなる第一電極と、酸化ジルコニウム膜からなる容量絶縁膜と、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜と、少なくとも下面が第二の窒化金属からなる第二電極と、がこの順で積層されてなることを特徴とする。 （もっと読む）

【課題】ＭＩＭ容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のＭＩＭ容量素子を得る。
【解決手段】半導体基板２上に、下部電極４−容量絶縁膜５−上部電極６からなるＭＩＭ容量素子１を有する半導体装置であって、上部電極４を構成する上部電極用金属膜は容量絶縁膜５との界面が、有機金属気相成長法（ＭＯＣＶＤ）によりプラズマを用いないで堆積したアモルファス状のＴｉＮ膜などの金属窒化膜で構成されている。 （もっと読む）

【課題】基板と白金層と強誘電体層とを有する層構造体において、白金層と基板の間の接着性を改善する層構造体を提供する。
【解決手段】基板Ｓと、白金層ＰＳと、白金層ＰＳ上に形成された強誘電体層ＦＳとを有しており、基板Ｓの表面ＯＳは二酸化ケイ素を含み、基板Ｓと白金層ＰＳとの間にアモルファス酸化アルミニウムから成る中間層ＺＳが設けられる。この中間層ＺＳにより強誘電体層ＦＳのモルフォロジーが改善され、層構造体の均一性が保証される。 （もっと読む）

【課題】低コストで必要な仕事関数及び耐酸化性を有する金属膜を備えた半導体装置を提供する。
【解決手段】基板上に形成された絶縁膜と、絶縁膜に隣接して設けられた金属膜と、を有し、金属膜は、第１の金属膜と第２の金属膜との積層構造を有しており、第１の金属膜は第２の金属膜よりも耐酸化性が高い物質で構成され、第２の金属膜は４．８ｅＶよりも高い仕事関数を有する第１の金属膜とは異なる物質で構成され、第１の金属膜は第２の金属膜と絶縁膜との間に設けられている。 （もっと読む）

【課題】ＭＩＭ構造の容量素子を有する半導体装置において、容量素子の信頼性を向上させることのできる技術を提供する。
【解決手段】下部電極ＤＥと、容量絶縁膜ＣＥＬと、上部電極ＵＥとからなる容量素子において、下部電極ＤＥを、半導体基板１の主面上の絶縁膜に形成された電極溝１７ａの内部に埋め込まれた金属膜によって構成し、上部電極ＵＥを、ＴｉＮ膜（下層金属膜）２２と、ＴｉＮ膜（下層金属膜）２２上に形成されたＴｉ膜（キャップ金属膜）２３との積層膜によって構成する。 （もっと読む）

【課題】効果的に不純物がドーピングされた多結晶シリコン膜をキャパシタの電極として使用した有機発光表示装置を提供する。
【解決手段】本発明の実施例による有機発光表示装置は、基板本体、前記基板本体上の同一層に形成された半導体層及び第１キャパシタ電極、前記半導体層及び前記第１キャパシタ電極上に形成されたゲート絶縁膜、前記ゲート絶縁膜を間において前記半導体層上に形成されたゲート電極、そして前記ゲート絶縁膜を間において前記第１キャパシタ電極上に形成されて、前記ゲート電極と同一層に形成された第２キャパシタ電極を含む。そして、前記第１キャパシタ電極及び前記半導体層は、各々不純物がドーピングされた多結晶シリコン膜を含み、前記第２キャパシタ電極は前記ゲート電極より相対的に厚さが薄い。 （もっと読む）

【課題】多くのマスク数を必要とせずに、電極材料やＭＩＭスタック層数の制限が少なくすることのできるスタック型ＭＩＭキャパシタおよびその製造方法を提供する。
【解決手段】
スタック型ＭＩＭキャパシタ１０のＭＩＭ電極１３Ａ，１３Ｂには、ＭＩＭ電極１３Ａの層の表面に小空孔１５と大空孔１６の２種類の空孔が、表面上において２次元に形成される。さらに、半導体基板１１上に形成された保護膜１２上に、異なる形状を持つＭＩＭ電極１３Ａ，１３Ｂを交互に重ね、誘電体膜１４を挟んでスタック型ＭＩＭ構造を形成する。 （もっと読む）

【課題】一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置を提供する。
【解決手段】半導体装置は、金属膜を含むキャパシタ下部電極３ａと、キャパシタ下部電極３ａの上部表面上に配置され、キャパシタ下部電極３ａの厚みより薄い厚みを有する誘電体膜４ａと、誘電体膜４ａ上に配置され、金属膜を含むキャパシタ上部電極６ａと、キャパシタ上部電極６ａと同一レベルの層により構成される下部配線部分６ｂと、下部配線部分６ｂ上に配置される層間絶縁膜８と、層間絶縁膜８上に配置される上部配線部分１２ｂとを備える。 （もっと読む）

【課題】新たな工程を追加することなく信頼性の高い半導体装置およびその製造方法を提供すること。
【解決手段】半導体素子を表面側に有する基板１１と、半導体素子を覆うように基板１１に積層された第１絶縁膜１２と、第１絶縁膜１２を厚さ方向に貫通する貫通孔の内面に積層されたバリア導電層１３を介して貫通孔内に埋め込まれたコンタクトプラグ１４と、第１絶縁膜１２の表面に形成されてコンタクトプラグ１４を介して半導体素子と電気的に接続された１種類以上の機能層とを備え、前記機能層は、バリア導電層１３の材料と同じ材料からなり第１絶縁膜１２の表面の所定領域に積層された第１バリア導電層１３と、第１バリア導電層１３上に、直接積層されるか、または第２絶縁膜１５を介して積層されるか、またはそれらの両方の形態で積層された第２バリア導電層１６と、第２バリア導電層１６に積層された導電層１７とを有してなることを特徴とする半導体装置。 （もっと読む）

【課題】容量素子を構成する第１電極及び第２電極を形成するためのリソグラフィ工程で重ね合わせズレが生じた場合にも容量ばらつきを抑制できる半導体装置を提供する。
【解決手段】複数の配線層Ｌ１〜Ｌ５のそれぞれは、絶縁膜１０３〜１０６と、当該絶縁膜中に相互に離隔し且つ向かい合うように埋め込まれた第１電極１０１及び第２電極１０２とを有する。一の配線層の第１電極１０１と、その上方又は下方に設けられた他の配線層の第２電極１０２とは相互に向かい合うように配置されている。一の配線層の第１電極１０１の幅と、他の配線層の第２電極１０２の幅とは異なっている。 （もっと読む）

【課題】容量値としての変動（ばらつき）が細密構造に比べて小さいデバイス構造を設計する。
【解決手段】多層配線の各配線に関するパラメータを統計的処理で変化させた複数のデバイス構造に対する総容量値、線間容量値および層間容量値を算出する。次いで、複数のデバイス構造の中から、デバイス構造間における総容量値の差分が例えば０．１以下でかつ総容量値に対する線間容量値の比と総容量値に対する層間容量値の比の差分が例えば０．０１以内のデバイス構造を特定する。そして、この特定したデバイス構造についてのパラメータを、容量素子を形成する多層配線の各配線のパラメータとする。 （もっと読む）

【課題】下部電極の表面に絶縁性の酸化膜が形成されることを抑制することができる半導体装置を提供する。
【解決手段】この半導体装置は、基板１００、基板１００上に形成された絶縁膜２１０、及び容量素子３００を備える。容量素子３００は、絶縁膜２１０上に形成されたシリンダ型の下部電極３１０、誘電体膜３２０、及び上部電極３３０を備える。誘電体膜３２０は、下部電極３１０の底面上、内側面上、及び外側面上それぞれに形成されている。すなわち下部電極３１０の底面、内側面、及び外側面それぞれが容量の増大に寄与する。そして下部電極３１０の底面、内側面、及び外側面それぞれにおいて、内部から表面に向かって窒素濃度が上昇している。 （もっと読む）

【課題】本発明は、ＩＣ内蔵コンデンサ容量補正装置に関し、簡易な回路構造でＩＣ内蔵コンデンサの容量を精度良いものに補正することにある。
【解決手段】集積回路外に設けられ、該集積回路の外部端子に接続される外付けコンデンサと、その外付けコンデンサに電荷を注入する電流源と、集積回路内に設けられた内蔵コンデンサ及び抵抗からなり、電流源により外付けコンデンサに電荷が注入される際の該外付けコンデンサの電位の変化傾きを検出する微分回路と、を設ける。そして、その微分回路により検出される変化傾きと基準値との差を増幅することにより、所定回路の有する内蔵コンデンサの容量バラツキを検出し、その検出される容量バラツキに基づいて、該所定回路の有する内蔵コンデンサの容量を補正する。 （もっと読む）

【課題】Ｒｕ膜を誘電体膜上に成膜する際に、インキュベーション時間を短縮し、高い密度で核生成を生じさせることにより、高品質のルテニウム膜の成膜を可能とする。
【解決手段】ルテニウム膜の成膜方法は、誘電体膜を担持する被処理基板表面近傍にプラズマを発生させ、前記誘電体膜表面を前記プラズマで改質する工程と、前記改質された誘電体膜表面に、ルテニウムの有機金属錯体を不活性キャリアガスとともに供給し、前記有機金属錯体を分解させることにより、前記誘電体膜上にルテニウム膜を成膜する工程と、を含むことを特徴とする。 （もっと読む）

【課題】電気的特性に優れ、配線レイアウトへの影響が小さい容量素子を備える半導体装置を提供する。
【解決手段】半導体基体１１上に第１の導電層２１、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５から構成される容量素子を構成する。また、容量素子に、第１の開孔部３３と、第２の開孔部３４が形成され、第１の開孔部３３の側壁には第１の絶縁層１６が設けられ、第１の絶縁層１６の内側に第１の導電層２１と電気的に接続する第１の導電プラグ２６が設けられる。また、第２の開孔部３４の側壁に第２の絶縁層１７が設けられ、第２の絶縁層１７の内側に第２の導電層２３と電気的に接続する第２の導電プラグ２７が設けられる。また、第３の導電層２５に電気的に接続する第３の導電プラグ２８が設けられる。 （もっと読む）