半導体装置およびその製造方法
【課題】MIM容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のMIM容量素子を得る。
【解決手段】半導体基板2上に、下部電極4−容量絶縁膜5−上部電極6からなるMIM容量素子1を有する半導体装置であって、上部電極4を構成する上部電極用金属膜は容量絶縁膜5との界面が、有機金属気相成長法(MOCVD)によりプラズマを用いないで堆積したアモルファス状のTiN膜などの金属窒化膜で構成されている。
【解決手段】半導体基板2上に、下部電極4−容量絶縁膜5−上部電極6からなるMIM容量素子1を有する半導体装置であって、上部電極4を構成する上部電極用金属膜は容量絶縁膜5との界面が、有機金属気相成長法(MOCVD)によりプラズマを用いないで堆積したアモルファス状のTiN膜などの金属窒化膜で構成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、下部電極用金属膜−容量絶縁膜−上部電極用金属膜(Metal−Insulator−Metal)構造のMIM容量素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【0002】
従来、アナログ集積回路などの半導体装置は、高精度な容量素子を形成するために、基板から離れた多層配線上に容量素子を形成して基板との容量や基板からのノイズを低減する手法が取られている。この容量素子として、多層配線工程とのプロセスの整合性を図った金属膜−絶縁膜−金属膜で構成されたMIM容量素子を形成することが一般的である。この場合、MIM容量素子の金属膜としては、例えばアルミニウム、チタン、タンタル、タングステンなどの金属配線層を構成する材料が用いられている。また、容量絶縁膜としては、例えばSiO2、SiON、SiNなど、多層配線の層間絶縁膜材料が用いられている。
【0003】
一方、半導体装置は、プロセス微細化の進展により高集積化が進められている。このため、半導体装置に搭載される容量素子は単位面積当たりの容量を増加させることが必要になっている。一般に、MIM容量素子の静電容量Cは、C=ε・S/dで表される。ここで、εは容量絶縁膜の誘電率、SはMIM容量素子の面積、dは容量絶縁膜の厚さである。この式から静電容量Cを大きくするためには、(1)誘電率が大きい容量絶縁膜にすること、(2)MIM容量素子の面積を大きくすること、(3)容量絶縁膜を薄くすることという3つの方法があることが分かる。
【0004】
(1)の誘電率が大きい容量絶縁膜にすることは、多層配線工程とのプロセスの整合を図ることが困難となる。プロセスの微細化に伴い、配線間の容量を低減する必要があるため、より誘電率の低い材料を使う傾向にあるためである。MIM容量素子専用の高誘電率の膜を使うことは、専用設備や材料が必要になるなど製造コストを押し上げる結果になっている。
【0005】
(2)のMIM容量素子面積を大きくすることは、チップ面積の増大に繋がり、チップ当たりの製造コスト増加が避けられない。また、チップ面積を大きくすることなくMIM容量素子の面積を大きくするために、凹凸を形成した表面にMIM容量素子を形成する方法があるが、これも工程数の増加により製造コストが増加する。
【0006】
以上のようにコストの増加を抑えて単位面積当たりの容量を増加させる方法としては(3)の容量絶縁膜を薄くすることが有効な方法である。
ここで、一般的な従来のMIM容量素子の形成方法を図面を用いて説明する。
【0007】
従来のMIM容量素子の形成方法は、まず、図7に示すように、半導体基板200上にCVD法により第1絶縁膜201を堆積し、その上にスパッタリング法により下部電極用金属膜202を堆積し、その上にCVD法により第2絶縁膜203を堆積し、さらに、その上にスパッタリング法により上部電極用金属膜204を堆積させる。この上部電極用金属膜204の堆積の際に、初期段階で、第2絶縁膜203上に上部電極用金属膜材料が島状に付着するため、局所的に電荷が蓄積されて第2絶縁膜203が絶縁破壊してしまう虞が生じる。これは、スパッタリング法において、ターゲットの近傍にプラズマを生じさせてプラズマ中のイオンをターゲットに当ててターゲット材料を飛ばすことによりターゲット材料の膜を堆積させているためである。
【0008】
次に、図8に示すように、上部電極用金属膜204を選択的に除去して上部電極205を所定形状に形成する。
【0009】
その後、図9に示すように、第2絶縁膜203を選択的に除去して、絶縁のため上部電極205の下面よりも広い所定形状の容量絶縁膜206を形成する。
【0010】
続いて、図10に示すように、下部電極用金属膜202を選択的に除去して、容量絶縁膜206よりも広い所定形状の下部電極207を形成する。これによって、第1絶縁膜201上に、下部電極207、容量絶縁膜206および上部電極205の3層容量構造213を形成することができる。
【0011】
さらに、図11に示すように、第1絶縁膜201および3層容量構造213上に第3絶縁膜208を堆積し、必要であれば平坦化処理を行う。その後、第3絶縁膜208に、下部電極207と上部電極205にそれぞれに接続する導電性プラグ209、210をそれぞれ形成する。さらに、それらの上に上層配線材料を堆積し、所定のパターンニングを行って、導電性プラグ209に接続される上層配線211を形成すると共に、導電性プラグ210に接続される上層配線212を形成してMIM容量素子214を完成させる。
しかし、上記従来のMIM容量素子214の形成方法では、スパッタリング法により上部電極205の電極材料を堆積する際には、異常放電により容量絶縁膜206が絶縁破壊されることがある。特に、容量を増大させるために、容量絶縁膜206を薄くしていくとその絶縁破壊が顕著になる。
【0012】
これを解決する方法として、特許文献1のように半導体製造装置にウェハを押さえるクランプリングを設置してウェハと接触させることにより電荷をアース側に逃がす方法や、特許文献2のようにスパッタリング法によりTi膜を容量絶縁膜上に堆積させる方法がある。
【0013】
図12は、特許文献1に開示されている従来の容量素子の要部構成を示す縦断面図である。
【0014】
図12に示すように、スパッタ装置のステージ301に載置された基板302上に下部電極膜としてAlCu膜303を形成し、このAlCu膜303上であってAlCu膜303の周辺領域を除く領域に絶縁膜としてSiON膜304を形成する。次に、一端がアース設置されたクランプリング305をAlCu膜303の周辺領域303a上に接触させ、スパッタリング法によって、SiON膜304上およびSiON膜304上とAlCu膜303とを繋ぐ領域に上部電極膜としてTiN膜306を堆積させ、MIMキャパシタ構造を製造する。このTiN膜306の堆積時に、TiN膜306に飛来した電子307は、接地経路308のように、TiN膜306からAlCu膜303さらにクランプリング305を通してアース側に流れ込む。これによって、TiN膜306に蓄積されない。したがって、MIMキャパシタ構造の容量絶縁膜であるSiON膜304が絶縁破壊されることを抑制することができる。
【0015】
図13は、特許文献2に開示されている従来の容量素子の要部構成を示す縦断面図である。
【0016】
図13に示すように、容量素子400は、容量絶縁膜401を下部電極402と上部電極403との間に挟み込んだMIMキャパシタ構造を有している。この容量素子400の上部電極403は、チタンからなる下チタン層404、アルミニウムと銅との合金からなるアルミニウム銅層405、チタンからなる上チタン層406および窒化チタンからなる窒化チタン層407を、容量絶縁膜6側からこの順に積層して形成されている。また、容量素子400の下部電極402は、下チタン層408、アルミニウム銅層409、上チタン層410および窒化チタン層411を、層間絶縁膜412側からこの順で積層して形成されている。
【0017】
このように、容量素子400の上部電極403は、アルミニウム銅からなるアルミニウム銅層405を含む。このアルミニウム銅層405は、容量絶縁膜401上に、チタンからなる下チタン層404を介して積層されている。
【0018】
アルミニウムは、チタンを含む金属材料に対する濡れ性に優れている。このため、チタンを含む金属材料に対しては、アルミニウムを含む金属材料が水玉状態で局所的に付着するといったことはない。したがって、アルミニウム銅層405が下チタン層404を介して容量絶縁膜401上に積層される構造では、スパッタ法によるアルミニウム銅層405の形成時における異常放電を防止することができ、その異常放電による容量絶縁膜401の絶縁破壊を防止することができる。
【先行技術文献】
【特許文献】
【0019】
【特許文献1】特開2004−6444号公報
【特許文献2】特開2008−140850号公報
【発明の概要】
【発明が解決しようとする課題】
【0020】
特許文献1に開示されているスパッタリング法によって容量絶縁膜304上に上部電極膜としてTiN膜306を堆積させてMIMキャパシタ構造を製造する方法では、スパッタリング法により初期段階では飛び散ったTiN膜材料が小さいアイランドから大きいアイランドに広がり、さらにアイランドが広がって膜を形成するものであるが、アイランド状態で電荷が過度に蓄積されて薄い容量絶縁膜304を絶縁破壊してしまう場合には、アイランド状態のTiN膜材料とクランプリング305とは接続されておらず、アイランド状態のTiN膜材料からクランプリング305を通して、蓄積電荷をアース側に逃がすことができない。また、特許文献1のように、クランプリング305をウェハ上の半導体装置形成領域(AlCu膜303の周辺領域303a)上に接触させて上部電極膜の蓄積電荷をクランプリング305を通してアース側に逃がして容量絶縁膜304の絶縁破壊を防止する方法では、クランプリング305をウェハ上の半導体装置形成領域に接触させる必要があり、この分、ウェハ上の半導体装置形成領域を狭めることになって好ましくない。
【0021】
特許文献2に開示されている従来の半導体装置では、半導体装置製造工程の最終段階で水素含有雰囲気でのシンター処理の際に、Ti膜(下チタン層404,408)が水素を吸蔵し、LSI内のMIMキャパシタ構造で覆われた部分と覆われていない部分とで半導体素子(トランジスタ)の特性が異なるものとなってしまう。
【0022】
本発明は、上記従来の問題を解決するもので、MIM容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のMIM容量素子を得ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0023】
本発明の半導体装置は、半導体基板上に、下部電極−容量絶縁膜−上部電極からなるMIM容量素子が設けられた半導体装置において、該上部電極を構成する上部電極用金属膜は該容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜で構成されているものであり、そのことにより上記目的が達成される。
【0024】
また、好ましくは、本発明の半導体装置におけるアモルファス状の金属窒化膜は有機金属気相成長法(MOCVD)により堆積されている。
【0025】
さらに、好ましくは、本発明の半導体装置におけるアモルファス状の金属窒化膜は、TiN膜またはTaN膜である。
【0026】
さらに、好ましくは、本発明の半導体装置における上部電極は、金属窒化膜/AlCu膜/MOCVD−金属窒化膜から構成されている。
【0027】
さらに、好ましくは、本発明の半導体装置における容量絶縁膜はSiO2膜またはSiON膜である。
【0028】
さらに、好ましくは、本発明の半導体装置における下部電極は、金属窒化膜/AlCu膜/金属窒化膜から構成されている。
【0029】
本発明の半導体装置の製造方法は、半導体基板上に、下部電極−容量絶縁膜−上部電極からなるMIM容量素子を形成する半導体装置の製造方法において、該半導体基板上に下部電極用金属膜、絶縁膜および上部電極用金属膜をこの順に堆積する工程と、該上部電極用金属膜、該絶縁膜および該下部電極金属膜を選択的に順次除去して所定形状の該上部電極、該容量絶縁膜および該下部電極を順次形成する工程とを備え、該上部電極用金属膜を堆積する工程は、該絶縁膜上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する金属窒化膜堆積工程を有するものであり、そのことにより上記目的が達成される。
【0030】
また、好ましくは、本発明の半導体装置の製造方法における上部電極用金属膜を堆積する工程は、前記金属窒化膜堆積工程の後に、プラズマを用いて前記窒化金属膜の膜抵抗を下げる改質処理を行う改質処理工程を更に有する。
【0031】
さらに、好ましくは、本発明の半導体装置の製造方法における上部電極用金属膜を堆積する工程は、前記改質処理工程の後に、スパッタリング法により金属膜を堆積する工程を更に有する。
【0032】
さらに、好ましくは、本発明の半導体装置の製造方法における金属膜としてはAlCu膜と窒化金属膜である。
【0033】
さらに、好ましくは、本発明の半導体装置の製造方法における絶縁膜を堆積する工程は、該絶縁膜としてSiO2膜またはSiON膜を堆積する。
【0034】
さらに、好ましくは、本発明の半導体装置の製造方法におけるアモルファス状の金属窒化膜は、TiN膜またはTaN膜である。
【0035】
さらに、好ましくは、本発明の半導体装置の製造方法における下部電極として、金属窒化膜/AlCu膜/金属窒化膜をこの順にそれぞれ形成する。
【0036】
上記構成により、以下、本発明の作用を説明する。
【0037】
本発明においては、上部電極用金属膜を堆積する工程は、絶縁膜上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する工程と、その上にスパッタリング法により金属膜を堆積する工程とを有している。
【0038】
このように、上部電極は、容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜であるので、MIM容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のMIM容量素子が得られる。
【発明の効果】
【0039】
以上により、本発明によれば、上部電極は、容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜であるため、MIM容量素子形成時に生じる異常放電による容量絶縁膜の破壊を抑えることができて、高容量密度のMIM容量素子を得ることができる。
【図面の簡単な説明】
【0040】
【図1】本発明の実施形態1におけるMIM容量素子の要部構成例を示す縦断面図である。
【図2】図1のMIM容量素子の形成方法における下部電極用金属膜、絶縁膜および上部電極用金属膜の堆積工程を説明するための要部縦断面図である。
【図3】図1のMIM容量素子の形成方法における上部電極形成工程を説明するための要部縦断面図である。
【図4】図1のMIM容量素子の形成方法における容量絶縁膜形成工程を説明するための要部縦断面図である。
【図5】図1のMIM容量素子の形成方法における下部電極形成工程を説明するための要部縦断面図である。
【図6】図1のMIM容量素子の形成方法における導電性プラグおよび上層配線形成工程を説明するための要部縦断面図である。
【図7】従来のMIM容量素子の形成方法における下部電極用金属膜、絶縁膜および上部電極用金属膜の堆積工程を説明するための要部縦断面図である。
【図8】従来のMIM容量素子の形成方法における上部電極形成工程を説明するための要部縦断面図である。
【図9】従来のMIM容量素子の形成方法における容量絶縁膜形成工程を説明するための要部縦断面図である。
【図10】従来のMIM容量素子の形成方法における下部電極形成工程を説明するための要部縦断面図である。
【図11】従来のMIM容量素子の形成方法における導電性プラグおよび上層配線形成工程を説明するための要部縦断面図である。
【図12】特許文献1に開示されている従来の容量素子の要部構成を示す縦断面図である。
【図13】特許文献2に開示されている従来の容量素子の要部構成を示す縦断面図である。
【発明を実施するための形態】
【0041】
以下に、本発明のMIM容量素子を有する半導体装置およびその製造方法の実施形態1について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。
【0042】
(実施形態1)
図1は、本発明の実施形態1におけるMIM容量素子の要部構成例を示す縦断面図である。
【0043】
図1において、半導体基板2上に絶縁膜3が形成され、この絶縁膜3上に下部電極4、容量絶縁膜5および上部電極6がこの順に形成されて3層容量素子構造7が形成されている。さらに、これらの絶縁膜3および3層容量素子構造7上に絶縁膜8が形成され、絶縁膜8上に上層配線9,10が所定配線形状にパターンニングされている。この下部電極4が導電性プラグ11により上層配線9に接続され、上部電極6が導電性プラグ12により上層配線10に接続されている。これによって、本実施形態1のMIM容量素子1が構成されている。
【0044】
このように、本実施形態1のMIM容量素子1は、下部電極4−容量絶縁膜5−上部電極6からなる3層容量素子構造7を有し、上部電極6は、容量絶縁膜5との界面が、プラズマを用いないで堆積させたアモルファス状の金属窒化膜であることを特徴構成としている。この場合のアモルファス状の金属窒化膜は有機金属気相成長法によりプラズマを用いないで堆積されている。
【0045】
上記構成によれば、アモルファス状の金属窒化膜は導電性を有しMIM容量素子形成時の異常放電を防止するため、容量絶縁膜5が破壊されることがない。
【0046】
また、アモルファス状の金属窒化膜は、TiN膜またはTaN膜であってもよい。これらの有機金属ソースは広く半導体装置の製造に用いられており、特別な装置の追加が必要なく、コストの上昇を抑えることができる。
【0047】
以下、本実施形態1におけるMIM容量素子1の形成方法について図面を用いて詳細に説明する。
まず、図2に示すように、半導体基板2上に、CVD法により第1絶縁膜3を堆積し、第1絶縁膜3上に、スパッタリング法により下部電極用金属膜4aを堆積し、下部電極用金属膜4a上にCVD法により第2絶縁膜5aを堆積し、第2絶縁膜5a上に上部電極用金属膜6aとして、MOCVD法(Metal Organic Chemical Vapor Deposition;有機金属化学気相成長法)によりウェハを加熱してアモルファス状の窒化金属膜、例えばTiN膜を堆積させ、さらにその上にスパッタリング法により金属膜として例えばAlCu膜とTiN膜を堆積させる。この場合、アモルファス状の窒化金属膜の堆積時は、プラズマを用いていないため、従来のような局所的な電荷の蓄積は発生せず、従来のTi膜のようにシンター処理時の水素の吸蔵もない。厳密に説明すると、アモルファス状の窒化金属膜の堆積後にプラズマを用いて窒化金属膜の膜抵抗を下げるために改質処理(トリートメント処理)を行うが、このときは既に窒化金属膜は膜状になっているので、従来のように島状で局所的に電荷の蓄積は起こらない。
【0048】
例えば、第1絶縁膜3としてSiO2膜を膜厚800nmで堆積し、下部電極用金属膜4aとしてTiN膜/AlCu膜/TiN膜(金属窒化膜/AlCu膜/金属窒化膜)の積層膜の膜厚をそれぞれ50nm/400nm/50nmで堆積し、第2絶縁膜5aとしてSiON膜の膜厚を30nmで堆積し、上部電極用金属膜6aとして、第2絶縁膜5aの絶縁破壊を防止するためにMOCVD−TiN膜をその膜厚3nmで堆積した後に、金属膜としてAlCu膜とTiN膜の膜厚をそれぞれ50nmで堆積させる。即ち、上部電極6は、金属窒化膜(例えばTiN膜)/AlCu膜/MOCVD−金属窒化膜(例えばMOCVD−TiN膜)から構成されている。
【0049】
上部電極用金属膜6aとしてのMOCVD−TiN膜は、有機金属ソースの熱分解によりTiN膜が堆積されるので、堆積時に異常放電は発生しない。AlCu膜をスパッタリング法により堆積する際には、導電性を有するMOCVD−TiN膜で覆われているので電荷が集中することがなく、異常放電による第2絶縁膜5a(容量絶縁膜5)の絶縁破壊は起きない。
【0050】
次に、図3に示すように、上部電極用金属膜6aを選択的に除去して所定形状(例えば平面視正方形または矩形状)の上部電極16を形成する。例えば公知のフォトリソ技術により、パターニングしたフォトレジストをマスクとしてRIE法により、上部電極用金属膜6aをエッチングし、フォトレジストをアッシングして除去する。薬液洗浄などにより付着したエッチング残渣を除去する工程を加えてもよい。
【0051】
その後、図4に示すように、第2絶縁膜5aを選択的に除去して所定形状の容量絶縁膜5を形成する。例えばフォトリソ技術により、パターニングしたフォトレジストをマスクとしてRIE法により第2絶縁膜5aとしてのSiON膜をエッチングし、フォトレジストをアッシングして除去する。上部電極形成時に一括して第2絶縁膜5aをエッチングすることでフォトリソ工程とマスクを削減することもできる。ここでは、容量絶縁膜5は、上部電極6よりも広く形成されて絶縁距離を稼いでいる。
【0052】
続いて、図5に示すように、下部電極用金属膜4aを選択的に除去して所定形状の下部電極4を形成すると共に、このとき同時に下部配線も形成する。例えばフォトリソ技術により、パターニングしたフォトレジストをマスクとしてRIE法により下部電極用金属膜4aをエッチングし、フォトレジストをアッシングして除去する。薬液洗浄などにより付着したエッチング残渣を除去する工程を加えてもよい。これによって、第1絶縁膜3上に、下部電極4、容量絶縁膜5および上部電極6の3層容量構造7を形成することができる。
【0053】
さらに、図6に示すように、第1絶縁膜3および3層容量構造7上に第3絶縁膜8を堆積し、必要であれば平坦化処理をした後、下部電極4および上部電極6のそれぞれに接続する導電性プラグ11、12をそれぞれ形成し、下部電極4に接続する導電性プラグ11に接続する上層配線9および、上部電極6に接続する導電性プラグ12に接続する上層配線10を形成してMIM容量素子1を完成する。
【0054】
例えば、HDP−CVD法により第3絶縁膜8としてSiO2膜を膜厚1000nmだけ堆積し、CMP法によりその表面を平坦化する。その後、フォトリソ技術によりパターニングしたフォトレジストをマスクとしてRIE法により、第3絶縁膜8としてのSiO2膜をエッチングして、下部電極4および上部電極6にそれぞれ接続するための各接続孔をそれぞれ形成し、その後、フォトレジストを除去する。続いて、スパッタリング法とCVD法によりTiN膜とW膜を各接続孔内にそれぞれ埋め込み、CMP法により各接続孔外のTiN膜とW膜を除去して導電性プラグ11、12を形成する。その上に上層配線材料として金属窒化膜(例えばTiN膜)/AlCu膜/金属窒化膜(例えばTiN膜)を積層し、フォト技術によりパターニングしたフォトレジストをマスクとしてRIE法により上層配線材料をエッチング除去して所定形状の上層配線9,10をパターン形成し、フォトレジストを除去する。薬液洗浄などにより付着したエッチング残渣を除去し、保護膜を堆積してもよい。
【0055】
したがって、本実施形態1の半導体装置の製造方法であって、MIM容量素子1の形成方法は、半導体基板2上に下部電極用金属膜4a、絶縁膜5aおよび上部電極用金属膜6aの順にそれぞれ堆積する工程と、上部電極用金属膜6a、絶縁膜5aおよび下部電極用金属膜4aを順次選択的に除去して所定形状の上部電極6、容量絶縁膜5および下部電極4をそれぞれ形成する工程とを備え、上部電極用金属膜6aを堆積する工程は、絶縁膜5a上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する工程と、その上にスパッタリング法により金属膜を堆積する工程とを有している。
【0056】
以上により、本実施形態1によれば、半導体基板2上に、下部電極4−容量絶縁膜5−上部電極6からなるMIM容量素子1を有する半導体装置であって、上部電極4を構成する上部電極用金属膜は容量絶縁膜5との界面が、有機金属気相成長法(MOCVD)によりプラズマを用いないで堆積したアモルファス状のTiN膜などの金属窒化膜で構成されている。即ち、容量絶縁膜5となる第2絶縁膜5a上に、有機金属気相成長法(MOCVD法)でアモルファス状の金属窒化膜(例えばTiN膜)を堆積することにより、アモルファス状の金属窒化膜は導電性を有しているため、MIM容量素子形成時の異常放電を防止するため、容量絶縁膜5が絶縁破壊されることはない。このように、MIM容量素子形成時に生じる異常放電による容量絶縁膜5の絶縁破壊を抑えることができて、高容量密度のMIM容量素子1を有する半導体装置を製造することができる。これによって、歩留まりを改善することができる。これによって、MIM容量素子1の品質が向上した電子部品が得られる。
【0057】
なお、本実施形態1では、アモルファス状の金属窒化膜としてMOCVD法によりTiN膜を形成したが、これに限らず、高価ではあるが、ALD(アトミック・レイヤー・デポジション;原子気相成長法)法によってTaN膜を形成してもよい。この場合の膜厚は数オングストローム程度になり多数層を形成する。いずれのTiN膜やTaN膜などの金属窒化膜においても膜堆積時にプラズマを用いないため、従来のように島状で局所的に電荷の蓄積は起こらない。
【0058】
なお、本実施形態1では、特に説明しなかったが、本実施形態1のMIM容量素子1は、アナログ集積回路などの半導体装置に用いられる他、テレビジョンやラジオのチューナや無線LANなど高周波信号を扱うLSI(大規模集積回路)に用いられる。
【0059】
なお、以上のように、本発明の好ましい実施形態1〜3を用いて本発明を例示してきたが、本発明は、この実施形態1〜3に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態1〜3の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【0060】
本発明は、半導体装置およびその製造方法に関し、特に、下部電極用金属膜−容量絶縁膜−上部電極用金属膜(Metal−Insulator−Metal)構造のMIM容量素子を有する半導体装置およびその製造方法の分野において、上部電極は、容量絶縁膜との界面がアモルファス状の金属窒化膜であるため、MIM容量素子形成時に生じる異常放電による容量絶縁膜の破壊を抑えることができて、高容量密度のMIM容量素子を得ることができる。
【符号の説明】
【0061】
1 MIM容量素子
2 半導体基板
3 第1絶縁膜
4a 下部電極用金属膜
4 下部電極
5a 第2絶縁膜
5 容量絶縁膜
6a 上部電極用金属膜
6 上部電極
7 3層容量素子構造
8 第3絶縁膜
9 下部電極に接続する導電性プラグ
10 上部電極に接続する導電性プラグ
11 下部電極に接続する上層配線
12 上部電極に接続する上層配線
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、下部電極用金属膜−容量絶縁膜−上部電極用金属膜(Metal−Insulator−Metal)構造のMIM容量素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【0002】
従来、アナログ集積回路などの半導体装置は、高精度な容量素子を形成するために、基板から離れた多層配線上に容量素子を形成して基板との容量や基板からのノイズを低減する手法が取られている。この容量素子として、多層配線工程とのプロセスの整合性を図った金属膜−絶縁膜−金属膜で構成されたMIM容量素子を形成することが一般的である。この場合、MIM容量素子の金属膜としては、例えばアルミニウム、チタン、タンタル、タングステンなどの金属配線層を構成する材料が用いられている。また、容量絶縁膜としては、例えばSiO2、SiON、SiNなど、多層配線の層間絶縁膜材料が用いられている。
【0003】
一方、半導体装置は、プロセス微細化の進展により高集積化が進められている。このため、半導体装置に搭載される容量素子は単位面積当たりの容量を増加させることが必要になっている。一般に、MIM容量素子の静電容量Cは、C=ε・S/dで表される。ここで、εは容量絶縁膜の誘電率、SはMIM容量素子の面積、dは容量絶縁膜の厚さである。この式から静電容量Cを大きくするためには、(1)誘電率が大きい容量絶縁膜にすること、(2)MIM容量素子の面積を大きくすること、(3)容量絶縁膜を薄くすることという3つの方法があることが分かる。
【0004】
(1)の誘電率が大きい容量絶縁膜にすることは、多層配線工程とのプロセスの整合を図ることが困難となる。プロセスの微細化に伴い、配線間の容量を低減する必要があるため、より誘電率の低い材料を使う傾向にあるためである。MIM容量素子専用の高誘電率の膜を使うことは、専用設備や材料が必要になるなど製造コストを押し上げる結果になっている。
【0005】
(2)のMIM容量素子面積を大きくすることは、チップ面積の増大に繋がり、チップ当たりの製造コスト増加が避けられない。また、チップ面積を大きくすることなくMIM容量素子の面積を大きくするために、凹凸を形成した表面にMIM容量素子を形成する方法があるが、これも工程数の増加により製造コストが増加する。
【0006】
以上のようにコストの増加を抑えて単位面積当たりの容量を増加させる方法としては(3)の容量絶縁膜を薄くすることが有効な方法である。
ここで、一般的な従来のMIM容量素子の形成方法を図面を用いて説明する。
【0007】
従来のMIM容量素子の形成方法は、まず、図7に示すように、半導体基板200上にCVD法により第1絶縁膜201を堆積し、その上にスパッタリング法により下部電極用金属膜202を堆積し、その上にCVD法により第2絶縁膜203を堆積し、さらに、その上にスパッタリング法により上部電極用金属膜204を堆積させる。この上部電極用金属膜204の堆積の際に、初期段階で、第2絶縁膜203上に上部電極用金属膜材料が島状に付着するため、局所的に電荷が蓄積されて第2絶縁膜203が絶縁破壊してしまう虞が生じる。これは、スパッタリング法において、ターゲットの近傍にプラズマを生じさせてプラズマ中のイオンをターゲットに当ててターゲット材料を飛ばすことによりターゲット材料の膜を堆積させているためである。
【0008】
次に、図8に示すように、上部電極用金属膜204を選択的に除去して上部電極205を所定形状に形成する。
【0009】
その後、図9に示すように、第2絶縁膜203を選択的に除去して、絶縁のため上部電極205の下面よりも広い所定形状の容量絶縁膜206を形成する。
【0010】
続いて、図10に示すように、下部電極用金属膜202を選択的に除去して、容量絶縁膜206よりも広い所定形状の下部電極207を形成する。これによって、第1絶縁膜201上に、下部電極207、容量絶縁膜206および上部電極205の3層容量構造213を形成することができる。
【0011】
さらに、図11に示すように、第1絶縁膜201および3層容量構造213上に第3絶縁膜208を堆積し、必要であれば平坦化処理を行う。その後、第3絶縁膜208に、下部電極207と上部電極205にそれぞれに接続する導電性プラグ209、210をそれぞれ形成する。さらに、それらの上に上層配線材料を堆積し、所定のパターンニングを行って、導電性プラグ209に接続される上層配線211を形成すると共に、導電性プラグ210に接続される上層配線212を形成してMIM容量素子214を完成させる。
しかし、上記従来のMIM容量素子214の形成方法では、スパッタリング法により上部電極205の電極材料を堆積する際には、異常放電により容量絶縁膜206が絶縁破壊されることがある。特に、容量を増大させるために、容量絶縁膜206を薄くしていくとその絶縁破壊が顕著になる。
【0012】
これを解決する方法として、特許文献1のように半導体製造装置にウェハを押さえるクランプリングを設置してウェハと接触させることにより電荷をアース側に逃がす方法や、特許文献2のようにスパッタリング法によりTi膜を容量絶縁膜上に堆積させる方法がある。
【0013】
図12は、特許文献1に開示されている従来の容量素子の要部構成を示す縦断面図である。
【0014】
図12に示すように、スパッタ装置のステージ301に載置された基板302上に下部電極膜としてAlCu膜303を形成し、このAlCu膜303上であってAlCu膜303の周辺領域を除く領域に絶縁膜としてSiON膜304を形成する。次に、一端がアース設置されたクランプリング305をAlCu膜303の周辺領域303a上に接触させ、スパッタリング法によって、SiON膜304上およびSiON膜304上とAlCu膜303とを繋ぐ領域に上部電極膜としてTiN膜306を堆積させ、MIMキャパシタ構造を製造する。このTiN膜306の堆積時に、TiN膜306に飛来した電子307は、接地経路308のように、TiN膜306からAlCu膜303さらにクランプリング305を通してアース側に流れ込む。これによって、TiN膜306に蓄積されない。したがって、MIMキャパシタ構造の容量絶縁膜であるSiON膜304が絶縁破壊されることを抑制することができる。
【0015】
図13は、特許文献2に開示されている従来の容量素子の要部構成を示す縦断面図である。
【0016】
図13に示すように、容量素子400は、容量絶縁膜401を下部電極402と上部電極403との間に挟み込んだMIMキャパシタ構造を有している。この容量素子400の上部電極403は、チタンからなる下チタン層404、アルミニウムと銅との合金からなるアルミニウム銅層405、チタンからなる上チタン層406および窒化チタンからなる窒化チタン層407を、容量絶縁膜6側からこの順に積層して形成されている。また、容量素子400の下部電極402は、下チタン層408、アルミニウム銅層409、上チタン層410および窒化チタン層411を、層間絶縁膜412側からこの順で積層して形成されている。
【0017】
このように、容量素子400の上部電極403は、アルミニウム銅からなるアルミニウム銅層405を含む。このアルミニウム銅層405は、容量絶縁膜401上に、チタンからなる下チタン層404を介して積層されている。
【0018】
アルミニウムは、チタンを含む金属材料に対する濡れ性に優れている。このため、チタンを含む金属材料に対しては、アルミニウムを含む金属材料が水玉状態で局所的に付着するといったことはない。したがって、アルミニウム銅層405が下チタン層404を介して容量絶縁膜401上に積層される構造では、スパッタ法によるアルミニウム銅層405の形成時における異常放電を防止することができ、その異常放電による容量絶縁膜401の絶縁破壊を防止することができる。
【先行技術文献】
【特許文献】
【0019】
【特許文献1】特開2004−6444号公報
【特許文献2】特開2008−140850号公報
【発明の概要】
【発明が解決しようとする課題】
【0020】
特許文献1に開示されているスパッタリング法によって容量絶縁膜304上に上部電極膜としてTiN膜306を堆積させてMIMキャパシタ構造を製造する方法では、スパッタリング法により初期段階では飛び散ったTiN膜材料が小さいアイランドから大きいアイランドに広がり、さらにアイランドが広がって膜を形成するものであるが、アイランド状態で電荷が過度に蓄積されて薄い容量絶縁膜304を絶縁破壊してしまう場合には、アイランド状態のTiN膜材料とクランプリング305とは接続されておらず、アイランド状態のTiN膜材料からクランプリング305を通して、蓄積電荷をアース側に逃がすことができない。また、特許文献1のように、クランプリング305をウェハ上の半導体装置形成領域(AlCu膜303の周辺領域303a)上に接触させて上部電極膜の蓄積電荷をクランプリング305を通してアース側に逃がして容量絶縁膜304の絶縁破壊を防止する方法では、クランプリング305をウェハ上の半導体装置形成領域に接触させる必要があり、この分、ウェハ上の半導体装置形成領域を狭めることになって好ましくない。
【0021】
特許文献2に開示されている従来の半導体装置では、半導体装置製造工程の最終段階で水素含有雰囲気でのシンター処理の際に、Ti膜(下チタン層404,408)が水素を吸蔵し、LSI内のMIMキャパシタ構造で覆われた部分と覆われていない部分とで半導体素子(トランジスタ)の特性が異なるものとなってしまう。
【0022】
本発明は、上記従来の問題を解決するもので、MIM容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のMIM容量素子を得ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0023】
本発明の半導体装置は、半導体基板上に、下部電極−容量絶縁膜−上部電極からなるMIM容量素子が設けられた半導体装置において、該上部電極を構成する上部電極用金属膜は該容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜で構成されているものであり、そのことにより上記目的が達成される。
【0024】
また、好ましくは、本発明の半導体装置におけるアモルファス状の金属窒化膜は有機金属気相成長法(MOCVD)により堆積されている。
【0025】
さらに、好ましくは、本発明の半導体装置におけるアモルファス状の金属窒化膜は、TiN膜またはTaN膜である。
【0026】
さらに、好ましくは、本発明の半導体装置における上部電極は、金属窒化膜/AlCu膜/MOCVD−金属窒化膜から構成されている。
【0027】
さらに、好ましくは、本発明の半導体装置における容量絶縁膜はSiO2膜またはSiON膜である。
【0028】
さらに、好ましくは、本発明の半導体装置における下部電極は、金属窒化膜/AlCu膜/金属窒化膜から構成されている。
【0029】
本発明の半導体装置の製造方法は、半導体基板上に、下部電極−容量絶縁膜−上部電極からなるMIM容量素子を形成する半導体装置の製造方法において、該半導体基板上に下部電極用金属膜、絶縁膜および上部電極用金属膜をこの順に堆積する工程と、該上部電極用金属膜、該絶縁膜および該下部電極金属膜を選択的に順次除去して所定形状の該上部電極、該容量絶縁膜および該下部電極を順次形成する工程とを備え、該上部電極用金属膜を堆積する工程は、該絶縁膜上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する金属窒化膜堆積工程を有するものであり、そのことにより上記目的が達成される。
【0030】
また、好ましくは、本発明の半導体装置の製造方法における上部電極用金属膜を堆積する工程は、前記金属窒化膜堆積工程の後に、プラズマを用いて前記窒化金属膜の膜抵抗を下げる改質処理を行う改質処理工程を更に有する。
【0031】
さらに、好ましくは、本発明の半導体装置の製造方法における上部電極用金属膜を堆積する工程は、前記改質処理工程の後に、スパッタリング法により金属膜を堆積する工程を更に有する。
【0032】
さらに、好ましくは、本発明の半導体装置の製造方法における金属膜としてはAlCu膜と窒化金属膜である。
【0033】
さらに、好ましくは、本発明の半導体装置の製造方法における絶縁膜を堆積する工程は、該絶縁膜としてSiO2膜またはSiON膜を堆積する。
【0034】
さらに、好ましくは、本発明の半導体装置の製造方法におけるアモルファス状の金属窒化膜は、TiN膜またはTaN膜である。
【0035】
さらに、好ましくは、本発明の半導体装置の製造方法における下部電極として、金属窒化膜/AlCu膜/金属窒化膜をこの順にそれぞれ形成する。
【0036】
上記構成により、以下、本発明の作用を説明する。
【0037】
本発明においては、上部電極用金属膜を堆積する工程は、絶縁膜上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する工程と、その上にスパッタリング法により金属膜を堆積する工程とを有している。
【0038】
このように、上部電極は、容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜であるので、MIM容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のMIM容量素子が得られる。
【発明の効果】
【0039】
以上により、本発明によれば、上部電極は、容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜であるため、MIM容量素子形成時に生じる異常放電による容量絶縁膜の破壊を抑えることができて、高容量密度のMIM容量素子を得ることができる。
【図面の簡単な説明】
【0040】
【図1】本発明の実施形態1におけるMIM容量素子の要部構成例を示す縦断面図である。
【図2】図1のMIM容量素子の形成方法における下部電極用金属膜、絶縁膜および上部電極用金属膜の堆積工程を説明するための要部縦断面図である。
【図3】図1のMIM容量素子の形成方法における上部電極形成工程を説明するための要部縦断面図である。
【図4】図1のMIM容量素子の形成方法における容量絶縁膜形成工程を説明するための要部縦断面図である。
【図5】図1のMIM容量素子の形成方法における下部電極形成工程を説明するための要部縦断面図である。
【図6】図1のMIM容量素子の形成方法における導電性プラグおよび上層配線形成工程を説明するための要部縦断面図である。
【図7】従来のMIM容量素子の形成方法における下部電極用金属膜、絶縁膜および上部電極用金属膜の堆積工程を説明するための要部縦断面図である。
【図8】従来のMIM容量素子の形成方法における上部電極形成工程を説明するための要部縦断面図である。
【図9】従来のMIM容量素子の形成方法における容量絶縁膜形成工程を説明するための要部縦断面図である。
【図10】従来のMIM容量素子の形成方法における下部電極形成工程を説明するための要部縦断面図である。
【図11】従来のMIM容量素子の形成方法における導電性プラグおよび上層配線形成工程を説明するための要部縦断面図である。
【図12】特許文献1に開示されている従来の容量素子の要部構成を示す縦断面図である。
【図13】特許文献2に開示されている従来の容量素子の要部構成を示す縦断面図である。
【発明を実施するための形態】
【0041】
以下に、本発明のMIM容量素子を有する半導体装置およびその製造方法の実施形態1について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。
【0042】
(実施形態1)
図1は、本発明の実施形態1におけるMIM容量素子の要部構成例を示す縦断面図である。
【0043】
図1において、半導体基板2上に絶縁膜3が形成され、この絶縁膜3上に下部電極4、容量絶縁膜5および上部電極6がこの順に形成されて3層容量素子構造7が形成されている。さらに、これらの絶縁膜3および3層容量素子構造7上に絶縁膜8が形成され、絶縁膜8上に上層配線9,10が所定配線形状にパターンニングされている。この下部電極4が導電性プラグ11により上層配線9に接続され、上部電極6が導電性プラグ12により上層配線10に接続されている。これによって、本実施形態1のMIM容量素子1が構成されている。
【0044】
このように、本実施形態1のMIM容量素子1は、下部電極4−容量絶縁膜5−上部電極6からなる3層容量素子構造7を有し、上部電極6は、容量絶縁膜5との界面が、プラズマを用いないで堆積させたアモルファス状の金属窒化膜であることを特徴構成としている。この場合のアモルファス状の金属窒化膜は有機金属気相成長法によりプラズマを用いないで堆積されている。
【0045】
上記構成によれば、アモルファス状の金属窒化膜は導電性を有しMIM容量素子形成時の異常放電を防止するため、容量絶縁膜5が破壊されることがない。
【0046】
また、アモルファス状の金属窒化膜は、TiN膜またはTaN膜であってもよい。これらの有機金属ソースは広く半導体装置の製造に用いられており、特別な装置の追加が必要なく、コストの上昇を抑えることができる。
【0047】
以下、本実施形態1におけるMIM容量素子1の形成方法について図面を用いて詳細に説明する。
まず、図2に示すように、半導体基板2上に、CVD法により第1絶縁膜3を堆積し、第1絶縁膜3上に、スパッタリング法により下部電極用金属膜4aを堆積し、下部電極用金属膜4a上にCVD法により第2絶縁膜5aを堆積し、第2絶縁膜5a上に上部電極用金属膜6aとして、MOCVD法(Metal Organic Chemical Vapor Deposition;有機金属化学気相成長法)によりウェハを加熱してアモルファス状の窒化金属膜、例えばTiN膜を堆積させ、さらにその上にスパッタリング法により金属膜として例えばAlCu膜とTiN膜を堆積させる。この場合、アモルファス状の窒化金属膜の堆積時は、プラズマを用いていないため、従来のような局所的な電荷の蓄積は発生せず、従来のTi膜のようにシンター処理時の水素の吸蔵もない。厳密に説明すると、アモルファス状の窒化金属膜の堆積後にプラズマを用いて窒化金属膜の膜抵抗を下げるために改質処理(トリートメント処理)を行うが、このときは既に窒化金属膜は膜状になっているので、従来のように島状で局所的に電荷の蓄積は起こらない。
【0048】
例えば、第1絶縁膜3としてSiO2膜を膜厚800nmで堆積し、下部電極用金属膜4aとしてTiN膜/AlCu膜/TiN膜(金属窒化膜/AlCu膜/金属窒化膜)の積層膜の膜厚をそれぞれ50nm/400nm/50nmで堆積し、第2絶縁膜5aとしてSiON膜の膜厚を30nmで堆積し、上部電極用金属膜6aとして、第2絶縁膜5aの絶縁破壊を防止するためにMOCVD−TiN膜をその膜厚3nmで堆積した後に、金属膜としてAlCu膜とTiN膜の膜厚をそれぞれ50nmで堆積させる。即ち、上部電極6は、金属窒化膜(例えばTiN膜)/AlCu膜/MOCVD−金属窒化膜(例えばMOCVD−TiN膜)から構成されている。
【0049】
上部電極用金属膜6aとしてのMOCVD−TiN膜は、有機金属ソースの熱分解によりTiN膜が堆積されるので、堆積時に異常放電は発生しない。AlCu膜をスパッタリング法により堆積する際には、導電性を有するMOCVD−TiN膜で覆われているので電荷が集中することがなく、異常放電による第2絶縁膜5a(容量絶縁膜5)の絶縁破壊は起きない。
【0050】
次に、図3に示すように、上部電極用金属膜6aを選択的に除去して所定形状(例えば平面視正方形または矩形状)の上部電極16を形成する。例えば公知のフォトリソ技術により、パターニングしたフォトレジストをマスクとしてRIE法により、上部電極用金属膜6aをエッチングし、フォトレジストをアッシングして除去する。薬液洗浄などにより付着したエッチング残渣を除去する工程を加えてもよい。
【0051】
その後、図4に示すように、第2絶縁膜5aを選択的に除去して所定形状の容量絶縁膜5を形成する。例えばフォトリソ技術により、パターニングしたフォトレジストをマスクとしてRIE法により第2絶縁膜5aとしてのSiON膜をエッチングし、フォトレジストをアッシングして除去する。上部電極形成時に一括して第2絶縁膜5aをエッチングすることでフォトリソ工程とマスクを削減することもできる。ここでは、容量絶縁膜5は、上部電極6よりも広く形成されて絶縁距離を稼いでいる。
【0052】
続いて、図5に示すように、下部電極用金属膜4aを選択的に除去して所定形状の下部電極4を形成すると共に、このとき同時に下部配線も形成する。例えばフォトリソ技術により、パターニングしたフォトレジストをマスクとしてRIE法により下部電極用金属膜4aをエッチングし、フォトレジストをアッシングして除去する。薬液洗浄などにより付着したエッチング残渣を除去する工程を加えてもよい。これによって、第1絶縁膜3上に、下部電極4、容量絶縁膜5および上部電極6の3層容量構造7を形成することができる。
【0053】
さらに、図6に示すように、第1絶縁膜3および3層容量構造7上に第3絶縁膜8を堆積し、必要であれば平坦化処理をした後、下部電極4および上部電極6のそれぞれに接続する導電性プラグ11、12をそれぞれ形成し、下部電極4に接続する導電性プラグ11に接続する上層配線9および、上部電極6に接続する導電性プラグ12に接続する上層配線10を形成してMIM容量素子1を完成する。
【0054】
例えば、HDP−CVD法により第3絶縁膜8としてSiO2膜を膜厚1000nmだけ堆積し、CMP法によりその表面を平坦化する。その後、フォトリソ技術によりパターニングしたフォトレジストをマスクとしてRIE法により、第3絶縁膜8としてのSiO2膜をエッチングして、下部電極4および上部電極6にそれぞれ接続するための各接続孔をそれぞれ形成し、その後、フォトレジストを除去する。続いて、スパッタリング法とCVD法によりTiN膜とW膜を各接続孔内にそれぞれ埋め込み、CMP法により各接続孔外のTiN膜とW膜を除去して導電性プラグ11、12を形成する。その上に上層配線材料として金属窒化膜(例えばTiN膜)/AlCu膜/金属窒化膜(例えばTiN膜)を積層し、フォト技術によりパターニングしたフォトレジストをマスクとしてRIE法により上層配線材料をエッチング除去して所定形状の上層配線9,10をパターン形成し、フォトレジストを除去する。薬液洗浄などにより付着したエッチング残渣を除去し、保護膜を堆積してもよい。
【0055】
したがって、本実施形態1の半導体装置の製造方法であって、MIM容量素子1の形成方法は、半導体基板2上に下部電極用金属膜4a、絶縁膜5aおよび上部電極用金属膜6aの順にそれぞれ堆積する工程と、上部電極用金属膜6a、絶縁膜5aおよび下部電極用金属膜4aを順次選択的に除去して所定形状の上部電極6、容量絶縁膜5および下部電極4をそれぞれ形成する工程とを備え、上部電極用金属膜6aを堆積する工程は、絶縁膜5a上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する工程と、その上にスパッタリング法により金属膜を堆積する工程とを有している。
【0056】
以上により、本実施形態1によれば、半導体基板2上に、下部電極4−容量絶縁膜5−上部電極6からなるMIM容量素子1を有する半導体装置であって、上部電極4を構成する上部電極用金属膜は容量絶縁膜5との界面が、有機金属気相成長法(MOCVD)によりプラズマを用いないで堆積したアモルファス状のTiN膜などの金属窒化膜で構成されている。即ち、容量絶縁膜5となる第2絶縁膜5a上に、有機金属気相成長法(MOCVD法)でアモルファス状の金属窒化膜(例えばTiN膜)を堆積することにより、アモルファス状の金属窒化膜は導電性を有しているため、MIM容量素子形成時の異常放電を防止するため、容量絶縁膜5が絶縁破壊されることはない。このように、MIM容量素子形成時に生じる異常放電による容量絶縁膜5の絶縁破壊を抑えることができて、高容量密度のMIM容量素子1を有する半導体装置を製造することができる。これによって、歩留まりを改善することができる。これによって、MIM容量素子1の品質が向上した電子部品が得られる。
【0057】
なお、本実施形態1では、アモルファス状の金属窒化膜としてMOCVD法によりTiN膜を形成したが、これに限らず、高価ではあるが、ALD(アトミック・レイヤー・デポジション;原子気相成長法)法によってTaN膜を形成してもよい。この場合の膜厚は数オングストローム程度になり多数層を形成する。いずれのTiN膜やTaN膜などの金属窒化膜においても膜堆積時にプラズマを用いないため、従来のように島状で局所的に電荷の蓄積は起こらない。
【0058】
なお、本実施形態1では、特に説明しなかったが、本実施形態1のMIM容量素子1は、アナログ集積回路などの半導体装置に用いられる他、テレビジョンやラジオのチューナや無線LANなど高周波信号を扱うLSI(大規模集積回路)に用いられる。
【0059】
なお、以上のように、本発明の好ましい実施形態1〜3を用いて本発明を例示してきたが、本発明は、この実施形態1〜3に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態1〜3の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【0060】
本発明は、半導体装置およびその製造方法に関し、特に、下部電極用金属膜−容量絶縁膜−上部電極用金属膜(Metal−Insulator−Metal)構造のMIM容量素子を有する半導体装置およびその製造方法の分野において、上部電極は、容量絶縁膜との界面がアモルファス状の金属窒化膜であるため、MIM容量素子形成時に生じる異常放電による容量絶縁膜の破壊を抑えることができて、高容量密度のMIM容量素子を得ることができる。
【符号の説明】
【0061】
1 MIM容量素子
2 半導体基板
3 第1絶縁膜
4a 下部電極用金属膜
4 下部電極
5a 第2絶縁膜
5 容量絶縁膜
6a 上部電極用金属膜
6 上部電極
7 3層容量素子構造
8 第3絶縁膜
9 下部電極に接続する導電性プラグ
10 上部電極に接続する導電性プラグ
11 下部電極に接続する上層配線
12 上部電極に接続する上層配線
【特許請求の範囲】
【請求項1】
半導体基板上に、下部電極−容量絶縁膜−上部電極からなるMIM容量素子が設けられた半導体装置において、
該上部電極を構成する上部電極用金属膜は該容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜で構成されている半導体装置。
【請求項2】
前記アモルファス状の金属窒化膜は有機金属気相成長法(MOCVD)により堆積されている請求項1に記載の半導体装置。
【請求項3】
前記アモルファス状の金属窒化膜は、TiN膜またはTaN膜である請求項1に記載の半導体装置。
【請求項4】
前記上部電極は、金属窒化膜/AlCu膜/MOCVD−金属窒化膜から構成されている請求項1に記載の半導体装置。
【請求項5】
前記容量絶縁膜はSiO2膜またはSiON膜である請求項1に記載の半導体装置。
【請求項6】
前記下部電極は、金属窒化膜/AlCu膜/金属窒化膜から構成されている請求項1に記載の半導体装置。
【請求項7】
半導体基板上に、下部電極−容量絶縁膜−上部電極からなるMIM容量素子を形成する半導体装置の製造方法において、
該半導体基板上に下部電極用金属膜、絶縁膜および上部電極用金属膜をこの順に堆積する工程と、
該上部電極用金属膜、該絶縁膜および該下部電極金属膜を選択的に順次除去して所定形状の該上部電極、該容量絶縁膜および該下部電極を順次形成する工程とを備え、
該上部電極用金属膜を堆積する工程は、該絶縁膜上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する金属窒化膜堆積工程を有する半導体装置の製造方法。
【請求項8】
前記上部電極用金属膜を堆積する工程は、前記金属窒化膜堆積工程の後に、プラズマを用いて前記窒化金属膜の膜抵抗を下げる改質処理を行う改質処理工程を更に有する請求項7に記載の半導体装置の製造方法。
【請求項9】
前記上部電極用金属膜を堆積する工程は、前記改質処理工程の後に、スパッタリング法により金属膜を堆積する工程を更に有する請求項8に記載の半導体装置の製造方法。
【請求項10】
前記金属膜としてはAlCu膜と窒化金属膜である請求項9に記載の半導体装置の製造方法。
【請求項11】
前記絶縁膜を堆積する工程は、該絶縁膜としてSiO2膜またはSiON膜を堆積する請求項7に記載の半導体装置の製造方法。
【請求項12】
前記アモルファス状の金属窒化膜は、TiN膜またはTaN膜である請求項7に記載の半導体装置の製造方法。
【請求項13】
前記下部電極として、金属窒化膜/AlCu膜/金属窒化膜をこの順にそれぞれ形成する請求項7に記載の半導体装置の製造方法。
【請求項1】
半導体基板上に、下部電極−容量絶縁膜−上部電極からなるMIM容量素子が設けられた半導体装置において、
該上部電極を構成する上部電極用金属膜は該容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜で構成されている半導体装置。
【請求項2】
前記アモルファス状の金属窒化膜は有機金属気相成長法(MOCVD)により堆積されている請求項1に記載の半導体装置。
【請求項3】
前記アモルファス状の金属窒化膜は、TiN膜またはTaN膜である請求項1に記載の半導体装置。
【請求項4】
前記上部電極は、金属窒化膜/AlCu膜/MOCVD−金属窒化膜から構成されている請求項1に記載の半導体装置。
【請求項5】
前記容量絶縁膜はSiO2膜またはSiON膜である請求項1に記載の半導体装置。
【請求項6】
前記下部電極は、金属窒化膜/AlCu膜/金属窒化膜から構成されている請求項1に記載の半導体装置。
【請求項7】
半導体基板上に、下部電極−容量絶縁膜−上部電極からなるMIM容量素子を形成する半導体装置の製造方法において、
該半導体基板上に下部電極用金属膜、絶縁膜および上部電極用金属膜をこの順に堆積する工程と、
該上部電極用金属膜、該絶縁膜および該下部電極金属膜を選択的に順次除去して所定形状の該上部電極、該容量絶縁膜および該下部電極を順次形成する工程とを備え、
該上部電極用金属膜を堆積する工程は、該絶縁膜上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する金属窒化膜堆積工程を有する半導体装置の製造方法。
【請求項8】
前記上部電極用金属膜を堆積する工程は、前記金属窒化膜堆積工程の後に、プラズマを用いて前記窒化金属膜の膜抵抗を下げる改質処理を行う改質処理工程を更に有する請求項7に記載の半導体装置の製造方法。
【請求項9】
前記上部電極用金属膜を堆積する工程は、前記改質処理工程の後に、スパッタリング法により金属膜を堆積する工程を更に有する請求項8に記載の半導体装置の製造方法。
【請求項10】
前記金属膜としてはAlCu膜と窒化金属膜である請求項9に記載の半導体装置の製造方法。
【請求項11】
前記絶縁膜を堆積する工程は、該絶縁膜としてSiO2膜またはSiON膜を堆積する請求項7に記載の半導体装置の製造方法。
【請求項12】
前記アモルファス状の金属窒化膜は、TiN膜またはTaN膜である請求項7に記載の半導体装置の製造方法。
【請求項13】
前記下部電極として、金属窒化膜/AlCu膜/金属窒化膜をこの順にそれぞれ形成する請求項7に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2011−166032(P2011−166032A)
【公開日】平成23年8月25日(2011.8.25)
【国際特許分類】
【出願番号】特願2010−29518(P2010−29518)
【出願日】平成22年2月12日(2010.2.12)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成23年8月25日(2011.8.25)
【国際特許分類】
【出願日】平成22年2月12日(2010.2.12)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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