【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板１０上にメインブロック１１と周辺ブロック１２とが混載された半導体集積回路において、半導体基板１０上のメインブロック１１に形成され、第１のトレンチキャパシタを有するメイン回路と、半導体基板１０上の周辺ブロック１２に形成され、第２のトレンチキャパシタを有するアナログ回路とを備える。 （もっと読む）

【課題】作製工程が簡略化され、容量素子の面積が縮小化された昇圧回路を有する半導体
装置を提供することを課題とする。
【解決手段】直列に接続され、第１の入力端子部から出力端子部へ整流作用を示す複数の
整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される第１の配線
及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有し、昇圧された電位
を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第１の
電極及び第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜
で設けられた容量素子とを有し、複数の容量素子において少なくとも１段目の容量素子を
第１の電極及び第２の電極が導電膜で設けられた容量素子とする。 （もっと読む）

【課題】ＰＮ接合構造の可変容量素子は、逆電圧を印可するため、少なからぬリーク電流を生じる。リーク電流の小さい理想的な半導体可変容量素子を提供する。
【解決手段】Ｐ型半導体層１とＮ型半導体層２よりなる積層体と電極との間に絶縁層３を設けることにより、リーク電流の流れない半導体可変容量素子が可能となった。また、電極への逆方向バイアス電圧の印加により、低周波において、印加された逆方向バイアス電圧に比例する可変容量を生じる。 （もっと読む）

【課題】ＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整が可能な技術を提供する。
【解決手段】半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。 （もっと読む）

【課題】トランジスタの容量の各成分や配線容量を分離してパラメータを最適化することが可能な半導体装置、パラメータ最適化方法、及びプログラムを提供すること。
【解決手段】ＭＯＳトランジスタから構成されたプリミティブゲート回路１１ａを奇数段でリング状に結合した第１リングオシレータ部１１の各前記プリミティブゲート回路の出力部と電気的に接続された負荷部１２となる第１配線を有する配線負荷パターンと、第２リングオシレータ部の各プリミティブゲート回路の出力部が第２配線を介して負荷部となるＭＯＳトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、第３リングオシレータ部の各プリミティブゲート回路の出力部が第３配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、を備え、複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、複数の拡散層負荷パターンは、パターンごとに容量負荷が異なる。 （もっと読む）

【課題】ＥＭＩフィルタが形成された半導体素子の小型化を図る。
【解決手段】本発明の実施形態のＥＭＩフィルタは、第１のダイオードＤ１、第１のキャパシタＣ１、及び抵抗体Ｒを備える。第１のダイオードは、第１の半導体層中に設けられ、上記第１の電極、上記第１の半導体層、その表面に形成されたｎ形の第２の半導体層２Ａ、及びその表面上に形成された第２の電極１１を有する。第１のキャパシタは、上記第１の半導体層１表面に形成され、上記第１の電極、上記第１の半導体層、その表面上に形成された第１の誘電体膜１０Ａ、及びその上に形成され第２の電極と電気的に接続された第３の電極１２を有する。抵抗体は、第１の半導体層上に形成され、第１のダイオードの第２の電極と電気的に接続された第４の電極１４を有する。 （もっと読む）

【課題】ＥＯＴの低減及びリーク電流の低減を両立できる半導体装置の製造方法を提供すること。
【解決手段】被処理体上に第１の高誘電率絶縁膜を成膜する第１の成膜工程と、前記第１の高誘電率絶縁膜を、６５０℃以上で６０秒未満の間熱処理する結晶化熱処理工程と、前記第１の高誘電率絶縁膜上に、前記第１の高誘電率絶縁膜の金属元素のイオン半径よりも小さいイオン半径を有する金属元素を有し、前記第１の高誘電率絶縁膜よりも比誘電率が大きい、第２の高誘電率絶縁膜を成膜する第２の成膜工程と、を含む、半導体装置の製造方法。 （もっと読む）

【課題】半導体基板上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことを可能とした半導体装置を提供する。
【解決手段】Ｐ型のシリコン基板１と、シリコン基板１に設けられたＮ−領域１１と、Ｎ−領域１１上に設けられた第１の誘電体膜１５と、第１の誘電体膜１５上に設けられた第１の電極１７と、第１の電極１７の上面に設けられた第２の誘電体膜１９と、第１の電極１７の側面に設けられた第３の誘電体膜２１と、Ｐ型のシリコン基板１のうちのＮ−領域１１に隣接する隣接領域５上に設けられた第４の誘電体膜２３と、第２の誘電体膜１９と第３の誘電体膜２１及び第４の誘電体膜２３を覆うようにシリコン基板１の上方に設けられた第２の電極２４と、を有する。 （もっと読む）

【課題】保護素子とガードリング領域との間のウィークスポットが破壊される危険性を軽減する。
【解決手段】半導体集積回路は、静電保護回路の保護素子Ｍｎ２を形成するために、第１導電型の半導体領域Ｐ−Ｗｅｌｌと第２導電型の第１不純物領域Ｎと第１導電型の第２不純物領域Ｐにより形成されたガードリングＧｒｄ＿Ｒｎｇを具備する。第１不純物領域Ｎは、長辺と短辺を有する長方形の平面構造として半導体領域の内部に形成される。ガードリングは、第１不純物領域Nの周辺を取り囲んで半導体領域の内部に形成される。第１不純物領域Nの長方形の平面構造の短辺には、ウィークスポットＷｋ＿ＳＰが形成される。長方形の長辺と対向するガードリングの第１部分では、複数の電気的コンタクトが形成される。長方形の短辺に形成されるウィークスポットと対向するガードリングの第２部分では、複数の電気的コンタクトの形成が省略される。 （もっと読む）

【課題】ＥＭＩ低減に有効な半導体集積回路システムを提供する。
【解決手段】バスライン８上に配置された中央演算処理装置１と、演算論理装置６と、デカップリングキャパシタ形成領域１００・合成論理形成領域２００・インピーダンス形成領域３００を有する半導体集積回路４００と、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６・電源配線配置配線情報格納部２８を有する記憶装置２とを備え、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６のそれぞれの格納データに基づいて、それぞれ合成論理形成領域２００・デカップリングキャパシタ形成領域１００・インピーダンス形成領域３００における配置配線を実行する半導体集積回路システム１０。 （もっと読む）

【課題】半導体集積回路において消費電力を低減するとともに、ノイズの発生を低減する。
【解決手段】半導体集積回路は、複数のＤＦＦを有し、その少なくとも１つが冗長回路とされる。半導体集積回路が通常動作モードである際に、ＡＮＤゲート１によって冗長回路であるＤＦＦ３−３に印加されるクロック信号を停止する。冗長回路へのクロック信号が停止されると、当該冗長回路においてクロック信号が停止された状態における冗長回路のドレイン−グランド間容量よりもその容量を増加させる。 （もっと読む）

【課題】エネルギー変換素子並びにその製造及び動作方法を提供する。
【解決手段】エネルギー変換素子並びにその製造及び動作方法に係り、該エネルギー変換素子は、複数のドーピング領域を含むモノリシック単結晶シリコン層、単結晶シリコン層に内在し、複数のドーピング領域のうち１つのドーピング領域３０にのみ連結された振動体３２、３４、振動体３２、３４に印加される入力信号が経由するＰＮ接合ダイオード（第１ダイオード）、及び振動体３２、３４から出力される信号が経由するＰＮ接合ダイオード（第２ダイオード）を含み、単結晶シリコン層は、内部に密閉された空間６０を含み、振動体３２、３４は、空間６０に備えられてもよい。 （もっと読む）

【課題】フローティングゲート−基板間容量の影響を抑制し、高度な閾値の制御を実現するニューロンＣＭＯＳ回路を提供する。また、そのようなニューロンＣＭＯＳ回路を備える電子回路を提供する。
【解決手段】本発明の一実施形態によると、基板に形成され、ＣＭＯＳ回路を構成し、共通するフローティングゲート及び複数の入力ゲートを有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを有し、前記共通するフローティングゲートと前記基板との間の容量は、前記複数の入力ゲートのうちの一つの入力ゲート電極と前記共通するフローティングゲートとの間の容量と概略等しいことを特徴とするニューロンＣＭＯＳ回路が提供される。 （もっと読む）

【課題】半導体層を用いた素子を配線層間に形成し、かつ、ゲート電極の材料を、配線の材料以外の導電体にする。
【解決手段】第１配線層１５０の表層には、第１配線２１０が埋め込まれている。第１配線２１０上には、ゲート電極２１８が形成されている。ゲート電極２１８は、第１配線２１０に接続している。ゲート電極２１８は、第１配線２１０とは別工程で形成されている。このため、ゲート電極２１８を第１配線２１０とは別の材料で形成することができる。そしてゲート電極２１８上には、ゲート絶縁膜２１９及び半導体層２２０が形成されている。 （もっと読む）

【課題】複数の抵抗の変化率差を抑制すること。
【解決手段】分圧回路１１は、直列接続された２つの抵抗Ｒ１，Ｒ２を有している。第１の抵抗Ｒ１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。第１の抵抗Ｒ１は、Ｐ型の半導体基板に形成されたＮ型のウェル領域（基板領域）３１と、このウェル領域３１に形成されたＰ型の拡散領域３３を含む。第２の抵抗Ｒ２は、Ｐ型の半導体基板に形成されたＮ型のウェル領域３２と、このウェル領域３２に形成されたＰ型の拡散領域３４を含む。第１のウェル領域３１には、入力電圧Ｖｉｎが供給される。第２のウェル領域３２は、第１の拡散領域３３に設定された分圧ノードＮｄと接続されている。 （もっと読む）

【課題】小型化が可能な電磁波干渉フィルタを提供すること。
【解決手段】実施形態に係る電磁波干渉フィルタ１０は、半導体基板１１の表面上に形成された抵抗Ｒ、およびこの抵抗Ｒの両端にそれぞれ電気的に接続された一対のキャパシタＣ、をそれぞれ具備する複数の電磁波干渉フィルタ回路１２と、これらの電磁波干渉フィルタ回路１２間の半導体基板１１に埋め込み形成された素子分離層１３と、を具備する。 （もっと読む）

【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。 （もっと読む）

【課題】本発明は、特別な装置を用いずに、微細素子の容量を直接測定することができる容量測定回路、半導体装置および容量測定方法を提供する。
【解決手段】本発明に係る容量測定回路１は、少なくとも１つの第１リングオシレータ（測定用リングオシレータ４）と、第１周辺回路部（測定用周辺回路部５）と、第２リングオシレータ（参照用リングオシレータ６）と、第２周辺回路部（参照用周辺回路部７）とを備えている。第１リングオシレータおよび第２リングオシレータに電力を供給する電源と、第１周辺回路部および第２周辺回路部に電力を供給する電源とは異なる。容量測定回路１は、第１出力信号の周波数および第１リングオシレータに流れる電流値より算出した第１容量から、第２出力信号の周波数および第２リングオシレータに流れる電流値より算出した第２容量を差引くことで測定対象の容量を測定することができる。 （もっと読む）