半導体集積回路のレイアウト設計方法
【課題】ＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整が可能な技術を提供する。
【解決手段】半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。
【解決手段】半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の自動レイアウト設計方法に関し、特に、レイアウト配線のタイミング収束に対する自動レイアウト設計方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の分野では、デバイスの高速動作が進み、動作の基準となるクロックに対し、入力するデータの有効時間（以降、Ｖａｌｉｄ幅と称す）は小さくなり、入力データのＳＥＴＵＰ、ＨＯＬＤといったクロックに対するタイミングの制約も厳しくなっている。また、大規模なデバイスの設計を短期間で行う要求が有ることから、セルベースの自動レイアウト設計が一般に行われるようになってきている。
【０００３】
高速かつ大規模なデバイスを短期間で設計する自動レイアウトの技術分野では、配線容量負荷とクロックに対する信号のＳＥＴＵＰ時間とＨＯＬＤ時間といったタイミングを自動で補正（調整）できる方法が望まれるようになってきている（例えば、特許文献１参照）。
【０００４】
特許文献１（特開２００４−８６７７２号公報）には、半導体集積回路の設計を支援する半導体集積回路設計支援装置に関する技術が開示されている。その特許文献１に開示されている技術では、予備で分散配置されるダミーセルを使用して入力波形の傾きを自動的に補正している。特許文献１の記載を参照すると、その半導体集積回路設計支援装置は、被駆動セルへ入力される入力波形の傾きが所定値よりも大きい駆動セルを違反セルとして特定している。また、その半導体集積回路設計支援装置は、回路バグを修正するために設けられたダミーセルを検索する機能を備えている。そして、特定された違反セルと、違反セルによって駆動される被駆動セルと、ダミーセルとの組み合わせによる論理一致処理を実行して、違反セルと被駆動セルとにダミーセルを加えて再配線を実行している。
【０００５】
図１Ａ、図１Ｂは、特許文献１に記載の半導体集積回路設計支援装置の動作を示すフローチャートである。まず、通常セルを配置する（ステップＳ１）。そして、回路バグが発生したときの修正工数を抑えるための機能リペアセルを配置する（ステップＳ２）。次にステップＳ１において配置した通常セル同士を配線する（ステップＳ３）。その後、各通常セルの遅延情報を抽出する（ステップＳ４）。そして、被駆動セルへ入力される入力波形の傾き（ＳＬＥＷ）が所定値よりも大きいか否かを判断する（ステップＳ５）。被駆動セルへ入力される入力波形の傾き（ＳＬＥＷ）が所定値よりも大きくないときは（ステップＳ５においてＹＥＳ）、処理を終了する。被駆動セルへ入力される入力波形の傾き（ＳＬＥＷ）が所定値よりも大きいときは（ステップＳ５においてＮＯ）、ＳＬＥＷが所定値よりも大きい駆動セルとＳＬＥＷが所定値よりも大きい駆動セルによって駆動される被駆動セルとが１対１であるか否かを判断する（ステップＳ６）。
【０００６】
図２は、特許文献１に記載の半導体集積回路設計装置において、ダミーセルを検索する方法を説明する図である。ＳＬＥＷが所定値よりも大きい駆動セルと被駆動セルとが１対１であると判断されたときは（ステップＳ６においてＹＥＳ）、駆動セルと被駆動セルとの間の中間点の座標を算出する（ステップＳ７）。図２に示す例では、駆動セル１０５と被駆動セル１０６との間の中間点１１４の座標を算出する。
【０００７】
そして、駆動セル１０５と被駆動セル１０６とを結ぶ線を対角線１１１とする矩形領域１１２の中において、中間点１１４から駆動セル１０５と被駆動セル１０６とに向って機能リペアセル１０７を検索する（ステップＳ８）。
【０００８】
矩形領域１１２の中に機能リペアセル１０７が存在しなかったときは（ステップＳ９においてＮＯ）、矩形領域１１２を任意の倍率によって拡大する。そして、矩形領域１１２を囲むように配置された矩形領域１１３において機能リペアセル１１０を検索する（ステップＳ１０）。
【０００９】
矩形領域１１２の中に機能リペアセル１０７が存在したとき（ステップＳ９においてＹＥＳ）、または矩形領域１１３の中に機能リペアセル１１０が存在したとき（ステップＳ１１においてＹＥＳ）は、駆動セル１０５と被駆動セル１０６とダミーセル検索器によって検索された機能リペアセル１０７または機能リペアセル１１０との組み合わせによる論理一致処理を実行する（ステップＳ１２）。そして、駆動セル１０５と被駆動セル１０６とに機能リペアセル１０７または機能リペアセル１１０を加えて再配線し（ステップＳ１３）、ステップＳ４へ戻る。
【００１０】
特許文献１に記載の技術は、入力波形の傾きが大きい場合の、ダミーセルを使用して波形傾き改善を目的としている。入力波形違反のセル検出と、回路バグ修正用ダミーセルの検索と、ダミーセル使用時の論理一致処理と、ダミーセルを使用再配線とを実行するという特徴を有している。具体的には、図１のフローのステップＳ６でタイミングＮＧとなる入力波形違反となるセルを特定し、ステップＳ７において、図１で示す違反とされたセルの入力配線とつながる出力との間に、ダミーセルの存在と配置位置を検出する。そのダミーセルを使用し論理違反にならないかを検証し、問題なければ出力〜入力の間にダミーセルを加えて再配線を実施する。ダミーセルが存在しなければタイミングリペアセルを追加配置し再配線を実施するという動作をする。
【００１１】
換言すると、特許文献１に記載の技術の半導体集積回路設計装置は、第１被駆動セルへ入力される入力波形の傾き（ＳＬＥＷ）が所定値よりも大きい駆動セルを違反セルとして特定する違反セル特定処理と、回路バグを修正するために設けられた第１ダミーセルを検索するダミーセル検索処理とを実行する。また、違反セル特定処理によって特定された違反セルと、その違反セルによって駆動される第１被駆動セルと、ダミーセル検索処理によって検索された第１ダミーセルとの組み合わせによる論理一致処理を実行する。特許文献１に記載の技術は、その違反セルと第１被駆動セルとに第１ダミーセルを加えて再配線する再配線処理を実行することでタイミング調整工数を削減することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−８６７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１に記載の技術では、基準となるクロックに対し、入力するデータを伝送する信号線のＶａｌｉｄ幅に関し、ＳＥＴＵＰ特性とＨＯＬＤ特性を満たす時間が共に厳しい仕様上の制約がある場合、ＳＥＴＵＰ時間とＨＯＬＤ時間のタイミングを微調整できない。そのため、ＳＥＴＵＰ制約とＨＯＬＤ制約を共に満足できないという問題がある。
【００１４】
以下に、その理由を説明する。上述した図１のフローに示されているように、タイミング判定工程（ステップＳ５）でタイミング制約違反を判定後、入力波形の傾き（ＳＬＥＷ）違反を改善するために、セル（バッファ相当）を挿入する処理（ステップＳ１４）を実施する。しかしながら、セル（バッファ相当）を挿入するだけではタイミングの調整量が大きくなり、ＨＯＬＤ制約ＴＡＨ違反を回避することが出来ても、ＳＥＴＵＰ違反を誘発する。
【００１５】
図３のタイミングチャートを用いて、特許文献１に記載の半導体集積回路設計装置の動作を説明する。図３の（ａ）は、特許文献１に記載の技術で、セル（バッファ相当）を挿入する前の動作を示すタイミングチャートである。データＡ１１の有効値となる時間、すなわち、時刻ｔ１〜時刻ｔ３（データＡ１１の変化レベルが１/２となる時間）がＶａｌｉｄ幅ＴＡ１となっている。
【００１６】
時刻ｔ４になると、クロックＣＬＫが初期状態の電源レベル（以下、Ｈレベルと称する）から接地（ＧＮＤ）レベル（以下、Ｌレベルと称する）となる。データＡ１１のＳＥＴＵＰ時間ＴＡ１Ｓは、時刻ｔ４〜時刻ｔ１で示され、
ＳＥＴＵＰ制約ＴＡＳ＜ＳＥＴＵＰ時間ＴＡ１Ｓ
となり、動作仕様を満足する。一方で、データＡ１１のＨＯＬＤ制約ＴＡ１Ｈは、時刻ｔ３〜時刻ｔ４となり、
ＨＯＬＤ制約ＴＡＨ＞ＨＯＬＤ時間ＴＡ１Ｈ
となることから、動作仕様を違反していることになる。
【００１７】
図３の（ｂ）は、特許文献１に記載の技術で、セル（バッファ相当）を挿入した後の動作を示すタイミングチャートであり、遅延されたデータＡ１２のタイミングを示している。特許文献１に記載の技術では、セル（バッファ相当）による遅延時間の微調整ができないことから、過剰な遅延量が付加される。データＡ１２の有効値（データＡ１２の変化レベル１/２となる時間）は、時刻ｔ１からｔ５までが遅延されてしまう。
【００１８】
したがって、時刻ｔ４でクロックＣＬＫが初期状態のＨレベルからＬレベルとなると、
データＡ１２のＨＯＬＤ時間ＴＡ２Ｈは時刻ｔ４〜時刻ｔ７となり、
ＨＯＬＤ制約ＴＡＨ＜ＨＯＬＤ時間ＴＡ２Ｈ
となることから、動作仕様を満足する。一方でデータＡ１２のＳＥＴＵＰ時間ＴＡ２Ｓは、時刻ｔ５〜時刻ｔ４となり、
ＳＥＴＵＰ制約ＴＡＳ＞ＳＥＴＵＰ時間ＴＡ２Ｓ
となることから、動作仕様を違反していることになる。つまり、特許文献１に記載の技術では、クロックＣＬＫに対してＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整ができない。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、以下のような半導体集積回路設計支援方法を実行し、半導体集積回路のレイアウトを自動的に最適化する。まず、半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報を判定する。そのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。
【００２０】
また、上述の課題を解決するために、半導体集積回路のレイアウトを自動的に最適化する半導体集積回路設計支援装置に上記の方法を実行させることが好ましい。この場合、半導体集積回路設計支援装置は、配線処理部と、記憶部と、配線判定部と、変更検査部と、変更処理部とを具備することで、半導体集積回路のレイアウト設計とタイミング調整を自動的に行う。
【００２１】
また、上記の方法を実行するにあたり、調整容量セルは、矩形の拡散層と、拡散層上に積層されたゲートポリシリと、さらに上層のメタル配線とで構成されていることが好ましい。その拡散層矩形の相対する２辺の中央に、ゲートポリシリを、その２辺を含むように予め設定したチャネル幅で配置する。また、そのゲートポリシリチャネル長に対し片側はメタル配線の端子とコンタクトによって接続し、拡散層上でありかつゲートポリシリの両脇は、ＧＮＤ電位のメタル配線とコンタクトにより接続する。そして、配置したゲートポリシリのチャネル長方向に対し上側に電源電位のメタル配線を予め設定した幅で配置し、下側にＧＮＤ電位のメタル配線を予め設定した幅で配置する。
【００２２】
また、上記の方法を実行するにあたり、調整容量セルは、ゲートポリシリのメタル配線の端子に接続したもう一方の端を、拡散層上にチャネル長を小さくなるように構成したものであることが好ましい。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整が可能になるという効果がある。
【図面の簡単な説明】
【００２４】
【図１Ａ】図１Ａは、従来の半導体集積回路設計装置の動作を示すフローチャートである。
【図１Ｂ】図１Ｂは、従来の半導体集積回路設計装置の動作を示すフローチャートである。
【図２】図２は、従来の半導体集積回路支援設計装置において、ダミーセルを検索する方法を説明する図である。
【図３】図３は、従来の半導体集積回路設計装置の動作を示すタイミングチャートである。
【図４】図４は、本発明の半導体集積回路装置の自動レイアウト設計支援システム１の構成を例示するブロック図である。
【図５】図５は、自動レイアウト設計支援システム１の構成を概念的に例示するブロック図である。
【図６Ａ】図６Ａは、電源容量セルＣａのレイアウトを例示する平面図である。
【図６Ｂ】図６Ｂは、調整容量セルＣｂのレイアウトを例示する平面図である。
【図７】図７は、調整容量セルＣｂのゲート長ＧＸ、ＧＹ、ＧＺに対するゲート容量値の対応を例示したテーブルである。
【図８】図８は、本実施形態の自動レイアウト設計支援システム１の動作を例示するフローチャートである。
【図９】図９は、複数の電源容量セルＣａが配置された結果を例示するレイアウト図である。
【図１０】図１０は、配線処理を実施した結果を例示するレイアウト図である。
【図１１】図１１は、配線処理部Ｆ１での処理が終わった段階における設計対象の回路の動作を例示するタイミングチャートである。
【図１２】図１２は、違反信号検出結果の構成を例示する違反信号検出結果表である。
【図１３】図１３は、遅延時間算出表の構成を例示するテーブルである。
【図１４】図１４は、生成された追加容量算出結果表の構成を例示するテーブルである。
【図１５】図１５は、設計対象の回路にセル検索範囲３４が設定された状態を例示する平面図である。
【図１６】図１６は、検索範囲を自動拡大した状態を例示する平面図である。
【図１７】図１７は、電源容量セルＣａを調整容量セルＣｂに置換した結果を例示する平面図である。
【図１８】図１８は、電源容量セルＣａを調整容量セルＣｂに置換した場合の設計対象の回路の動作を例示すタイミングチャートである。
【図１９】図１９は、従来技術を用いて遅延調整した回路を示す回路図である。
【図２０】図２０は、本実施形態の自動レイアウト設計支援システム１によって遅延調整した回路を例示する回路図である。
【図２１】図２１は、論理セルＢＵＦＦＥＲｉの接続数に応じた遅延時間と、調整容量セルＣｂｉ（ｉ＝１、２・・・）の接続数に応じた遅延時間とを示すテーブルである。
【図２２】図２２は、論理セルＢＵＦＦＥＲｉ（ｉ＝１、２・・・）と、調整容量セルＣｂｉ（ｉ＝１、２・・・）の接続数に対する遅延値の変化を示すグラフである。
【図２３】図２３は、本発明の自動レイアウト設計支援システム１の第２実施形態の動作を例示するフローチャートである。
【図２４】図２４は、第２実施形態の配線処理部Ｆ１の処理を実行した段階のチップレイアウトを例示する平面図である。
【図２５】図２５は、配線処理部Ｆ１の処理が終了した時点での半導体チップＣＰの動作を例示するタイミングチャートである。
【図２６】図２６は、検索された電源容量セルＣａｉ（ｉ=１，２・・）を調整容量セルＣｂｉ（ｉ=１，２・・）へ置換した半導体チップＣＰの構成を例示する平面図である。
【図２７】図２７は、置換処理が終了した半導体チップＣＰの動作を例示するタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
［第１実施形態］
図４は本発明を実施するための半導体集積回路装置の自動レイアウト設計支援システム１の構成を例示するブロック図である。自動レイアウト設計支援システム１は、コンピュータ装置２と、サーバ３と、記録媒体４と、ネットワーク５とで構成されている。
【００２７】
コンピュータ装置２は、エンジニアリングワークステーションなどの情報処理装置である。サーバ３は、コンピュータ装置２で実行される実行プログラム（アプリケーション）を保持するコンピュータ装置である。サーバ３は、コンピュータ装置２（クライアント）からの要求に応じて、その実行プログラムを提供する。サーバ３は、インターネットなどのネットワーク５を介してコンピュータ装置２に接続されている。
【００２８】
サーバ３に備えられている記録媒体４には、コンピュータ装置２に提供される実行プログラムが格納されている。記録媒体４に格納されている実行プログラムは、ネットワーク５を介してコンピュータ装置２にダウンロードされる。ダウンロードされたプログラムは、コンピュータ装置２に備えられた記憶媒体（例えば、ハードディスクやメモリなど）にストアされる。コンピュータ装置２は、そのプログラムに示される手順に基づいて、処理を行う。
【００２９】
図５は、本実施形態の自動レイアウト設計支援システム１の構成を概念的に例示するブロック図である。図５に示されるように、自動レイアウト設計支援システム１は、配線処理部Ｆ１と、記憶部Ｆ２と、配線判定部Ｆ３と、変更検査部Ｆ４と、変更処理部Ｆ５とを備えている。自動レイアウト設計支援システム１は、図５に例示するような半導体集積回路のレイアウト設計支援装置として構成され、タイミング調整を自動で行う機能を提供する。
【００３０】
図５に示されているように、配線処理部Ｆ１は、論理セル配置部１１と、ダミーセル配置部１２と、電源容量セル配置部１３と、配線部１４とを備えている。また記憶部Ｆ２は、回路のネットリストＤ１と、論理セル遅延ライブラリＤ２と、セルレイアウトライブラリＤ３と、タイミング制約Ｄ４と、タイミング判定結果Ｄ５１と、追加容量算出結果Ｄ５２とを、読み出しと書き込みとが可能な状態で保持している。
【００３１】
また、変更処理部Ｆ５は、容量セルのレイアウトを変更する機能を備えている。図６Ａと図６Ｂは、変更対象の容量セルのレイアウトを例示する平面図である。図６Ａは、電源容量セルＣａのレイアウトを例示する平面図である。図６Ｂは、調整容量セルＣｂのレイアウトを例示する平面図である。本実施形態において、変更処理部Ｆ５は、電源容量セルＣａ、調整容量セルＣｂを示すデータを備えている。また、変更処理部Ｆ５は、自動レイアウト設計支援システム１の処理結果に基づいて、同一セルサイズである両セルの置き換えを行うことができる。
【００３２】
図６Ａに示されているように、電源容量セルＣａは、拡散層２１と、その拡散層２１の上に積層されたゲートＧ１と、拡散層２１とゲートＧ１とに電圧を供給するメタル配線（電源ＶＤＤ、接地ＧＮＤ）とを備えている。そのメタル配線は、半導体製造プロセスの積層方向において、拡散層２１とゲートＧ１を含む層よりも上層に積層されている。また、ゲートＧ１は、配線２３を介してメタル配線に接続されている。
【００３３】
ゲートＧ１の両脇の拡散層２１は、ソース・ドレイン領域であり、複数のコンタクトＣＮ１を介してメタル配線（接地ＧＮＤ）に接続されている。ゲートＧ１は、２つのコンタクトＣＮ１を介してメタル配線（電源ＶＤＤ）に接続されている。ここで、電源容量セルＣａのゲートＧ１は、通常使用されるゲートに対しチャネル幅、チャネル長は、容量値を確保するため大きく設定されている。
【００３４】
図６Ｂに示されているように、調整容量セルＣｂのゲートＧ２は、電源容量セルＣａに設けられていたゲートＧ１と異なる形状で構成されている。また、調整容量セルＣｂは、電源容量セルＣａに設けられていた配線２３を有することなく構成されている。さらに、調整容量セルＣｂのゲートＧ２は、チャネル長を、ゲート長ＧＸ、ＧＹ、ＧＺに示されるような長さに変化させることができる。そして、ゲートＧ２の下層にある拡散層２２は、片側４つずつ（両側で８つ）のコンタクトＣＮ２を介して、メタル配線（接地ＧＮＤ）に接続されている。つまり、電源容量セルＣａと調整容量セルＣｂは、同じサイズの外形で構成され、かつ、メタル配線（電源ＶＤＤ、接地ＧＮＤ）が同じような位置に構成されている。
【００３５】
図７は、調整容量セルＣｂのゲート長ＧＸ、ＧＹ、ＧＺに対するゲート容量値の対応を例示したテーブルである。例えば、図７に示すように、調整容量セルＣｂのゲートＧ２が、ゲート長ＧＸ（μｍ）の場合は、調整容量セルの容量値は５ＰＦ設定することが可能となる。また、ゲート長ＧＹ（μｍ）の場合は、調整容量セルの容量値は１０ＰＦ設定することが可能となる。また、ゲート長ＧＺ（μｍ）の場合は、調整容量セルの容量値は２０ＰＦに設定することが可能となる。尚、ゲート長ＧＸ、ＧＹ、ＧＺに応じたゲート容量値は、任意に設定できるものとする。さらに、変更処理部Ｆ５には、ゲート長ＧＸ、ＧＹ、ＧＺにした複数の調整容量セルＣｂｉ（ｉ＝１、２・・・）に関するデータが備えられている。したがって、以下の実施形態の説明においては、複数の調整容量セルＣｂｉを区別する場合、枝番号を付して記載する。
【００３６】
以下に、本実施形態の自動レイアウト設計支援システム１の動作について説明を行う。図８は、本実施形態の自動レイアウト設計支援システム１の動作を例示するフローチャートである。ステップＳａ１において、配線処理部Ｆ１は、論理セル配置部１１の処理として、使用する論理セルと配線接続の情報を記載した回路のネットリストＤ１と、論理セルのタイミングの情報を記載した論理セル遅延ライブラリＤ２と、論理セルのレイアウト図形の情報を記載したセルレイアウトライブラリＤ３と、レイアウト後に満たすべき回路のタイミングの情報を記載したタイミング制約Ｄ４とを入力とすることで、自動レイアウトによる論理セルの配置処理を実施する。
【００３７】
次に、ステップＳａ２において、ダミーセル配置部１２の処理として、論理不具合の修正用に用いられるトランジスタで構成された予備素子であるダミーセル配置を行う。次に、ステップＳａ３において、電源容量セル配置部１３の処理として、電源安定用に容量素子で構成された電源容量セルＣａの配置を行う。
【００３８】
図９は、複数の電源容量セルＣａが配置された結果を例示するレイアウト図であり、タイミングの調整前のレイアウトを示している。ステップＳａ３の処理を終えた段階では、各セル列（ＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４）に対して、所定のセルが配置される。例えば、図９の示されているように、セル列ＳＣ１には、クロックＣＬＫに基づいて動作する論理セル３１が配置されている。また、セル列ＳＣ２には、電源容量セルＣａ１と電源容量セルＣａ３が配置されている。また、セル列ＳＣ３には、電源容量セルＣａ２が配置されている。そして、セル列ＳＣ４には、クロックＣＬＫに基づいて動作する論理セル３２が配置されている。
【００３９】
図８に戻り、ステップＳａ４において、配線部の処理としてステップＳａ１の処理とステップＳａ２の処理を行うことによって配置された各論理セルに対して、一旦、配線処理を実施する。図１０は、配線処理を実施した結果を例示するレイアウト図である。図１０を参照すると、論理セル３１は、ビアＶＩＡ１を介してデータＡ１を伝送する配線３３に接続されている。同様に、論理セル３２は、そのビアＶＩＡ２を介して配線３３に接続されている。これらの接続が完了することによって、配線処理部Ｆ１の処理が終了する。
【００４０】
次に、配線判定部Ｆ３での処理について説明を行う。図８に戻り、ステップＳａ５において、第１判定処理を実行する。このとき、クロックＣＬＫに対し、配線３３でのデータＡ１（または後述するデータＡ２）のＳＥＴＵＰ制約ＴＡＳが満足していることを前提に、ＨＯＬＤ制約ＴＡＨ違反がないかデバイス動作の判定を行う。
【００４１】
図１１は、配線処理部Ｆ１での処理が終わった段階における設計対象の回路の動作を例示するタイミングチャートである。時刻ｔ０までは、クロックＣＬＫは電源電圧レベル（Ｈレベルと称する）であり、このとき配線３３のデータＡ１はデータ値が不定となっている。
【００４２】
時刻ｔ１になると、期待するデータＡ１の値に至り、データＡ１の振幅レベルが１／２からＨレベルもしくは接地レベル（以下、Ｌレベルと称する）に確定する。時刻ｔ４になると、クロックＣＬＫはＨレベルからＬレベルになり、データＡ１のＳＥＴＵＰ時間ＴＡ１Ｓが時刻ｔ４〜時刻ｔ１として確定する。つまり、
ＳＥＴＵＰ時間ＴＡ１Ｓ＞ＳＥＴＵＰ制約ＴＡＳ
となり違反は無しになる。一方で、ＨＯＬＤ時間ＴＡ１Ｈは時刻ｔ４〜時刻ｔ５となり、
ＨＯＬＤ時間ＴＡ１Ｈ＞ＨＯＬＤ制約ＴＡＨ
となり違反として判定される。第１判定処理であるステップＳａ５でＨＯＬＤ制約ＴＡＨの違反ありと判定された場合、処理はステップＳａ６に進む。また、ＨＯＬＤ制約ＴＡＨ違反がない場合は処理を終了する。
【００４３】
なお、第１判定処理であるステップＳａ５でＨＯＬＤ制約ＴＡＨの違反ありと判定された場合、タイミング判定結果Ｄ５１には、違反信号検出結果が格納される。図１２は、違反信号検出結果の構成を例示する違反信号検出結果表である。違反信号検出結果表は、違反信号線と違反時間とを関連付けたデータを表形式で保持する。図１２に示されているように、違反信号線がデータＡ１の配線であり、違反時間が−０．０２ｐｓである場合、それらを関連付けたデータが違反信号検出結果として記載される。
【００４４】
図８に戻り、ステップＳａ６において、第２判定処理を実行する。第２判定処理では、論理セルを挿入してもＳＥＴＵＰ制約を違反せずに遅延調整可能であるかを判定する。このとき、ステップＳａ５で得られるデータのＶａｌｉｄ幅ＴＡ１（時刻ｔ１〜時刻ｔ５）と、自動レイアウトで使用する論理セル遅延ライブラリＤ２から得られる論理セルによる遅延量とを比較して、ＳＥＴＵＰ制約を違反せずに遅延調整可能であるかを判定する。
【００４５】
そして、論理セル挿入ではＳＥＴＵＰ制約ＴＡＳとＨＯＬＤ制約ＴＡＨを満足できないと判定された場合は、処理はステップＳａ７に進む。ステップＳａ７において、追加容量算出部は、予め用意されている遅延時間算出表と、ステップＳａ５で得られた違反信号検出結果表とに基づいて、追加容量算出結果表を生成する。
【００４６】
図１３は、遅延時間算出表の構成を例示するテーブルである。遅延時間算出表は、違反時間と、追加容量と、遅延時間と、セル名とを関連付けたデータを保持している。図１４は、生成された追加容量算出結果表の構成を例示するテーブルである。追加容量算出結果表は、違反信号線と、違反時間と、追加容量とを関連付けたデータを保持している。
【００４７】
図８に戻り、ステップＳａ６において、Ｖａｌｉｄ幅ＴＡ１が論理セルの遅延よりも大きく、論理セルの挿入が可能である判定された場合は（ステップＳａ６においてＹｅｓ）、処理はステップＳａ１３に進む。ステップＳａ１３では、論理セル挿入を実施し、通常の論理セル追加によるタイミング遅延調整を自動レイアウトにて行う。
【００４８】
次に、ステップＳａ８において、ＨＯＬＤ制約ＴＡＨ違反となっている信号線経路のトレースを行う。そのトレースした経路から、セル検索範囲を設定し、電源容量セルが検索範囲に存在するか否かを、電源容量セルＣａのセル名に基づいて検索する。
【００４９】
図１５は、設計対象の回路にセル検索範囲３４が設定された状態を例示する平面図である。図１５を参照すると、配線３３は、論理セル３１（ＶＩＡ１）と論理セル３２（ＶＩＡ２）を接続する。その配線３３によって伝送されるデータＡ１において、ＨＯＬＤ制約ＴＡＨが違反と判断された場合は、ＨＯＬＤ制約違反のデータＡ１を伝送する配線３３の経路上から、セル検索範囲３４を設定する。そして、そのセル検索範囲３４に配置されている電源容量セルＣａ１と電源容量セルＣａ２を検索する。
【００５０】
次に、ステップＳａ９において、第３判定処理を実行する。第３判定処理では、ステップＳａ８の検索結果に基づいてセル検索範囲３４に電源容量セルが存在するか否かを判定する。セル検索範囲３４に電源容量セルが存在しない場合（電源容量セルＣａ１、電源容量セルＣａ２がなかった場合)は、処理はステップＳａ１０に進む。ステップＳａ１０において、セル検索範囲拡大部は、論理セル３１と論理セル３２が配置可能なエリアへと検索範囲を自動拡大する。
【００５１】
図１６は、検索範囲を自動拡大した状態を例示する平面図である。図１５で例示した信号線経路をトレースして得られたセル検索範囲３４は、図１６に示されているように、セル検索範囲３５のような論理セル３１と論理セル３２が配置可能なエリアへと検索範囲が自動的に拡大されている。セル検索範囲３５が設定された後、処理はステップＳａ８に戻り、セル検索部によって、セル検索範囲３５内に配置されている電源容量セルＣａ３の検索が行われる。
【００５２】
ステップＳａ９において、第３判定処理を実行した結果、接続可能な電源容量セルＣａが存在すると判定された場合（ステップＳａ９においてＹｅｓ）は、処理はステップＳａ１１に進む。
【００５３】
ステップＳａ１１において、第４判定処理が実行される。第４判定処理では、追加容量算出部が、ステップＳａ７で算出された追加容量の容量値と論理セル遅延ライブラリ内に用意された電源容量セルの容量値とが同等以上かを判定する。その判定の結果、同等以上となっていない場合、処理はステップＳａ１０に進み、再度、セル検索範囲を拡大する処理を実行する。そして、再度、セル検索範囲を拡大した後、ステップＳａ８へ戻り、同等以上の負荷容量となるまで、自動レイアウトフローを繰り返す。
【００５４】
電源容量セルＣａの容量値が追加容量算出部のステップＳａ７で算出された容量値と同等以上となった時点（第４判定処理のステップＳａ１１においてＹｅｓ）で、処理はステップＳａ１２に進む。ステップＳａ１２において、セル変更部が、追加容量算出結果Ｄ５２に格納された追加容量分に相当となるように、電源容量セルＣａを調整容量セルＣｂに置換する。
【００５５】
尚、電源容量セルＣａと調整容量セルＣｂは外形やサイズが同じであり、また、メタル配線（電源ＶＤＤ、接地ＧＮＤ）も同じ配置なので、周りの論理セルや信号線などに影響を与えることなく置換可能となる。また、ゲートＧ２の寸法をＧＸ、ＧＹ、ＧＺと変化させることで、複数の異なった容量値を持った調整容量セル（Ｃｂ１、Ｃｂ２など）を用意することが可能であり、調整する遅延量に合わせたタイミング調整がより細かくできることになる。
【００５６】
ステップＳａ１２により電源容量セルＣａと調整容量セルＣｂの置換が終了した後、処理はステップＳａ１４に進む。ステップＳａ１４において、信号線に接続された調整容量セルの情報を使用し、再配線処理によって、ＨＯＬＤのタイミング違反である信号線の再配線を実施する。
【００５７】
再配線の実施後、再びＨＯＬＤ違反がないか第１判定処理のステップＳａ５へ戻りＨＯＬＤ違反がなければ（ステップＳａ５においてＹｅｓ）一連の自動レイアウトによるタイミング調整は終了する。
【００５８】
図１７は、電源容量セルＣａを調整容量セルＣｂに置換した結果を例示する平面図である。図１７に示されているように、セル列ＳＣ２の調整容量セルＣｂ１が、ビアＶＩＡ３を介してデータＡ２の配線３６に接続されている。このレイアウトによって、期待される追加容量の付加が行われる。
【００５９】
図１８は、電源容量セルＣａを調整容量セルＣｂに置換した場合の設計対象の回路の動作を例示すタイミングチャートである。図１８のタイミングチャートに示すように、データＡ２に遅延が生じることで、時刻ｔ２になると、期待するデータＡ２の値に至り、データＡ２の振幅レベルが１／２からＨレベルもしくはＬレベルに確定する。時刻ｔ４になると、クロックＣＬＫはＨレベルからＬレベルになり、データＡ２のＳＥＴＵＰ時間ＴＡ２Ｓが時刻ｔ４〜時刻ｔ２として確定する。つまり、
ＳＥＴＵＰ時間ＴＡ２Ｓ＞ＳＥＴＵＰ制約ＴＡＳ
となり違反は無しになる。一方、ＨＯＬＤ時間ＴＡ２Ｈは時刻ｔ４〜時刻ｔ７となり、
ＨＯＬＤ時間ＴＡ１Ｈ＜ＨＯＬＤ制約ＴＡＨ
となり。違反は無しになる。
【００６０】
［比較例］
上述のように、本実施形態の自動レイアウト設計支援システム１は、ＳＥＴＵＰ時間とＨＯＬＤ時間のタイミングの微調整を自動的に行うことが可能である。そのため、動作の基準となるクロックに対し、データのＳＥＴＵＰ特性とＨＯＬＤ特性が共に厳しい動作仕様の制約がある場合、論理セルの配置変更や挿入を行うことなく、高速動作するデバイスのＳＥＴＵＰ制約とＨＯＬＤ制約を共に満足することができる。以下では、本願発明の効果に対する理解を容易にするために、従来技術と比較しながら本発明におけるＨＯＬＤ制約ＴＡＨ違反のデータＡ１のタイミングの微調整について説明を行う。
【００６１】
図１９は、比較例として例示する遅延調整した回路を示す回路図である。図１９に示されているように、その回路のフリップフロップＦＦａに入力されるデータＡ１の遅延調整は、論理セルＢＵＦＦＥＲ１、論理セルＢＵＦＦＥＲ２を用いて行われている。尚、論理セルＢＵＦＦＥＲ１、論理セルＢＵＦＦＥＲ２の同一の遅延を有する論理セルとする。
【００６２】
図２０は、本実施形態の自動レイアウト設計支援システム１によって遅延調整した回路を例示する回路図である。図２０に示されているように、その回路のフリップフロップＦＦａに入力されるデータＡ１の遅延調整は、調整容量セルＣｂ１、調整容量セルＣｂ２を用いて行われている。尚、調整容量セルＣｂ１、調整容量セルＣｂ２は、同一の遅延を有する容量セルとする。
【００６３】
図２１は、論理セルＢＵＦＦＥＲｉ（ｉ＝１、２・・・）を１つ以上接続した場合の接続数に応じた遅延時間と、本実施形態の調整容量セルＣｂｉ（ｉ＝１、２・・・）を１つ以上接続した場合の接続数に応じた遅延時間とを示すテーブルである。論理セルＢＵＦＦＥＲｉ（ｉ＝１、２・・・）は、１つで２００ｐｓ、２つで４００ｐｓの遅延値を持つ。また、調整容量セルＣｂｉ（ｉ＝１、２・・・）は、１つで２０ｐｓ、２つで４０ｐｓの遅延値を持つ。
【００６４】
図２２は、図２１の論理セルＢＵＦＦＥＲｉ（ｉ＝１、２・・・）と、調整容量セルＣｂｉ（ｉ＝１、２・・・）の接続数に対する遅延値の変化を示すグラフである。図２２に示されているように、比較例として例示した論理セルＢＵＦＦＥＲｉ（ｉ＝１、２・・・）を挿入して遅延調整を行うよりも、本実施形態の調整容量セルＣｂｉ（ｉ＝１、２・・・）を付加して遅延調整を行う場合の方が、傾きが抑えられている。このグラフの傾きの違いは、本実施形態の自動レイアウト設計支援システム１は、比較例として例示した場合に比べて、より細かい遅延時間の調整を可能であることを示している。
【００６５】
［第２実施形態］
以下に、本発明の第２実施形態について説明を行う。以下に説明する第２実施形態の自動レイアウト設計支援システム１は、複数のデータバスのタイミング調整を自動レイアウト設計の中で行うための機能を備えている。図２３は、本発明の自動レイアウト設計支援システム１の第２実施形態の動作を例示するフローチャートである。
【００６６】
第２実施形態の配線判定部Ｆ３２は、ステップＳｂ６１において、第５判定処理を実行し、敷設された配線がデータバスであるかどうかを判定する。その判定の結果、配線がデータバスであれば、処理はステップＳｂ６２に進む。ステップＳｂ６２において、複数あるデータバスのＶａｌｉｄ幅を重ね合わせたＷＩＮＤＯＷ幅が、ＳＥＴＵＰ制約、ＨＯＬＤ制約、Ｖａｌｉｄ幅制約を満足しているかどうか判定する。配線判定部Ｆ３２は、違反する信号名、すなわち補正（調整）を必要とするデータバス名と違反時間とを関連付けた判定結果データを生成し、タイミング判定結果Ｄ５１へ格納する。その後、変更検査部Ｆ４２、変更処理部Ｆ５は、タイミング判定結果Ｄ５１のデータバス名と違反時間とに基づいて、第１実施形態と同様な方法で自動レイアウトの処理を実行する。
【００６７】
図２４は、第２実施形態の自動レイアウト設計支援システム１において、配線処理部Ｆ１の処理を実行した段階のチップレイアウトを例示する平面図である。配線処理部Ｆ１の処理を行うことで、半導体チップＣＰに、メモリマクロＭＣと、フリップフロップＦＦ１と、フリップフロップＦＦ２と、フリップフロップＦＦ３とが配置される。また、メモリマクロＭＣとフリップフロップＦＦ１との間にはデータバスＢＵ１が設けられる。同様に、メモリマクロＭＣとフリップフロップＦＦ２との間にはデータバスＢＵ２が設けられ、メモリマクロＭＣとフリップフロップＦＦ３との間にはデータバスＢＵ３が設けられる。また、データバスＢＵ１には電源容量セルＣａ１０が配置され、データバスＢＵ３には電源容量セルＣａ１３が配置されている。尚、フリップフロップＦＦ１、ＦＦ２、ＦＦ３はクロックＣＬＫに基づいて動作する。
【００６８】
図２５は、配線処理部Ｆ１の処理が終了した時点での半導体チップＣＰの動作を例示するタイミングチャートである。Ｖａｌｉｄ幅ＴＢ１は、データバスＢＵ１の入力データの振幅が１／２に至る時間を示している。Ｖａｌｉｄ幅ＴＢ２は、データバスＢＵ２の入力データの振幅が１／２に至る時間を示している。Ｖａｌｉｄ幅ＴＢ３は、データバスＢＵ３の入力データの振幅が１／２に至る時間を示している。
【００６９】
図２５に示されているように、データバスＢＵ１のＶａｌｉｄ幅ＴＢ１は、時刻ｔ１から時刻ｔ６までの時間である。データバスＢＵ２のＶａｌｉｄ幅ＴＢ２は、時刻ｔ３から時刻ｔ１０までの時間である。データバスＢＵ３のＶａｌｉｄ幅ＴＢ３は、時刻ｔ０から時刻ｔ５までの時間である。そして、データバスＢＵ１、データバスＢＵ２、データバスＢＵ３を重ね合わせたデータバスのＷＩＮＤＯＷ幅ＴＷａは、時刻ｔ３から時刻ｔ５となっている。
【００７０】
図２５を参照すると、Ｖａｌｉｄ幅ＴＢ１、Ｖａｌｉｄ幅ＴＢ２、Ｖａｌｉｄ幅ＴＢ３を重ね合わせたデータバスのＷＩＮＤＯＷ幅ＴＷａは、クロックＣＬＫに対するＶａｌｉｄ幅制約ＴＢ（時刻ｔ４〜時刻ｔ６）に対し不足しており、制約を満足できていないことが示されている。Ｖａｌｉｄ幅制約ＴＢとの関係は、
ＷＩＮＤＯＷ幅ＴＷａ＜Ｖａｌｉｄ幅制約ＴＢ
となってしまっている。
【００７１】
このとき、データバスＢＵ２のＶａｌｉｄ幅ＴＢ２は、ＳＥＴＵＰ制約ＴＡＳ、ＨＯＬＤ制約ＴＡＨ、Ｖａｌｉｄ幅制約ＴＢを満足している。したがって、変更検査部Ｆ４２は、データバスＢＵ２のタイミングに近づけるようにタイミングの補正（調整）処理が行われる。
【００７２】
そして、変更検査部Ｆ４２では、図２４のデータバスＢＵ１、データバスＢＵ３をトレースして検索範囲を設定し、電源容量セルＣａｉ（ｉ=１，２・・）を検索する。検索された電源容量セルＣａｉ（ｉ=１，２・・）は、第１実施形態と同じように、電源容量セルの遅延に応じたタイミングの調整容量セルＣｂｉ（ｉ=１，２・・）へ置換される。
【００７３】
図２６は、検索された電源容量セルＣａｉ（ｉ=１，２・・）を調整容量セルＣｂｉ（ｉ=１，２・・）へ置換した半導体チップＣＰの構成を例示する平面図である。図２６に示されているように、データバスＢＵ１ｂは調整容量セルＣｂ２０に接続され、データバスＢＵ３ｂは調整容量セルＣｂ２１に接続されている。図２７は、置換処理が終了した半導体チップＣＰの動作を例示するタイミングチャートである。図２７に示されているように、データバスＢＵ１ｂのＶａｌｉｄ幅ＴＢ１ｂは、時刻ｔ２から時刻ｔ９に、データバスＢＵ３ｂのＶａｌｉｄ幅ＴＢ３ｂは、時刻ｔ１から時刻ｔ７となりＨＯＬＤ制約ＴＡＨにマージンを持つことになる。それによって、複数のデータバスのＶａｒｉｄ幅ＴＢ１ｂ、ＴＢ２、ＴＢ３ｂを重ね合わせたＷＩＮＤＯＷ幅ＴＷｂも、Ｖａｌｉｄ幅制約ＴＢを満足する。
【００７４】
上述したように、第２実施形態では、自動レイアウト設計支援システム１の配線判定部Ｆ３２が、配線がデータバスであるかどうかを判定している。そして、配線がデータバスであれば、複数あるデータバスのＶａｌｉｄ幅ＴＢ１、ＴＢ２、ＴＢ３の重ね合わせたＷＩＮＤＯＷ幅ＴＷａを特定する。そのＷＩＮＤＯＷ幅ＴＷａがＶａｌｉｄ幅制約ＴＢより小さいとき、タイミング違反のデータバスにおいて、すでに配置されている電源容量セルと同一の大きさの調整容量セルに自動的に置き換えることでタイミングの補正（微調整）を実行している。このような構成・動作によって、複数のデータバスのＳＥＴＵＰ制約ＴＡＳおよびＨＯＬＤ制約ＴＡＨと、Ｖａｌｉｄ幅制約ＴＢに対するタイミングのマージン確保が可能となり、さらにタイミング違反の対策に伴う、再設計の繰り返しを抑えることができる。
【００７５】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００７６】
１…自動レイアウト設計支援システム
２…コンピュータ装置
３…サーバ
４…記録媒体
５…ネットワーク
１１…論理セル配置部
１２…ダミーセル配置部
１３…電源容量セル配置部
１４…配線部
２１…拡散層
２２…拡散層
２３…配線
３１…論理セル
３２…論理セル
３３…配線
Ａ１…データ
Ａ２…データ
Ａ１１…データ
Ａ１２…データ
Ｆ１…配線処理部
Ｆ２…記憶部
Ｆ３…配線判定部
Ｆ４…変更検査部
Ｆ５…変更処理部
Ｆ３２…配線判定部
Ｆ４２…変更検査部
Ｄ１…ネットリスト
Ｄ２…論理セル遅延ライブラリ
Ｄ３…セルレイアウトライブラリ
Ｄ４…タイミング制約
Ｄ５１…タイミング判定結果
Ｄ５２…追加容量算出結果
ＣＰ…半導体チップ
ＶＤＤ…電源
Ｇ１…ゲート
Ｇ２…ゲート
ＣＮ１…コンタクト
ＣＮ２…コンタクト
ＧＸ…ゲート長
ＧＹ…ゲート長
ＧＺ…ゲート長
ＧＮＤ…接地
ＣＰ…半導体チップ
ＭＣ…メモリマクロ
Ｃａ…電源容量セル
Ｃａ１…電源容量セル
Ｃａ２…電源容量セル
Ｃａ３…電源容量セル
Ｃｂ…調整容量セル
Ｃｂ１…調整容量セル
Ｃｂ２…調整容量セル
Ｃｂｉ…調整容量セル
Ｃａ１０…電源容量セル
Ｃａ１１…電源容量セル
Ｃｂ２０…調整容量セル
Ｃｂ２１…調整容量セル
ＢＵ１…データバス
ＢＵ２…データバス
ＢＵ３…データバス
ＢＵ１ｂ…データバス
ＢＵ２ｂ…データバス
ＴＢ１…Ｖａｌｉｄ幅
ＴＢ２…Ｖａｌｉｄ幅
ＴＢ３…Ｖａｌｉｄ幅
ＴＷａ…ＷＩＮＤＯＷ幅
ＴＷｂ…ＷＩＮＤＯＷ幅
ＴＢ…Ｖａｌｉｄ幅制約
ＴＡ…Ｖａｌｉｄ幅
ＴＡ１Ｓ…ＳＥＴＵＰ時間
ＴＡ２Ｓ…ＳＥＴＵＰ時間
ＴＡ１Ｈ…ＨＯＬＤ時間
ＴＡ２Ｈ…ＨＯＬＤ時間
ＴＡＨ…ＨＯＬＤ制約
ＴＡＳ…ＳＥＴＵＰ制約
ＢＵＦＦＥＲ１…論理セル
ＢＵＦＦＥＲ２…論理セル
ＢＵＦＦＥＲｉ…論理セル
ＦＦ１…フリップフロップ
ＦＦ２…フリップフロップ
ＦＦ３…フリップフロップ
ＦＦａ…フリップフロップ
ＶＩＡ１…ビア
ＶＩＡ２…ビア
ＶＩＡ３…ビア
ＳＡ１…セル検索範囲
ＳＡ２…セル検索範囲
ＳＣ１…セル列
ＳＣ２…セル列
ＳＣ３…セル列
ＳＣ４…セル列
ＣＬＫ…クロック
１０５…駆動セル
１０６…被駆動セル
１０７…リペアセル
１１０…リペアセル
１１１…対角線
１１２…矩形領域
１１３…矩形領域
１１４…中間点
【技術分野】
【０００１】
本発明は、半導体集積回路の自動レイアウト設計方法に関し、特に、レイアウト配線のタイミング収束に対する自動レイアウト設計方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の分野では、デバイスの高速動作が進み、動作の基準となるクロックに対し、入力するデータの有効時間（以降、Ｖａｌｉｄ幅と称す）は小さくなり、入力データのＳＥＴＵＰ、ＨＯＬＤといったクロックに対するタイミングの制約も厳しくなっている。また、大規模なデバイスの設計を短期間で行う要求が有ることから、セルベースの自動レイアウト設計が一般に行われるようになってきている。
【０００３】
高速かつ大規模なデバイスを短期間で設計する自動レイアウトの技術分野では、配線容量負荷とクロックに対する信号のＳＥＴＵＰ時間とＨＯＬＤ時間といったタイミングを自動で補正（調整）できる方法が望まれるようになってきている（例えば、特許文献１参照）。
【０００４】
特許文献１（特開２００４−８６７７２号公報）には、半導体集積回路の設計を支援する半導体集積回路設計支援装置に関する技術が開示されている。その特許文献１に開示されている技術では、予備で分散配置されるダミーセルを使用して入力波形の傾きを自動的に補正している。特許文献１の記載を参照すると、その半導体集積回路設計支援装置は、被駆動セルへ入力される入力波形の傾きが所定値よりも大きい駆動セルを違反セルとして特定している。また、その半導体集積回路設計支援装置は、回路バグを修正するために設けられたダミーセルを検索する機能を備えている。そして、特定された違反セルと、違反セルによって駆動される被駆動セルと、ダミーセルとの組み合わせによる論理一致処理を実行して、違反セルと被駆動セルとにダミーセルを加えて再配線を実行している。
【０００５】
図１Ａ、図１Ｂは、特許文献１に記載の半導体集積回路設計支援装置の動作を示すフローチャートである。まず、通常セルを配置する（ステップＳ１）。そして、回路バグが発生したときの修正工数を抑えるための機能リペアセルを配置する（ステップＳ２）。次にステップＳ１において配置した通常セル同士を配線する（ステップＳ３）。その後、各通常セルの遅延情報を抽出する（ステップＳ４）。そして、被駆動セルへ入力される入力波形の傾き（ＳＬＥＷ）が所定値よりも大きいか否かを判断する（ステップＳ５）。被駆動セルへ入力される入力波形の傾き（ＳＬＥＷ）が所定値よりも大きくないときは（ステップＳ５においてＹＥＳ）、処理を終了する。被駆動セルへ入力される入力波形の傾き（ＳＬＥＷ）が所定値よりも大きいときは（ステップＳ５においてＮＯ）、ＳＬＥＷが所定値よりも大きい駆動セルとＳＬＥＷが所定値よりも大きい駆動セルによって駆動される被駆動セルとが１対１であるか否かを判断する（ステップＳ６）。
【０００６】
図２は、特許文献１に記載の半導体集積回路設計装置において、ダミーセルを検索する方法を説明する図である。ＳＬＥＷが所定値よりも大きい駆動セルと被駆動セルとが１対１であると判断されたときは（ステップＳ６においてＹＥＳ）、駆動セルと被駆動セルとの間の中間点の座標を算出する（ステップＳ７）。図２に示す例では、駆動セル１０５と被駆動セル１０６との間の中間点１１４の座標を算出する。
【０００７】
そして、駆動セル１０５と被駆動セル１０６とを結ぶ線を対角線１１１とする矩形領域１１２の中において、中間点１１４から駆動セル１０５と被駆動セル１０６とに向って機能リペアセル１０７を検索する（ステップＳ８）。
【０００８】
矩形領域１１２の中に機能リペアセル１０７が存在しなかったときは（ステップＳ９においてＮＯ）、矩形領域１１２を任意の倍率によって拡大する。そして、矩形領域１１２を囲むように配置された矩形領域１１３において機能リペアセル１１０を検索する（ステップＳ１０）。
【０００９】
矩形領域１１２の中に機能リペアセル１０７が存在したとき（ステップＳ９においてＹＥＳ）、または矩形領域１１３の中に機能リペアセル１１０が存在したとき（ステップＳ１１においてＹＥＳ）は、駆動セル１０５と被駆動セル１０６とダミーセル検索器によって検索された機能リペアセル１０７または機能リペアセル１１０との組み合わせによる論理一致処理を実行する（ステップＳ１２）。そして、駆動セル１０５と被駆動セル１０６とに機能リペアセル１０７または機能リペアセル１１０を加えて再配線し（ステップＳ１３）、ステップＳ４へ戻る。
【００１０】
特許文献１に記載の技術は、入力波形の傾きが大きい場合の、ダミーセルを使用して波形傾き改善を目的としている。入力波形違反のセル検出と、回路バグ修正用ダミーセルの検索と、ダミーセル使用時の論理一致処理と、ダミーセルを使用再配線とを実行するという特徴を有している。具体的には、図１のフローのステップＳ６でタイミングＮＧとなる入力波形違反となるセルを特定し、ステップＳ７において、図１で示す違反とされたセルの入力配線とつながる出力との間に、ダミーセルの存在と配置位置を検出する。そのダミーセルを使用し論理違反にならないかを検証し、問題なければ出力〜入力の間にダミーセルを加えて再配線を実施する。ダミーセルが存在しなければタイミングリペアセルを追加配置し再配線を実施するという動作をする。
【００１１】
換言すると、特許文献１に記載の技術の半導体集積回路設計装置は、第１被駆動セルへ入力される入力波形の傾き（ＳＬＥＷ）が所定値よりも大きい駆動セルを違反セルとして特定する違反セル特定処理と、回路バグを修正するために設けられた第１ダミーセルを検索するダミーセル検索処理とを実行する。また、違反セル特定処理によって特定された違反セルと、その違反セルによって駆動される第１被駆動セルと、ダミーセル検索処理によって検索された第１ダミーセルとの組み合わせによる論理一致処理を実行する。特許文献１に記載の技術は、その違反セルと第１被駆動セルとに第１ダミーセルを加えて再配線する再配線処理を実行することでタイミング調整工数を削減することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−８６７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１に記載の技術では、基準となるクロックに対し、入力するデータを伝送する信号線のＶａｌｉｄ幅に関し、ＳＥＴＵＰ特性とＨＯＬＤ特性を満たす時間が共に厳しい仕様上の制約がある場合、ＳＥＴＵＰ時間とＨＯＬＤ時間のタイミングを微調整できない。そのため、ＳＥＴＵＰ制約とＨＯＬＤ制約を共に満足できないという問題がある。
【００１４】
以下に、その理由を説明する。上述した図１のフローに示されているように、タイミング判定工程（ステップＳ５）でタイミング制約違反を判定後、入力波形の傾き（ＳＬＥＷ）違反を改善するために、セル（バッファ相当）を挿入する処理（ステップＳ１４）を実施する。しかしながら、セル（バッファ相当）を挿入するだけではタイミングの調整量が大きくなり、ＨＯＬＤ制約ＴＡＨ違反を回避することが出来ても、ＳＥＴＵＰ違反を誘発する。
【００１５】
図３のタイミングチャートを用いて、特許文献１に記載の半導体集積回路設計装置の動作を説明する。図３の（ａ）は、特許文献１に記載の技術で、セル（バッファ相当）を挿入する前の動作を示すタイミングチャートである。データＡ１１の有効値となる時間、すなわち、時刻ｔ１〜時刻ｔ３（データＡ１１の変化レベルが１/２となる時間）がＶａｌｉｄ幅ＴＡ１となっている。
【００１６】
時刻ｔ４になると、クロックＣＬＫが初期状態の電源レベル（以下、Ｈレベルと称する）から接地（ＧＮＤ）レベル（以下、Ｌレベルと称する）となる。データＡ１１のＳＥＴＵＰ時間ＴＡ１Ｓは、時刻ｔ４〜時刻ｔ１で示され、
ＳＥＴＵＰ制約ＴＡＳ＜ＳＥＴＵＰ時間ＴＡ１Ｓ
となり、動作仕様を満足する。一方で、データＡ１１のＨＯＬＤ制約ＴＡ１Ｈは、時刻ｔ３〜時刻ｔ４となり、
ＨＯＬＤ制約ＴＡＨ＞ＨＯＬＤ時間ＴＡ１Ｈ
となることから、動作仕様を違反していることになる。
【００１７】
図３の（ｂ）は、特許文献１に記載の技術で、セル（バッファ相当）を挿入した後の動作を示すタイミングチャートであり、遅延されたデータＡ１２のタイミングを示している。特許文献１に記載の技術では、セル（バッファ相当）による遅延時間の微調整ができないことから、過剰な遅延量が付加される。データＡ１２の有効値（データＡ１２の変化レベル１/２となる時間）は、時刻ｔ１からｔ５までが遅延されてしまう。
【００１８】
したがって、時刻ｔ４でクロックＣＬＫが初期状態のＨレベルからＬレベルとなると、
データＡ１２のＨＯＬＤ時間ＴＡ２Ｈは時刻ｔ４〜時刻ｔ７となり、
ＨＯＬＤ制約ＴＡＨ＜ＨＯＬＤ時間ＴＡ２Ｈ
となることから、動作仕様を満足する。一方でデータＡ１２のＳＥＴＵＰ時間ＴＡ２Ｓは、時刻ｔ５〜時刻ｔ４となり、
ＳＥＴＵＰ制約ＴＡＳ＞ＳＥＴＵＰ時間ＴＡ２Ｓ
となることから、動作仕様を違反していることになる。つまり、特許文献１に記載の技術では、クロックＣＬＫに対してＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整ができない。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、以下のような半導体集積回路設計支援方法を実行し、半導体集積回路のレイアウトを自動的に最適化する。まず、半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報を判定する。そのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。
【００２０】
また、上述の課題を解決するために、半導体集積回路のレイアウトを自動的に最適化する半導体集積回路設計支援装置に上記の方法を実行させることが好ましい。この場合、半導体集積回路設計支援装置は、配線処理部と、記憶部と、配線判定部と、変更検査部と、変更処理部とを具備することで、半導体集積回路のレイアウト設計とタイミング調整を自動的に行う。
【００２１】
また、上記の方法を実行するにあたり、調整容量セルは、矩形の拡散層と、拡散層上に積層されたゲートポリシリと、さらに上層のメタル配線とで構成されていることが好ましい。その拡散層矩形の相対する２辺の中央に、ゲートポリシリを、その２辺を含むように予め設定したチャネル幅で配置する。また、そのゲートポリシリチャネル長に対し片側はメタル配線の端子とコンタクトによって接続し、拡散層上でありかつゲートポリシリの両脇は、ＧＮＤ電位のメタル配線とコンタクトにより接続する。そして、配置したゲートポリシリのチャネル長方向に対し上側に電源電位のメタル配線を予め設定した幅で配置し、下側にＧＮＤ電位のメタル配線を予め設定した幅で配置する。
【００２２】
また、上記の方法を実行するにあたり、調整容量セルは、ゲートポリシリのメタル配線の端子に接続したもう一方の端を、拡散層上にチャネル長を小さくなるように構成したものであることが好ましい。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整が可能になるという効果がある。
【図面の簡単な説明】
【００２４】
【図１Ａ】図１Ａは、従来の半導体集積回路設計装置の動作を示すフローチャートである。
【図１Ｂ】図１Ｂは、従来の半導体集積回路設計装置の動作を示すフローチャートである。
【図２】図２は、従来の半導体集積回路支援設計装置において、ダミーセルを検索する方法を説明する図である。
【図３】図３は、従来の半導体集積回路設計装置の動作を示すタイミングチャートである。
【図４】図４は、本発明の半導体集積回路装置の自動レイアウト設計支援システム１の構成を例示するブロック図である。
【図５】図５は、自動レイアウト設計支援システム１の構成を概念的に例示するブロック図である。
【図６Ａ】図６Ａは、電源容量セルＣａのレイアウトを例示する平面図である。
【図６Ｂ】図６Ｂは、調整容量セルＣｂのレイアウトを例示する平面図である。
【図７】図７は、調整容量セルＣｂのゲート長ＧＸ、ＧＹ、ＧＺに対するゲート容量値の対応を例示したテーブルである。
【図８】図８は、本実施形態の自動レイアウト設計支援システム１の動作を例示するフローチャートである。
【図９】図９は、複数の電源容量セルＣａが配置された結果を例示するレイアウト図である。
【図１０】図１０は、配線処理を実施した結果を例示するレイアウト図である。
【図１１】図１１は、配線処理部Ｆ１での処理が終わった段階における設計対象の回路の動作を例示するタイミングチャートである。
【図１２】図１２は、違反信号検出結果の構成を例示する違反信号検出結果表である。
【図１３】図１３は、遅延時間算出表の構成を例示するテーブルである。
【図１４】図１４は、生成された追加容量算出結果表の構成を例示するテーブルである。
【図１５】図１５は、設計対象の回路にセル検索範囲３４が設定された状態を例示する平面図である。
【図１６】図１６は、検索範囲を自動拡大した状態を例示する平面図である。
【図１７】図１７は、電源容量セルＣａを調整容量セルＣｂに置換した結果を例示する平面図である。
【図１８】図１８は、電源容量セルＣａを調整容量セルＣｂに置換した場合の設計対象の回路の動作を例示すタイミングチャートである。
【図１９】図１９は、従来技術を用いて遅延調整した回路を示す回路図である。
【図２０】図２０は、本実施形態の自動レイアウト設計支援システム１によって遅延調整した回路を例示する回路図である。
【図２１】図２１は、論理セルＢＵＦＦＥＲｉの接続数に応じた遅延時間と、調整容量セルＣｂｉ（ｉ＝１、２・・・）の接続数に応じた遅延時間とを示すテーブルである。
【図２２】図２２は、論理セルＢＵＦＦＥＲｉ（ｉ＝１、２・・・）と、調整容量セルＣｂｉ（ｉ＝１、２・・・）の接続数に対する遅延値の変化を示すグラフである。
【図２３】図２３は、本発明の自動レイアウト設計支援システム１の第２実施形態の動作を例示するフローチャートである。
【図２４】図２４は、第２実施形態の配線処理部Ｆ１の処理を実行した段階のチップレイアウトを例示する平面図である。
【図２５】図２５は、配線処理部Ｆ１の処理が終了した時点での半導体チップＣＰの動作を例示するタイミングチャートである。
【図２６】図２６は、検索された電源容量セルＣａｉ（ｉ=１，２・・）を調整容量セルＣｂｉ（ｉ=１，２・・）へ置換した半導体チップＣＰの構成を例示する平面図である。
【図２７】図２７は、置換処理が終了した半導体チップＣＰの動作を例示するタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
［第１実施形態］
図４は本発明を実施するための半導体集積回路装置の自動レイアウト設計支援システム１の構成を例示するブロック図である。自動レイアウト設計支援システム１は、コンピュータ装置２と、サーバ３と、記録媒体４と、ネットワーク５とで構成されている。
【００２７】
コンピュータ装置２は、エンジニアリングワークステーションなどの情報処理装置である。サーバ３は、コンピュータ装置２で実行される実行プログラム（アプリケーション）を保持するコンピュータ装置である。サーバ３は、コンピュータ装置２（クライアント）からの要求に応じて、その実行プログラムを提供する。サーバ３は、インターネットなどのネットワーク５を介してコンピュータ装置２に接続されている。
【００２８】
サーバ３に備えられている記録媒体４には、コンピュータ装置２に提供される実行プログラムが格納されている。記録媒体４に格納されている実行プログラムは、ネットワーク５を介してコンピュータ装置２にダウンロードされる。ダウンロードされたプログラムは、コンピュータ装置２に備えられた記憶媒体（例えば、ハードディスクやメモリなど）にストアされる。コンピュータ装置２は、そのプログラムに示される手順に基づいて、処理を行う。
【００２９】
図５は、本実施形態の自動レイアウト設計支援システム１の構成を概念的に例示するブロック図である。図５に示されるように、自動レイアウト設計支援システム１は、配線処理部Ｆ１と、記憶部Ｆ２と、配線判定部Ｆ３と、変更検査部Ｆ４と、変更処理部Ｆ５とを備えている。自動レイアウト設計支援システム１は、図５に例示するような半導体集積回路のレイアウト設計支援装置として構成され、タイミング調整を自動で行う機能を提供する。
【００３０】
図５に示されているように、配線処理部Ｆ１は、論理セル配置部１１と、ダミーセル配置部１２と、電源容量セル配置部１３と、配線部１４とを備えている。また記憶部Ｆ２は、回路のネットリストＤ１と、論理セル遅延ライブラリＤ２と、セルレイアウトライブラリＤ３と、タイミング制約Ｄ４と、タイミング判定結果Ｄ５１と、追加容量算出結果Ｄ５２とを、読み出しと書き込みとが可能な状態で保持している。
【００３１】
また、変更処理部Ｆ５は、容量セルのレイアウトを変更する機能を備えている。図６Ａと図６Ｂは、変更対象の容量セルのレイアウトを例示する平面図である。図６Ａは、電源容量セルＣａのレイアウトを例示する平面図である。図６Ｂは、調整容量セルＣｂのレイアウトを例示する平面図である。本実施形態において、変更処理部Ｆ５は、電源容量セルＣａ、調整容量セルＣｂを示すデータを備えている。また、変更処理部Ｆ５は、自動レイアウト設計支援システム１の処理結果に基づいて、同一セルサイズである両セルの置き換えを行うことができる。
【００３２】
図６Ａに示されているように、電源容量セルＣａは、拡散層２１と、その拡散層２１の上に積層されたゲートＧ１と、拡散層２１とゲートＧ１とに電圧を供給するメタル配線（電源ＶＤＤ、接地ＧＮＤ）とを備えている。そのメタル配線は、半導体製造プロセスの積層方向において、拡散層２１とゲートＧ１を含む層よりも上層に積層されている。また、ゲートＧ１は、配線２３を介してメタル配線に接続されている。
【００３３】
ゲートＧ１の両脇の拡散層２１は、ソース・ドレイン領域であり、複数のコンタクトＣＮ１を介してメタル配線（接地ＧＮＤ）に接続されている。ゲートＧ１は、２つのコンタクトＣＮ１を介してメタル配線（電源ＶＤＤ）に接続されている。ここで、電源容量セルＣａのゲートＧ１は、通常使用されるゲートに対しチャネル幅、チャネル長は、容量値を確保するため大きく設定されている。
【００３４】
図６Ｂに示されているように、調整容量セルＣｂのゲートＧ２は、電源容量セルＣａに設けられていたゲートＧ１と異なる形状で構成されている。また、調整容量セルＣｂは、電源容量セルＣａに設けられていた配線２３を有することなく構成されている。さらに、調整容量セルＣｂのゲートＧ２は、チャネル長を、ゲート長ＧＸ、ＧＹ、ＧＺに示されるような長さに変化させることができる。そして、ゲートＧ２の下層にある拡散層２２は、片側４つずつ（両側で８つ）のコンタクトＣＮ２を介して、メタル配線（接地ＧＮＤ）に接続されている。つまり、電源容量セルＣａと調整容量セルＣｂは、同じサイズの外形で構成され、かつ、メタル配線（電源ＶＤＤ、接地ＧＮＤ）が同じような位置に構成されている。
【００３５】
図７は、調整容量セルＣｂのゲート長ＧＸ、ＧＹ、ＧＺに対するゲート容量値の対応を例示したテーブルである。例えば、図７に示すように、調整容量セルＣｂのゲートＧ２が、ゲート長ＧＸ（μｍ）の場合は、調整容量セルの容量値は５ＰＦ設定することが可能となる。また、ゲート長ＧＹ（μｍ）の場合は、調整容量セルの容量値は１０ＰＦ設定することが可能となる。また、ゲート長ＧＺ（μｍ）の場合は、調整容量セルの容量値は２０ＰＦに設定することが可能となる。尚、ゲート長ＧＸ、ＧＹ、ＧＺに応じたゲート容量値は、任意に設定できるものとする。さらに、変更処理部Ｆ５には、ゲート長ＧＸ、ＧＹ、ＧＺにした複数の調整容量セルＣｂｉ（ｉ＝１、２・・・）に関するデータが備えられている。したがって、以下の実施形態の説明においては、複数の調整容量セルＣｂｉを区別する場合、枝番号を付して記載する。
【００３６】
以下に、本実施形態の自動レイアウト設計支援システム１の動作について説明を行う。図８は、本実施形態の自動レイアウト設計支援システム１の動作を例示するフローチャートである。ステップＳａ１において、配線処理部Ｆ１は、論理セル配置部１１の処理として、使用する論理セルと配線接続の情報を記載した回路のネットリストＤ１と、論理セルのタイミングの情報を記載した論理セル遅延ライブラリＤ２と、論理セルのレイアウト図形の情報を記載したセルレイアウトライブラリＤ３と、レイアウト後に満たすべき回路のタイミングの情報を記載したタイミング制約Ｄ４とを入力とすることで、自動レイアウトによる論理セルの配置処理を実施する。
【００３７】
次に、ステップＳａ２において、ダミーセル配置部１２の処理として、論理不具合の修正用に用いられるトランジスタで構成された予備素子であるダミーセル配置を行う。次に、ステップＳａ３において、電源容量セル配置部１３の処理として、電源安定用に容量素子で構成された電源容量セルＣａの配置を行う。
【００３８】
図９は、複数の電源容量セルＣａが配置された結果を例示するレイアウト図であり、タイミングの調整前のレイアウトを示している。ステップＳａ３の処理を終えた段階では、各セル列（ＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４）に対して、所定のセルが配置される。例えば、図９の示されているように、セル列ＳＣ１には、クロックＣＬＫに基づいて動作する論理セル３１が配置されている。また、セル列ＳＣ２には、電源容量セルＣａ１と電源容量セルＣａ３が配置されている。また、セル列ＳＣ３には、電源容量セルＣａ２が配置されている。そして、セル列ＳＣ４には、クロックＣＬＫに基づいて動作する論理セル３２が配置されている。
【００３９】
図８に戻り、ステップＳａ４において、配線部の処理としてステップＳａ１の処理とステップＳａ２の処理を行うことによって配置された各論理セルに対して、一旦、配線処理を実施する。図１０は、配線処理を実施した結果を例示するレイアウト図である。図１０を参照すると、論理セル３１は、ビアＶＩＡ１を介してデータＡ１を伝送する配線３３に接続されている。同様に、論理セル３２は、そのビアＶＩＡ２を介して配線３３に接続されている。これらの接続が完了することによって、配線処理部Ｆ１の処理が終了する。
【００４０】
次に、配線判定部Ｆ３での処理について説明を行う。図８に戻り、ステップＳａ５において、第１判定処理を実行する。このとき、クロックＣＬＫに対し、配線３３でのデータＡ１（または後述するデータＡ２）のＳＥＴＵＰ制約ＴＡＳが満足していることを前提に、ＨＯＬＤ制約ＴＡＨ違反がないかデバイス動作の判定を行う。
【００４１】
図１１は、配線処理部Ｆ１での処理が終わった段階における設計対象の回路の動作を例示するタイミングチャートである。時刻ｔ０までは、クロックＣＬＫは電源電圧レベル（Ｈレベルと称する）であり、このとき配線３３のデータＡ１はデータ値が不定となっている。
【００４２】
時刻ｔ１になると、期待するデータＡ１の値に至り、データＡ１の振幅レベルが１／２からＨレベルもしくは接地レベル（以下、Ｌレベルと称する）に確定する。時刻ｔ４になると、クロックＣＬＫはＨレベルからＬレベルになり、データＡ１のＳＥＴＵＰ時間ＴＡ１Ｓが時刻ｔ４〜時刻ｔ１として確定する。つまり、
ＳＥＴＵＰ時間ＴＡ１Ｓ＞ＳＥＴＵＰ制約ＴＡＳ
となり違反は無しになる。一方で、ＨＯＬＤ時間ＴＡ１Ｈは時刻ｔ４〜時刻ｔ５となり、
ＨＯＬＤ時間ＴＡ１Ｈ＞ＨＯＬＤ制約ＴＡＨ
となり違反として判定される。第１判定処理であるステップＳａ５でＨＯＬＤ制約ＴＡＨの違反ありと判定された場合、処理はステップＳａ６に進む。また、ＨＯＬＤ制約ＴＡＨ違反がない場合は処理を終了する。
【００４３】
なお、第１判定処理であるステップＳａ５でＨＯＬＤ制約ＴＡＨの違反ありと判定された場合、タイミング判定結果Ｄ５１には、違反信号検出結果が格納される。図１２は、違反信号検出結果の構成を例示する違反信号検出結果表である。違反信号検出結果表は、違反信号線と違反時間とを関連付けたデータを表形式で保持する。図１２に示されているように、違反信号線がデータＡ１の配線であり、違反時間が−０．０２ｐｓである場合、それらを関連付けたデータが違反信号検出結果として記載される。
【００４４】
図８に戻り、ステップＳａ６において、第２判定処理を実行する。第２判定処理では、論理セルを挿入してもＳＥＴＵＰ制約を違反せずに遅延調整可能であるかを判定する。このとき、ステップＳａ５で得られるデータのＶａｌｉｄ幅ＴＡ１（時刻ｔ１〜時刻ｔ５）と、自動レイアウトで使用する論理セル遅延ライブラリＤ２から得られる論理セルによる遅延量とを比較して、ＳＥＴＵＰ制約を違反せずに遅延調整可能であるかを判定する。
【００４５】
そして、論理セル挿入ではＳＥＴＵＰ制約ＴＡＳとＨＯＬＤ制約ＴＡＨを満足できないと判定された場合は、処理はステップＳａ７に進む。ステップＳａ７において、追加容量算出部は、予め用意されている遅延時間算出表と、ステップＳａ５で得られた違反信号検出結果表とに基づいて、追加容量算出結果表を生成する。
【００４６】
図１３は、遅延時間算出表の構成を例示するテーブルである。遅延時間算出表は、違反時間と、追加容量と、遅延時間と、セル名とを関連付けたデータを保持している。図１４は、生成された追加容量算出結果表の構成を例示するテーブルである。追加容量算出結果表は、違反信号線と、違反時間と、追加容量とを関連付けたデータを保持している。
【００４７】
図８に戻り、ステップＳａ６において、Ｖａｌｉｄ幅ＴＡ１が論理セルの遅延よりも大きく、論理セルの挿入が可能である判定された場合は（ステップＳａ６においてＹｅｓ）、処理はステップＳａ１３に進む。ステップＳａ１３では、論理セル挿入を実施し、通常の論理セル追加によるタイミング遅延調整を自動レイアウトにて行う。
【００４８】
次に、ステップＳａ８において、ＨＯＬＤ制約ＴＡＨ違反となっている信号線経路のトレースを行う。そのトレースした経路から、セル検索範囲を設定し、電源容量セルが検索範囲に存在するか否かを、電源容量セルＣａのセル名に基づいて検索する。
【００４９】
図１５は、設計対象の回路にセル検索範囲３４が設定された状態を例示する平面図である。図１５を参照すると、配線３３は、論理セル３１（ＶＩＡ１）と論理セル３２（ＶＩＡ２）を接続する。その配線３３によって伝送されるデータＡ１において、ＨＯＬＤ制約ＴＡＨが違反と判断された場合は、ＨＯＬＤ制約違反のデータＡ１を伝送する配線３３の経路上から、セル検索範囲３４を設定する。そして、そのセル検索範囲３４に配置されている電源容量セルＣａ１と電源容量セルＣａ２を検索する。
【００５０】
次に、ステップＳａ９において、第３判定処理を実行する。第３判定処理では、ステップＳａ８の検索結果に基づいてセル検索範囲３４に電源容量セルが存在するか否かを判定する。セル検索範囲３４に電源容量セルが存在しない場合（電源容量セルＣａ１、電源容量セルＣａ２がなかった場合)は、処理はステップＳａ１０に進む。ステップＳａ１０において、セル検索範囲拡大部は、論理セル３１と論理セル３２が配置可能なエリアへと検索範囲を自動拡大する。
【００５１】
図１６は、検索範囲を自動拡大した状態を例示する平面図である。図１５で例示した信号線経路をトレースして得られたセル検索範囲３４は、図１６に示されているように、セル検索範囲３５のような論理セル３１と論理セル３２が配置可能なエリアへと検索範囲が自動的に拡大されている。セル検索範囲３５が設定された後、処理はステップＳａ８に戻り、セル検索部によって、セル検索範囲３５内に配置されている電源容量セルＣａ３の検索が行われる。
【００５２】
ステップＳａ９において、第３判定処理を実行した結果、接続可能な電源容量セルＣａが存在すると判定された場合（ステップＳａ９においてＹｅｓ）は、処理はステップＳａ１１に進む。
【００５３】
ステップＳａ１１において、第４判定処理が実行される。第４判定処理では、追加容量算出部が、ステップＳａ７で算出された追加容量の容量値と論理セル遅延ライブラリ内に用意された電源容量セルの容量値とが同等以上かを判定する。その判定の結果、同等以上となっていない場合、処理はステップＳａ１０に進み、再度、セル検索範囲を拡大する処理を実行する。そして、再度、セル検索範囲を拡大した後、ステップＳａ８へ戻り、同等以上の負荷容量となるまで、自動レイアウトフローを繰り返す。
【００５４】
電源容量セルＣａの容量値が追加容量算出部のステップＳａ７で算出された容量値と同等以上となった時点（第４判定処理のステップＳａ１１においてＹｅｓ）で、処理はステップＳａ１２に進む。ステップＳａ１２において、セル変更部が、追加容量算出結果Ｄ５２に格納された追加容量分に相当となるように、電源容量セルＣａを調整容量セルＣｂに置換する。
【００５５】
尚、電源容量セルＣａと調整容量セルＣｂは外形やサイズが同じであり、また、メタル配線（電源ＶＤＤ、接地ＧＮＤ）も同じ配置なので、周りの論理セルや信号線などに影響を与えることなく置換可能となる。また、ゲートＧ２の寸法をＧＸ、ＧＹ、ＧＺと変化させることで、複数の異なった容量値を持った調整容量セル（Ｃｂ１、Ｃｂ２など）を用意することが可能であり、調整する遅延量に合わせたタイミング調整がより細かくできることになる。
【００５６】
ステップＳａ１２により電源容量セルＣａと調整容量セルＣｂの置換が終了した後、処理はステップＳａ１４に進む。ステップＳａ１４において、信号線に接続された調整容量セルの情報を使用し、再配線処理によって、ＨＯＬＤのタイミング違反である信号線の再配線を実施する。
【００５７】
再配線の実施後、再びＨＯＬＤ違反がないか第１判定処理のステップＳａ５へ戻りＨＯＬＤ違反がなければ（ステップＳａ５においてＹｅｓ）一連の自動レイアウトによるタイミング調整は終了する。
【００５８】
図１７は、電源容量セルＣａを調整容量セルＣｂに置換した結果を例示する平面図である。図１７に示されているように、セル列ＳＣ２の調整容量セルＣｂ１が、ビアＶＩＡ３を介してデータＡ２の配線３６に接続されている。このレイアウトによって、期待される追加容量の付加が行われる。
【００５９】
図１８は、電源容量セルＣａを調整容量セルＣｂに置換した場合の設計対象の回路の動作を例示すタイミングチャートである。図１８のタイミングチャートに示すように、データＡ２に遅延が生じることで、時刻ｔ２になると、期待するデータＡ２の値に至り、データＡ２の振幅レベルが１／２からＨレベルもしくはＬレベルに確定する。時刻ｔ４になると、クロックＣＬＫはＨレベルからＬレベルになり、データＡ２のＳＥＴＵＰ時間ＴＡ２Ｓが時刻ｔ４〜時刻ｔ２として確定する。つまり、
ＳＥＴＵＰ時間ＴＡ２Ｓ＞ＳＥＴＵＰ制約ＴＡＳ
となり違反は無しになる。一方、ＨＯＬＤ時間ＴＡ２Ｈは時刻ｔ４〜時刻ｔ７となり、
ＨＯＬＤ時間ＴＡ１Ｈ＜ＨＯＬＤ制約ＴＡＨ
となり。違反は無しになる。
【００６０】
［比較例］
上述のように、本実施形態の自動レイアウト設計支援システム１は、ＳＥＴＵＰ時間とＨＯＬＤ時間のタイミングの微調整を自動的に行うことが可能である。そのため、動作の基準となるクロックに対し、データのＳＥＴＵＰ特性とＨＯＬＤ特性が共に厳しい動作仕様の制約がある場合、論理セルの配置変更や挿入を行うことなく、高速動作するデバイスのＳＥＴＵＰ制約とＨＯＬＤ制約を共に満足することができる。以下では、本願発明の効果に対する理解を容易にするために、従来技術と比較しながら本発明におけるＨＯＬＤ制約ＴＡＨ違反のデータＡ１のタイミングの微調整について説明を行う。
【００６１】
図１９は、比較例として例示する遅延調整した回路を示す回路図である。図１９に示されているように、その回路のフリップフロップＦＦａに入力されるデータＡ１の遅延調整は、論理セルＢＵＦＦＥＲ１、論理セルＢＵＦＦＥＲ２を用いて行われている。尚、論理セルＢＵＦＦＥＲ１、論理セルＢＵＦＦＥＲ２の同一の遅延を有する論理セルとする。
【００６２】
図２０は、本実施形態の自動レイアウト設計支援システム１によって遅延調整した回路を例示する回路図である。図２０に示されているように、その回路のフリップフロップＦＦａに入力されるデータＡ１の遅延調整は、調整容量セルＣｂ１、調整容量セルＣｂ２を用いて行われている。尚、調整容量セルＣｂ１、調整容量セルＣｂ２は、同一の遅延を有する容量セルとする。
【００６３】
図２１は、論理セルＢＵＦＦＥＲｉ（ｉ＝１、２・・・）を１つ以上接続した場合の接続数に応じた遅延時間と、本実施形態の調整容量セルＣｂｉ（ｉ＝１、２・・・）を１つ以上接続した場合の接続数に応じた遅延時間とを示すテーブルである。論理セルＢＵＦＦＥＲｉ（ｉ＝１、２・・・）は、１つで２００ｐｓ、２つで４００ｐｓの遅延値を持つ。また、調整容量セルＣｂｉ（ｉ＝１、２・・・）は、１つで２０ｐｓ、２つで４０ｐｓの遅延値を持つ。
【００６４】
図２２は、図２１の論理セルＢＵＦＦＥＲｉ（ｉ＝１、２・・・）と、調整容量セルＣｂｉ（ｉ＝１、２・・・）の接続数に対する遅延値の変化を示すグラフである。図２２に示されているように、比較例として例示した論理セルＢＵＦＦＥＲｉ（ｉ＝１、２・・・）を挿入して遅延調整を行うよりも、本実施形態の調整容量セルＣｂｉ（ｉ＝１、２・・・）を付加して遅延調整を行う場合の方が、傾きが抑えられている。このグラフの傾きの違いは、本実施形態の自動レイアウト設計支援システム１は、比較例として例示した場合に比べて、より細かい遅延時間の調整を可能であることを示している。
【００６５】
［第２実施形態］
以下に、本発明の第２実施形態について説明を行う。以下に説明する第２実施形態の自動レイアウト設計支援システム１は、複数のデータバスのタイミング調整を自動レイアウト設計の中で行うための機能を備えている。図２３は、本発明の自動レイアウト設計支援システム１の第２実施形態の動作を例示するフローチャートである。
【００６６】
第２実施形態の配線判定部Ｆ３２は、ステップＳｂ６１において、第５判定処理を実行し、敷設された配線がデータバスであるかどうかを判定する。その判定の結果、配線がデータバスであれば、処理はステップＳｂ６２に進む。ステップＳｂ６２において、複数あるデータバスのＶａｌｉｄ幅を重ね合わせたＷＩＮＤＯＷ幅が、ＳＥＴＵＰ制約、ＨＯＬＤ制約、Ｖａｌｉｄ幅制約を満足しているかどうか判定する。配線判定部Ｆ３２は、違反する信号名、すなわち補正（調整）を必要とするデータバス名と違反時間とを関連付けた判定結果データを生成し、タイミング判定結果Ｄ５１へ格納する。その後、変更検査部Ｆ４２、変更処理部Ｆ５は、タイミング判定結果Ｄ５１のデータバス名と違反時間とに基づいて、第１実施形態と同様な方法で自動レイアウトの処理を実行する。
【００６７】
図２４は、第２実施形態の自動レイアウト設計支援システム１において、配線処理部Ｆ１の処理を実行した段階のチップレイアウトを例示する平面図である。配線処理部Ｆ１の処理を行うことで、半導体チップＣＰに、メモリマクロＭＣと、フリップフロップＦＦ１と、フリップフロップＦＦ２と、フリップフロップＦＦ３とが配置される。また、メモリマクロＭＣとフリップフロップＦＦ１との間にはデータバスＢＵ１が設けられる。同様に、メモリマクロＭＣとフリップフロップＦＦ２との間にはデータバスＢＵ２が設けられ、メモリマクロＭＣとフリップフロップＦＦ３との間にはデータバスＢＵ３が設けられる。また、データバスＢＵ１には電源容量セルＣａ１０が配置され、データバスＢＵ３には電源容量セルＣａ１３が配置されている。尚、フリップフロップＦＦ１、ＦＦ２、ＦＦ３はクロックＣＬＫに基づいて動作する。
【００６８】
図２５は、配線処理部Ｆ１の処理が終了した時点での半導体チップＣＰの動作を例示するタイミングチャートである。Ｖａｌｉｄ幅ＴＢ１は、データバスＢＵ１の入力データの振幅が１／２に至る時間を示している。Ｖａｌｉｄ幅ＴＢ２は、データバスＢＵ２の入力データの振幅が１／２に至る時間を示している。Ｖａｌｉｄ幅ＴＢ３は、データバスＢＵ３の入力データの振幅が１／２に至る時間を示している。
【００６９】
図２５に示されているように、データバスＢＵ１のＶａｌｉｄ幅ＴＢ１は、時刻ｔ１から時刻ｔ６までの時間である。データバスＢＵ２のＶａｌｉｄ幅ＴＢ２は、時刻ｔ３から時刻ｔ１０までの時間である。データバスＢＵ３のＶａｌｉｄ幅ＴＢ３は、時刻ｔ０から時刻ｔ５までの時間である。そして、データバスＢＵ１、データバスＢＵ２、データバスＢＵ３を重ね合わせたデータバスのＷＩＮＤＯＷ幅ＴＷａは、時刻ｔ３から時刻ｔ５となっている。
【００７０】
図２５を参照すると、Ｖａｌｉｄ幅ＴＢ１、Ｖａｌｉｄ幅ＴＢ２、Ｖａｌｉｄ幅ＴＢ３を重ね合わせたデータバスのＷＩＮＤＯＷ幅ＴＷａは、クロックＣＬＫに対するＶａｌｉｄ幅制約ＴＢ（時刻ｔ４〜時刻ｔ６）に対し不足しており、制約を満足できていないことが示されている。Ｖａｌｉｄ幅制約ＴＢとの関係は、
ＷＩＮＤＯＷ幅ＴＷａ＜Ｖａｌｉｄ幅制約ＴＢ
となってしまっている。
【００７１】
このとき、データバスＢＵ２のＶａｌｉｄ幅ＴＢ２は、ＳＥＴＵＰ制約ＴＡＳ、ＨＯＬＤ制約ＴＡＨ、Ｖａｌｉｄ幅制約ＴＢを満足している。したがって、変更検査部Ｆ４２は、データバスＢＵ２のタイミングに近づけるようにタイミングの補正（調整）処理が行われる。
【００７２】
そして、変更検査部Ｆ４２では、図２４のデータバスＢＵ１、データバスＢＵ３をトレースして検索範囲を設定し、電源容量セルＣａｉ（ｉ=１，２・・）を検索する。検索された電源容量セルＣａｉ（ｉ=１，２・・）は、第１実施形態と同じように、電源容量セルの遅延に応じたタイミングの調整容量セルＣｂｉ（ｉ=１，２・・）へ置換される。
【００７３】
図２６は、検索された電源容量セルＣａｉ（ｉ=１，２・・）を調整容量セルＣｂｉ（ｉ=１，２・・）へ置換した半導体チップＣＰの構成を例示する平面図である。図２６に示されているように、データバスＢＵ１ｂは調整容量セルＣｂ２０に接続され、データバスＢＵ３ｂは調整容量セルＣｂ２１に接続されている。図２７は、置換処理が終了した半導体チップＣＰの動作を例示するタイミングチャートである。図２７に示されているように、データバスＢＵ１ｂのＶａｌｉｄ幅ＴＢ１ｂは、時刻ｔ２から時刻ｔ９に、データバスＢＵ３ｂのＶａｌｉｄ幅ＴＢ３ｂは、時刻ｔ１から時刻ｔ７となりＨＯＬＤ制約ＴＡＨにマージンを持つことになる。それによって、複数のデータバスのＶａｒｉｄ幅ＴＢ１ｂ、ＴＢ２、ＴＢ３ｂを重ね合わせたＷＩＮＤＯＷ幅ＴＷｂも、Ｖａｌｉｄ幅制約ＴＢを満足する。
【００７４】
上述したように、第２実施形態では、自動レイアウト設計支援システム１の配線判定部Ｆ３２が、配線がデータバスであるかどうかを判定している。そして、配線がデータバスであれば、複数あるデータバスのＶａｌｉｄ幅ＴＢ１、ＴＢ２、ＴＢ３の重ね合わせたＷＩＮＤＯＷ幅ＴＷａを特定する。そのＷＩＮＤＯＷ幅ＴＷａがＶａｌｉｄ幅制約ＴＢより小さいとき、タイミング違反のデータバスにおいて、すでに配置されている電源容量セルと同一の大きさの調整容量セルに自動的に置き換えることでタイミングの補正（微調整）を実行している。このような構成・動作によって、複数のデータバスのＳＥＴＵＰ制約ＴＡＳおよびＨＯＬＤ制約ＴＡＨと、Ｖａｌｉｄ幅制約ＴＢに対するタイミングのマージン確保が可能となり、さらにタイミング違反の対策に伴う、再設計の繰り返しを抑えることができる。
【００７５】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００７６】
１…自動レイアウト設計支援システム
２…コンピュータ装置
３…サーバ
４…記録媒体
５…ネットワーク
１１…論理セル配置部
１２…ダミーセル配置部
１３…電源容量セル配置部
１４…配線部
２１…拡散層
２２…拡散層
２３…配線
３１…論理セル
３２…論理セル
３３…配線
Ａ１…データ
Ａ２…データ
Ａ１１…データ
Ａ１２…データ
Ｆ１…配線処理部
Ｆ２…記憶部
Ｆ３…配線判定部
Ｆ４…変更検査部
Ｆ５…変更処理部
Ｆ３２…配線判定部
Ｆ４２…変更検査部
Ｄ１…ネットリスト
Ｄ２…論理セル遅延ライブラリ
Ｄ３…セルレイアウトライブラリ
Ｄ４…タイミング制約
Ｄ５１…タイミング判定結果
Ｄ５２…追加容量算出結果
ＣＰ…半導体チップ
ＶＤＤ…電源
Ｇ１…ゲート
Ｇ２…ゲート
ＣＮ１…コンタクト
ＣＮ２…コンタクト
ＧＸ…ゲート長
ＧＹ…ゲート長
ＧＺ…ゲート長
ＧＮＤ…接地
ＣＰ…半導体チップ
ＭＣ…メモリマクロ
Ｃａ…電源容量セル
Ｃａ１…電源容量セル
Ｃａ２…電源容量セル
Ｃａ３…電源容量セル
Ｃｂ…調整容量セル
Ｃｂ１…調整容量セル
Ｃｂ２…調整容量セル
Ｃｂｉ…調整容量セル
Ｃａ１０…電源容量セル
Ｃａ１１…電源容量セル
Ｃｂ２０…調整容量セル
Ｃｂ２１…調整容量セル
ＢＵ１…データバス
ＢＵ２…データバス
ＢＵ３…データバス
ＢＵ１ｂ…データバス
ＢＵ２ｂ…データバス
ＴＢ１…Ｖａｌｉｄ幅
ＴＢ２…Ｖａｌｉｄ幅
ＴＢ３…Ｖａｌｉｄ幅
ＴＷａ…ＷＩＮＤＯＷ幅
ＴＷｂ…ＷＩＮＤＯＷ幅
ＴＢ…Ｖａｌｉｄ幅制約
ＴＡ…Ｖａｌｉｄ幅
ＴＡ１Ｓ…ＳＥＴＵＰ時間
ＴＡ２Ｓ…ＳＥＴＵＰ時間
ＴＡ１Ｈ…ＨＯＬＤ時間
ＴＡ２Ｈ…ＨＯＬＤ時間
ＴＡＨ…ＨＯＬＤ制約
ＴＡＳ…ＳＥＴＵＰ制約
ＢＵＦＦＥＲ１…論理セル
ＢＵＦＦＥＲ２…論理セル
ＢＵＦＦＥＲｉ…論理セル
ＦＦ１…フリップフロップ
ＦＦ２…フリップフロップ
ＦＦ３…フリップフロップ
ＦＦａ…フリップフロップ
ＶＩＡ１…ビア
ＶＩＡ２…ビア
ＶＩＡ３…ビア
ＳＡ１…セル検索範囲
ＳＡ２…セル検索範囲
ＳＣ１…セル列
ＳＣ２…セル列
ＳＣ３…セル列
ＳＣ４…セル列
ＣＬＫ…クロック
１０５…駆動セル
１０６…被駆動セル
１０７…リペアセル
１１０…リペアセル
１１１…対角線
１１２…矩形領域
１１３…矩形領域
１１４…中間点
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウトを自動的に最適化する半導体集積回路設計支援方法であって
前記半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線で伝搬されるデータのタイミング情報を判定するステップと、
前記タイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出するステップと、
前記抽出された遅延情報に基づいて、前記タイミング違反を解消するための追加すべき容量値を算出するステップと、
前記違反データを伝搬する配線のレイアウト配置情報に基づいて、前記違反データを伝搬する配線の近傍の電源容量セルを検出するステップと、
前記算出された容量値に基づいて、前記検出された電源容量セルを、前記電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換えるステップと、
前記置き換えた調整用容量セルのゲートと前記違反データを伝搬する配線とを接続する再配線ステップと、
を具備する
半導体集積回路設計支援方法。
【請求項２】
請求項１に記載の半導体集積回路設計支援方法において、
前記電源容量セルを検出するステップは、さらに、
前記電源容量セルが検出できなかった場合、検査範囲を、前記違反データを伝搬する配線の配置情報に基づいて拡大するステップを具備する
半導体集積回路設計支援方法。
【請求項３】
請求項１または２に記載の半導体集積回路設計支援方法において、さらに、
前記違反データの遅延情報を抽出するステップの後に、前記遅延情報で抽出された遅延値が論理セルでは遅延調整できない値以下かどうかの判定を行うステップ
を具備する
半導体集積回路設計支援方法。
【請求項４】
請求項１から３の何れか一項に記載の半導体集積回路設計支援方法において、
前記違反データの遅延情報を抽出するステップの前に、さらに、
配線された信号線がデータバスかどうかを判断するステップと、
前記データバスのＶａｌｉｄ幅に基づいて、前記データバスに必要な遅延値を算出するステップと
を具備する半導体集積回路設計支援方法。
【請求項５】
請求項１から４の何れか一項に記載の半導体集積回路設計支援方法において、
前記違反データの遅延情報は、
ＨＯＬＤタイミング違反があるデータ線のＶａｌｉｄ幅に基づいた情報である
半導体集積回路設計支援方法。
【請求項１】
半導体集積回路のレイアウトを自動的に最適化する半導体集積回路設計支援方法であって
前記半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線で伝搬されるデータのタイミング情報を判定するステップと、
前記タイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出するステップと、
前記抽出された遅延情報に基づいて、前記タイミング違反を解消するための追加すべき容量値を算出するステップと、
前記違反データを伝搬する配線のレイアウト配置情報に基づいて、前記違反データを伝搬する配線の近傍の電源容量セルを検出するステップと、
前記算出された容量値に基づいて、前記検出された電源容量セルを、前記電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換えるステップと、
前記置き換えた調整用容量セルのゲートと前記違反データを伝搬する配線とを接続する再配線ステップと、
を具備する
半導体集積回路設計支援方法。
【請求項２】
請求項１に記載の半導体集積回路設計支援方法において、
前記電源容量セルを検出するステップは、さらに、
前記電源容量セルが検出できなかった場合、検査範囲を、前記違反データを伝搬する配線の配置情報に基づいて拡大するステップを具備する
半導体集積回路設計支援方法。
【請求項３】
請求項１または２に記載の半導体集積回路設計支援方法において、さらに、
前記違反データの遅延情報を抽出するステップの後に、前記遅延情報で抽出された遅延値が論理セルでは遅延調整できない値以下かどうかの判定を行うステップ
を具備する
半導体集積回路設計支援方法。
【請求項４】
請求項１から３の何れか一項に記載の半導体集積回路設計支援方法において、
前記違反データの遅延情報を抽出するステップの前に、さらに、
配線された信号線がデータバスかどうかを判断するステップと、
前記データバスのＶａｌｉｄ幅に基づいて、前記データバスに必要な遅延値を算出するステップと
を具備する半導体集積回路設計支援方法。
【請求項５】
請求項１から４の何れか一項に記載の半導体集積回路設計支援方法において、
前記違反データの遅延情報は、
ＨＯＬＤタイミング違反があるデータ線のＶａｌｉｄ幅に基づいた情報である
半導体集積回路設計支援方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１３−１０５２４９（Ｐ２０１３−１０５２４９Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４７４８１（Ｐ２０１１−２４７４８１）
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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