【課題】本発明は、貫通電極のサイズ（直径）が縮小化された場合でも、４端子法により貫通電極の抵抗値を正確に測定することの可能な半導体チップ及びその抵抗測定方法、並びに半導体装置を提供することを課題とする。
【解決手段】半導体基板１０１及び回路素子層１０２を有する半導体チップ本体５５と、半導体チップ本体５５を貫通する第１乃至第４の貫通電極６１〜６４と、回路素子層１０２に設けられた回路素子を介することなく、第１の貫通電極６１と第２の貫通電極６２とを電気的に接続する第１の導電経路９６と、回路素子を介することなく、第１の貫通電極６１と第３の貫通電極６３とを電気的に接続する第２の導電経路９７と、回路素子を介することなく、第２の貫通電極６２と第４の貫通電極６４とを電気的に接続する第３の導電経路９８と、を有する。 （もっと読む）

【課題】メモリ要素有する集積回路を提供すること。
【解決手段】上記集積回路は、基板において形成された回路網と、回路網の上における複数の機械的リレーメモリ回路とを含む。集積回路は、回路網と複数の機械的リレーメモリ回路との間に配置された誘電スタックをさらに含む。誘電スタックは、複数の金属ルーティング層およびビア層を含む。回路網は、相補型金属酸化物半導体回路網を含む。回路網は、複数の機械的リレーメモリ回路に対する制御信号を生成するように動作可能である。 （もっと読む）

【課題】異なる配線を介して異なる電源端子から内部回路を構成する第１の回路および第２の回路にそれぞれ給電する際に、第１の回路に給電する配線と第２の回路に給電する配線との間に発生するノイズを抑制する。
【解決手段】半導体装置は、第１の回路に給電を行う第１の電源配線と、第２の回路に給電を行う第２の電源配線と、第１の電源配線と第２の電源配線との間に容量素子を設けることにより、両端子間のインピーダンスを、大幅に低減させることにより異種電源間のノイズを低減する。 （もっと読む）

【課題】常時動作領域と電源遮断可能領域とが混在する半導体集積回路を提供する。
【解決手段】半導体基板に設けられ、複数の基本セル（１０）の配置が可能なセル配置領域と、空間的に前記セル配置領域と重なって設けられた基本電源配線（１１）と、前記基本電源配線（１１）から前記セル配置領域への電源供給を停止するスイッチセル（６）と、前記スイッチセル（６）に隣接して前記セル配置領域に配置され、前記スイッチセル（６）が前記セル配置領域への電源供給を停止した場合においても、前記スイッチセル（６）から電源供給を受ける常時動作セル（５）とを具備する。 （もっと読む）

【課題】本発明の目的は，論理回路に電源電圧を供給するレギュレータを有する半導体集積回路において，C端子の数を削減する。
【解決手段】
半導体集積回路30は，第1，第2の出力端OTa，OTbと，外部容量C4に接続する外部接続端子CT4との間に設けられたスイッチ回路35を有し，
スイッチ回路35の一端は第1の出力端OTaに接続され，スイッチ回路35の他端は外部接続端子CT4および第2の出力端OTbに接続され，
スイッチ回路35は，第1のレギュレータA31が第1の電源電圧Vaを第1の論理回路A32に対して供給する期間はオンし，第1のレギュレータA31が第1の論理回路A32に対する電源電圧供給を停止する期間はオフする。 （もっと読む）

【課題】半導体集積回路に含まれる終端抵抗の抵抗値を４端子法によって測定をするためには、必要となる端子が増加し、半導体集積回路のチップサイズが増加するという問題がある。そのため、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、望まれる。
【解決手段】半導体集積回路は、第１乃至第４のパッドと、第２のパッドと第４のパッドの間に接続される第１の抵抗と、第３のパッドと第４のパッドの間に接続される第２の抵抗と、第１のパッドと第２のパッドの間に接続される第１のスイッチと、第１のパッド及び第３のパッドを４端子法における電圧測定端子として、第２のパッド及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、第１のスイッチをオンする制御回路と、を備える。 （もっと読む）

【課題】ＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整が可能な技術を提供する。
【解決手段】半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。 （もっと読む）

【課題】セルベースの半導体集積回路において、異なるセル高さを有するセルを効率良く配置するための技術を提供する。
【解決手段】半導体集積回路が、基準ハイトセル３０、マルチハイトセル４０、ＶＤＤ電源配線、ＶＳＳ電源配線を備え、マルチハイトセルは、Ｙ軸方向に延伸するＶＤＤ側電源供給配線５Ｂ、ＶＳＳ側電源供給配線６Ｂを備え、基準ハイトセルの高さをａ、マルチハイトセルの高さをｂ、ＶＤＤ、ＶＳＳ電源配線の幅をｗとしたときに、ＶＳＳ側電源供給配線は、少なくとも、マルチハイトセルの下端からｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ａ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられ、ＶＤＤ側電源供給配線は、少なくとも、マルチハイトセルの下端からａ＋ｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられる。 （もっと読む）

【課題】半導体装置の回路ブロックへの電力供給復帰時に、無駄な充放電を削減すること。
【解決手段】半導体装置は、第１電源電圧を供給する第１電源線と、第１電源電圧よりも高い第２電源電圧を供給する第２電源線と、前段回路ブロックと、前段回路ブロックの出力信号に基づいて動作する後段回路ブロックと、前段回路ブロック及び後段回路ブロックに対する第１電源電圧及び第２電源電圧の供給を制御する電力供給制御回路と、を備える。電力供給制御回路は、後段回路ブロックへの第１電源電圧の供給開始タイミングを前段回路ブロックへの第１電源電圧の供給開始タイミングよりも遅延させる。更に、電力供給制御回路は、前段回路ブロック及び後段回路ブロックに第１電源電圧が供給された後に、第２電源電圧を前段回路ブロックと後段回路ブロックの両方に供給する。 （もっと読む）

【課題】突入電流を抑制できるとともに、チップ面積の増大を抑制することのできる半導体集積回路装置を提供する。
【解決手段】本実施形態の半導体集積回路装置は、ソースが入力電源線に接続され、ドレインが出力電源線に接続され、ゲートが第１制御線に接続された少なくとも１つの第１トランジスタと、ソースが前記入力電源線に接続され、ドレインが前記出力電源線に接続され、ゲートが第２制御線に接続された少なくとも１つの第２トランジスタと、前記第１制御線を駆動する第１バッファと、前記第１制御線を介して入力される制御信号を受け、前記第２制御線を駆動する第２バッファと、前記第１制御線を複数個に分割しかつこれらの分割された第１制御線間を接続するように設けられた複数のトランスファゲートと、を備えている。 （もっと読む）

【課題】省面積及び省電力のための半導体集積回路の設計方法を提供する。
【解決手段】主回路２１７と適応電圧用調整回路を含む半導体集積回路であって、適応電圧調整用回路は、クロック信号を受け取るように構成された整合回路２１１と、整合回路２１１の出力を受け取り、また、クロック信号を受け取るように構成された位相検出器２１３と、電源電圧を増加又は減少させるように構成された電圧レギュレータ２１５とを含み、主回路２１７は電圧レギュレータ２１５から電源電圧を受け取るように構成され、整合回路２１１は電源電圧を受け取って、電源電圧における増加又は減少に基づいて、信号伝搬における遅延を調整するように構成される。 （もっと読む）

【課題】サージ印加時における内部回路の誤動作を防止する。
【解決手段】半導体チップ（１０）は、複数のパッド（Ｐ１１、Ｐ１２）と、複数のパッド（Ｐ１１、Ｐ１２）と電源ライン（１５、１６）との間に接続された複数の静電破壊保護素子（１１Ｈ、１１Ｌ、１２Ｈ、１２Ｌ）と、複数のパッドのうち少なくとも２つのパッド（Ｐ１１、Ｐ１２）に現れる印加電圧（Ｓ１１、Ｓ１２）が同一の論理レベルか否かを監視するサージ検出部（１３）と、サージ検出部（１３）の検出結果（Ｓ１３）に応じてその動作が許可／禁止される内部回路（１４）と、を有する。 （もっと読む）

【課題】直流電源配線に電流が流れたか否かを検出可能な回路を備えた半導体装置を提供する。
【解決手段】半導体装置において、駆動回路ＢＬＤＵ，ＢＬＤＤ，ＢＬＢＤＵ，ＢＬＢＤＤは、電流磁界またはスピン注入によってトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢを第１の磁化状態に初期設定するために、制御信号線ＢＬ，ＢＬＢに直流電流を流す。電源配線ＤＬは、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに近接して設けられる。ここで、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢは、電源配線ＤＬに直流電流が流れるときに生じる電流磁界によって第２の磁化状態に変化する。センスアンプ１０は、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢが第１の磁化状態から第２の磁化状態に変化したか否かを判定するために、制御信号線ＢＬ，ＢＬＢを介してトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに流れる電流を検出する。 （もっと読む）

【課題】半導体集積回路装置において、Ｉ／Ｏセルの高さを低減すると同時に幅の増大を防ぐことでＩ／Ｏセルの占める領域の面積を削減すること。
【解決手段】レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含むＩ／Ｏセルがコア領域の周囲に配置された半導体集積回路装置であって、Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域、および、Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域は、Ｉ／Ｏセルに対するパッドが配置された領域と重なり合うとともに、コア領域の辺に平行な方向に互いに並んで配置されている。 （もっと読む）

【課題】給電ユニット（エナジーハーベスティングデバイス）に改変を加えること無く、不安定な給電電圧、特に、低い給電電圧ででも正常に動作する、回路ユニットを含む集積回路を提供する。
【解決手段】本発明に係る集積回路は、外部電源に接続された第１の電源リングで囲まれた第１の回路ブロックと、第１の電源リングを介して前記外部電源に接続された第２の電源リングで囲まれた第２の回路ブロックとを含み、第１の回路ブロック内の半分以上が同期回路で構成され、第２の回路ブロック内の半分以上が非同期回路で構成されている。 （もっと読む）

【課題】低損失で差動信号を伝送することができるリドライバＩＣ、半導体装置、及びその製造方法を提供する。
【解決手段】本実施の形態に係る半導体装置は、差動信号が伝送される差動配線が形成された配線基板１０と、配線基板１０に搭載され、外部機器に対して差動信号を送受信するコネクタ１１と、配線基板１０に搭載され、コネクタ１１から受信した差動信号を中継する受信系のリドライバＩＣ２１と、受信系のリドライバＩＣ２１と離間した位置において配線基板１０に搭載され、コネクタ１１に送信する差動信号を中継する送信系のリドライバＩＣ２０と、を備えるものである。 （もっと読む）

【課題】 貫通ビアを用い積層した半導体装置においては、信号を伝送する貫通ビアがオープンやショートした場合に、その貫通ビアを回避して積層チップ全体を正常動作させるために、複雑な回路を構成が必要であった。
【解決手段】 信号を伝送する貫通ビアにおいて、ビアの内壁を構成するシリコンに高い不純物の領域を形成して貫通導体とシリコン基板が接触したときに基板に接続されているＶＳＳなどの基準電位に誘導する。故障モードを固定できるため、冗長化／復号化回路が簡単になるうえ、必要な冗長貫通ビアの本数を削減することができる。 （もっと読む）

【課題】本発明は、静電気検出回路を提供することを目的とする。
【解決手段】本発明の静電気検出回路は、電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存する。 （もっと読む）