半導体装置
【課題】 貫通ビアを用い積層した半導体装置においては、信号を伝送する貫通ビアがオープンやショートした場合に、その貫通ビアを回避して積層チップ全体を正常動作させるために、複雑な回路を構成が必要であった。
【解決手段】 信号を伝送する貫通ビアにおいて、ビアの内壁を構成するシリコンに高い不純物の領域を形成して貫通導体とシリコン基板が接触したときに基板に接続されているＶＳＳなどの基準電位に誘導する。故障モードを固定できるため、冗長化／復号化回路が簡単になるうえ、必要な冗長貫通ビアの本数を削減することができる。
【解決手段】 信号を伝送する貫通ビアにおいて、ビアの内壁を構成するシリコンに高い不純物の領域を形成して貫通導体とシリコン基板が接触したときに基板に接続されているＶＳＳなどの基準電位に誘導する。故障モードを固定できるため、冗長化／復号化回路が簡単になるうえ、必要な冗長貫通ビアの本数を削減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマイクロプロセッサやメモリが集積された半導体集積回路に関わり、その複数の半導体集積回路チップの電源接続方法に関わる。
【背景技術】
【０００２】
Ｃ―ＭＯＳ半導体回路の大きな特徴は、素子サイズを微細化すると動作速度の向上や消費電力の削減というスケーリング則にある。これまで素子の微細化により、チップあたりの集積度、性能を向上させてきた。しかし、微細化が進むにつれて集積度やチップ性能の向上に鈍化傾向が現れてきた。その理由には、微細化そのものの限界、素子の速度向上による素子間の配線遅延の顕在化、素子微細化によるリーク問題での消費電力増大が挙げられる。
【０００３】
一方、一定規模の情報処理システムを構築する場合、１つのチップに集積できる機能に限界があるため、複数のチップの配置、そしてチップ間の接続が必須となる。これまで、チップの配置方向は水平であり、チップ間の信号の伝送距離はチップ一辺以上の長さとなる。このため、微細化によりチップあたりの動作速度が向上しても、依然としてチップ間の伝送では時間がかかるため、システム全体での速度向上が困難であった。
【０００４】
チップ性能向上の鈍化やシステム全体の性能向上に対応するため、非特許文献１に代表される半導体装置が提案されている。概要を図１に示す。これは、回路チップ１００の上下に別の回路チップを３次元的に積層し、チップ間を貫通ビアで接続して情報や電力を伝送する技術である。チップ内での信号の長距離配線やチップ間での信号配線をチップ直上の貫通ビアで伝送することで、チップ内の素子間の配線遅延やシステム全体でネックとなるチップ間伝送遅延を大幅に低減されることが期待できる。
【０００５】
ここで用いられる貫通ビアは、文字通りチップ表裏を貫通導体１０１が貫く構造をとっている。チップの回路面ではこの貫通導体はパッド１０２と接触している。別のチップには、このパッドと貫通導体がピラー１０４およびスズなどで構成したバンプ１０５を介して接触している。これらの導体とチップのシリコン基板が接する部分は絶縁層１０３を形成し、絶縁を保つ。
【０００６】
通常、チップを構成する半導体基板１１０は配線面の回路にてチップグランドすなわちＶＳＳ電位となっている。このため、貫通導体と半導体基板が接する部分は絶縁される必要がある。一般的に、すべての貫通ビアを正常に形成し、積層接続することはある一定のリスクを伴う。すなわち、貫通導体の形成やパッドとバンプの接続に異常があると、導通が不完全になる箇所が発生する。
【０００７】
図２に示すように貫通導体の形成では、シリコン基板に開けたビアに銅メッキが完全に埋まらない場合に接触不良が起きる。バンプ形成不良の原因として、シリコン基板上に作成した銅などのピラーの高さが不均一であったり、ピラーの上に形成したバンプの脱落などが挙げられる。
【０００８】
また半導体基板と貫通導体の間の絶縁層の形成が不十分であったり、バンプの基板面接触またはバンプ同士の接触により、貫通ビア同士またはＶＳＳ電位への短絡が予想される。特に貫通導体とシリコン基板の絶縁不良の原因は、シリコンビア加工にある。ビアの形状にノッチと呼ばれる側壁にくぼんだ部分が形成されると、次の絶縁膜形成でノッチ部分は絶縁膜にカバーされずに十分な膜厚を確保できない。この部分で絶縁膜の形成不良が形成される。また、ファイピッチといわれる数１０ミクロンで貫通ビアを形成するとその上に形成されるバンプも同じ間隔で並ぶ。チップ同士の積層により、バンプが広がりバンプ同士が接触することも十分起こり得る。
【０００９】
このため、貫通ビアが異常に形成された場合でも半導体装置が正常に動作するよう回路方式がいくつかあげられる。特許文献２に見られるように貫通ビアの不良を検出する方法や、特許文献３にみられるように貫通ビアの歩留まりを想定していくつかの貫通ビアに対して冗長な貫通ビアを用意する方法がある。使用する予定であったビアが不良であった場合に、それを検出して予備の貫通ビアに切り替える。この方法は、信号を伝送する貫通ビアには有効である。
【００１０】
そして、従来技術のうち、特許文献３にみられる貫通ビアの不良を検出して経路を切り替える方法は、図１０にしめすような不良検出において送信チップからテスト信号を貫通ビアに出力し受信チップにて貫通ビアからのテスト信号を受信している。これには、送受信間のテスト信号の相違から不良貫通ビアを特定するため、受信したテスト信号を送信チップへフィードバックする必要がある。すなわち、この伝送にも貫通ビアを使う。さらに、不良貫通ビアを検出したあと送信チップ側で伝送経路を変更する場合、その経路更新情報を受チップ信側にも伝送して送受一致して不良貫通ビアを回避する必要がある。
【００１１】
このことから、テスト結果のフィードバック、経路情報の共有のため、チップ間においてあらたな貫通ビアを使用することになる。結局、テストのために新たな貫通ビアを用い、さらにそのビア経路のテストが必要になるという再帰的な命題を解決する必要がある。さらに送信側と受信側で貫通ビアのテストや切替動作を協調して行うには、送受チップを同期させるクロック信号が必要となる。このような信号についても貫通ビアが必要となる。
【００１２】
一方、図１１にしめすように送信側で伝送する元のデータに対して冗長データを作成して元のデータと合わせて伝送し、受信側で復号し元のデータを生成する方法がある。これは伝送経路に不良貫通ビアを含んでいても、一定の歩留りの範囲内であれば元のデータを復元することができる。たとえば、１ビットのデータ信号に対して冗長データをして元の信号をコピーした２ビットの信号を用意する。もとのデータ信号と合わせて３ビットに冗長化した出力信号を三本の貫通ビアで伝送する。受信側では、３ビットの入力信号を多数決論理回路にて復号化する。三本の貫通ビアうち、一本が不良であっても多数決論理により元のデータを復元できる。
【００１３】
この冗長／復号方式は、不良貫通ビアがあっても一定の歩留りを維持しているか限りデータ伝送を実現できるメリットがあるが、１ビットの信号を伝送するのに２ビットの冗長経路が必要であり、多ビットの信号では多少改善するものの、２倍以上の冗長経路を必要とする。また復号化における多ビットの多数決論理は多くの加算器が必要になり回路が複雑にあるという問題があった。このため、この方法でクロック信号を伝送すると大きな遅延が生じるだけでなく、回路を構成する素子遅延のチップ間での遅延のバラツキから高速な動作ができなくなるという問題を生じる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００６−３３０９７４公報
【特許文献２】特開２００８−９６３１２公報
【特許文献３】特開２００６−１９３２８公報
【非特許文献】
【００１５】
【非特許文献１】Ｋ．Ｔａｋａｈａｓｈｉ、ｅｔ．ａｌ．，Ｊａｐａｎｅｓｅ Ｊｏｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ， ４０， ３０３２−３０３７（２００１）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明解決する課題は、冗長／復号方式における冗長データ信号の本数を削減し、冗長化回路および復号化回路を簡略化することである。これにより貫通ビアによるクロック信号の低遅延伝送、不良検出／切替方式でのテスト結果のフィードバックおよび切替情報の共有を最小限の回路で実現する。
【課題を解決するための手段】
【００１７】
本願において開示される半導体装置のうち、代表的な実施の形態の概要を簡単に説明すれば、半導体で形成される第１及び第２のチップと、前記第１のチップを貫通し、前記第２のチップと電気的に接続される第１の貫通ビアと、前記第１のチップ内において前記第１の貫通ビアの外壁を覆うように形成された絶縁体と、前記第１のチップ内において前記絶縁体の外壁を覆うように形成され、前記半導体よりも低インピーダンスである導電体と、を有することを特徴とする。
【発明の効果】
【００１８】
本願によって、貫通ビアの故障モードを固定することができる。これにより冗長化回路および復号化回路を簡略化することができる。
【図面の簡単な説明】
【００１９】
【図１】一般的な積層半導体装置の断面図
【図２】貫通ビアの不良の種類を説明する図
【図３Ａ】本発明の代表的な貫通ビア構成を示す断面図
【図３Ｂ】本発明の代表的な貫通ビアのチップ配線面から見た配置を示す図
【図４Ａ】実施例１に関わる積層ビア構成を示す断面図
【図４Ｂ】実施例１に関わる積層ビア構成の等価回路図
【図５】実施例２に関わる冗長化／復号化動作を行う回路図
【図６】実施例３に関わる積層半導体装置の貫通ビア通信回路の回路図
【図７】実施例４に関わる積層半導体装置の貫通ビア通信回路の回路図
【図８Ａ】実施例４に関わるマルチプレクサの送信側の制御論理
【図８Ｂ】実施例４に関わるマルチプレクサの受信側の制御論理
【図９】実施例５に関わる積層半導体装置の貫通ビア通信回路の回路図
【図１０】従来の貫通ビア不良検出および切替回路図
【図１１】従来の貫通ビア冗長化／復号化回路図
【発明を実施するための形態】
【００２０】
本実施の形態による半導体集積回路装置は、互いに積層搭載され、貫通ビアによって接続された複数の半導体チップによって構成される。その各半導体チップの信号を伝送する貫通ビアに不良がおきた場合は、故障モードを固定する、すなわちビアの断線やショートに関わらず、ある電位（ＶＳＳまたはＶＤＤ）に固定されるようにするものである。
【００２１】
本発明の貫通ビアの代表的な構造例を図３Ａに示す。信号を伝送する貫通ビアにおいて、その貫通導体３０１に沿ったシリコン基板３１０の内壁に不純物の濃い領域３０７を作成して、ビアに沿った内壁のインピーダンスを下げておく。配線層３０６でこの領域に基準電位ＶＳＳ（もしくはＶＤＤ）を接続する。ここで基準電位とはシリコン基板に接続されている電位であり、一般的にＰ型基板であればＶＳＳである。これにより、貫通ビアの絶縁膜３０３の形成不良で側壁とショートした場合、貫通ビアの電位は、基板電位に設定される。
【００２２】
また貫通ビアの配置について、チップ配線面から見た図を図３Ｂに示す。信号の貫通ビア（図ではパッド３０２１とバンプ３０５１で表現）の周囲に前記基準電位ＶＳＳ（もしくはＶＤＤ）に接続された貫通ビア（パッド３０２２とバンプ３０５２で表現）を配置し、信号と基準電位が交互に配置されるようにする。これにより、信号ビアと隣接するビアのバンプが接触した場合に、信号ビアと接触するのはＶＳＳ（もしくはＶＤＤ）のみとなる。
【００２３】
また貫通ビアを抵抗でＶＳＳにプルダウンかＶＤＤにプルアップする。実際には数１００−数１０ｋΩの高抵抗または狭チャネルＦＥＴで貫通ビアの貫通電極またはパッドをプルダウンもしくはプルアップする。これは貫通ビアがオープンになった場合に、それに接続される回路端子を予定した電位に強制的に固定することができる。
【００２４】
以上の手段を用いて故障モードを限定した状態で、伝送すべきデータの冗長化と復号化を行う。データ線が１本の場合、冗長化では同じ信号を１本のみ複製し、冗長路を含めて貫通ビア伝送路は２本となる。復号化は、２本の信号のＯＲ論理を取る。故障モードを固定すると、冗長データの本数削減および冗長化／復号化回路が簡略化できる。
【００２５】
また、データが一本の場合、復号化に必要な回路はＯＲゲート１個のみで構成できるので、多数決論理と比較して回路規模の縮小、遅延時間の低減が可能となる。
【００２６】
さらに、この冗長経路は、より上位の故障検出回路の最低保証ライン（クロック、テスト結果比較）に使用できる。またこの冗長経路をチップ内に分散して配置し、プロセスのバラツキによる不良に対して冗長性を維持できる。
【００２７】
以下に本願発明を実施例により説明する。この実施例は本願発明を用いた一例であり、本願発明は本例により限定されない。
【実施例１】
【００２８】
本発明の第１の実施形態を以下に説明する。本例は、上述した図３の構成にプルダウン用のＭＯＳＦＥＴを貫通導体に接続した構成を示す。図４Ａに貫通ビア周辺の構造および図４Ｂにその等価回路を示す。データ信号を伝送する貫通ビアにおいて、その貫通導体４０１とそれを覆う絶縁膜４０３を隔ててシリコン基板４１０の内壁がある。
【００２９】
この内壁部分に周囲より高い不純物を注入した領域４０７を形成する。シリコン基板がＰ型であればＰ＋に、シリコン基板がＮ型であれはＮ＋の状態にする。このようして貫通ビア周囲のシリコン基板の内壁を低インピーダンスにした上で、配線層４０６を介して基準電位に配線する。基準電位はシリコン基板に接続された電位（ＶＳＳかＶＤＤ）のいずれかを選択する。通常、基板がＰ型であればＶＳＳである。
【００３０】
さらに貫通導体は配線層４０９を経由してＭＯＳＦＥＴのドレイン４１２に接続し、ＦＥＴを通して、最終的に配線層４０６の基準電位に接続される。本例においてこのＦＥＴはＮチャネル型であり、ゲート電極はＶＤＤ電位に接続される。
【００３１】
次に各構造の役割を説明する。一般に、貫通導体とシリコン基板を隔てている絶縁層の形成不良や貫通導体の形成不良により貫通導体とシリコン基板が接触した場合、貫通導体は基板に接続された電位に基板の抵抗成分を介してショートする。ショートがおきた場所が配線面に近い部分と遠い部分とでは、ビアと基板電位との抵抗値が異なる。
【００３２】
本発明では、シリコン基板の内壁を低インピーダンスにすることで、貫通導体とシリコン基板の接触の場所に関わらず、低インピーダンスで基準電位に接する。これにより、貫通導体とシリコン基板との接触は、基準電位へのショートという故障モードに固定することができる。
【００３３】
さらに本例では、貫通導体をＦＥＴ経由で基準電位に接続している。このＦＥＴはプルダウン抵抗の機能を果たす。貫通導体の形成不良でオープンとなった場合は、このＦＥＴにより基準電位に誘導される。本例では、ＦＥＴによるプルダウンを上げたが、チャネル幅に応じて抵抗値を変えることもできるし、逆バイアスを加えたＦＥＴで抵抗を実現してもよい。また、ポリシリコンや特定の型のウェル領域を用意して抵抗素子を形成してもよい。
【００３４】
以上の構成により、貫通ビアのオープン、ショートの関わらず、貫通ビアの形成不良が原因で不良が発生した場合は、故障モードを基準電位へのショートに固定することができる。
【実施例２】
【００３５】
本発明の第２の実施形態を以下に説明する。本例は、故障モードが固定された場合の冗長化／復号化回路を説明するものである。図５に示すように、送信側である冗長化回路５１０は、１ビットのデータ信号に対して冗長データとして元の信号をコピーした１ビットの信号を用意する。これは、２つのバッファ回路５１１で作成する。もとのデータ信号と合わせて２ビットに冗長化した出力信号を２本の貫通ビアで伝送する。受信側の復号化回路５２０では、２ビットの入力信号をＯＲ論理回路５２１にて復号化する。
【００３６】
ＯＲ論理の入力側に接続されている抵抗５２２は、プルダウン抵抗であり、実施例１で説明したＦＥＴと同等のものでもよいし、ポリシリコンやウェルで形成した抵抗素子でもよい。貫通ビア２本のうち一本が不良であっても、故障モードが固定されて本例ではＶＳＳへショートになっている限りは、元のデータを復元できる。前述したように、従来は図１１に示すように３本の貫通ビアと多数決論理が必要であったことから、従来の回路と比較してビア本数と回路規模を縮小できる。またそれに伴い遅延時間を低減できる。
【００３７】
なお、故障モードの固定がＶＤＤへのショートである場合の受信側復号化回路は、プルアップ抵抗を接続した２入力のＡＮＤ論理で構成される。
【実施例３】
【００３８】
本発明の第３の実施形態を以下に説明する。図３Ｂに複数の貫通ビアを配線面から見た図を示す。信号を伝送するビアの周囲に基準電位に固定された貫通ビアを配置する。信号の貫通ビア（図ではパッド３０２１とバンプ３０５１で表現）の周囲に前記基準電位ＶＳＳ（もしくはＶＤＤ）に接続された貫通ビア（パッド３０２２とバンプ３０５２で表現）を配置し、信号と基準電位が交互に配置されるようにする。バンプの大きさは１０ミクロン程度で貫通ビアの配置間隔が50ミクロンより小さくなると、バンプ同士の誤接続が懸念される。特に信号用の貫通ビアが隣接ビアと接触して正常な伝送動作ができなくなる。
【００３９】
そこで、万一隣接ビアと接触した場合は予定した電位になるように、信号ビアの周囲を基準電位になっているビアで囲む。基準電位は、ＶＳＳもしくはＶＤＤとなるが、実施例１や２で説明した故障モードの固定方法と同じ電位になるように選択するのが望ましい。
【００４０】
バンプの配置方法には、いくつかの方法がある。図６に一例を示す。信号の貫通ビア（図ではパッド６０２１とバンプ６０５１で表現）の周囲に前記基準電位ＶＳＳ（もしくはＶＤＤ）に接続された貫通ビア（パッド６０２２とバンプ６０５２で表現）を配置し、信号と基準電位が交互に配置されるようにする。いずれの方法においても、バンプが隣接したバンプとショートした場合、基準電位に接するようにする。
【実施例４】
【００４１】
本発明の第４の実施形態を以下に説明する。本例は、従来技術である貫通ビアの不良検出／切替回路のうち、結果信号のフィードバックと切替信号の伝送に実施例２で示した冗長化／復号化回路および貫通ビアを適用したものである。
【００４２】
回路構成を図７に示す。送信チップ７１０の中に、送信側の貫通ビア不良検出／切替回路７３０があり６ビットのデータ伝送のために、１本の冗長貫通ビアを加えた７本の貫通ビアを接続している。回路７３０は、送信側の経路切替回路７１１とテスト信号を導入するマルチプレクサ群７１３より構成される。回路７１１は、制御論理とマルチプレクサ群７１３と遅延回路７１２よりなる。
【００４３】
制御論理は、貫通ビアの位置を入力として、図８Ａに示すように各マルチプレクサを制御する。入力となる切替信号は経路として用いない貫通ビア番号である。制御論理を経て、マルチプレクサ群は、該当ビアを避ける経路に信号を切り替える。遅延回路は、信号がマルチプレクサを経由する場合とスルーの場合で遅延時間が同一になるように調整される。
【００４４】
一方、受信チップ７２０の中には、受信側の貫通ビア不良検出／切替回路７４０があり６ビットのデータ伝送のために、１本の冗長貫通ビアを加えた７本の貫通ビアを接続している。回路７４０は、受信側の経路切替回路７２１とテスト結果信号を出力するマルチプレクサ７２２より構成される。回路７２１は、制御論理とマルチプレクサ群７１３よりなる。
【００４５】
制御論理は、貫通ビアの位置を入力として、図８Ｂに示すように各マルチプレクサを制御する。入力となる切替信号は経路として用いない貫通ビア番号である。制御論理を経て、マルチプレクサ群は、該当ビアを避ける経路に信号を切り替える。テスト動作時は、マルチプレクサ７２２でテスト結果信号を外部に出力する。
【００４６】
動作は次の通りである。送信チップからテスト信号を貫通ビアに出力し受信チップにて貫通ビアからのテスト信号を受信する。受信チップは、実施例２記載の冗長化回路７２５、貫通ビアおよび送信側の復号化回路７２６にて結果信号を送信チップ側に送り返し、結果を評価する。送信したテスト信号と結果信号が不一致の場合は貫通ビアが不良を起こしているので、そのビアを回避するように切替信号が作成される。
【００４７】
送信側で作成された切替信号は同チップの回路７１１に供給されると同時に、多ビットの冗長化回路７２７、貫通ビアさらに受信チップ側の多ビット復号化回路７２８にて受信側に伝送される。そこで、送信側と一致した切替情報を回路７２１に供給し、不良貫通ビアを送受チップともに経路を切り離す。ここでは記載しなかったが、受信側マルチプレクサ７２２を制御するのも本発明の冗長化／復号化を用いている。
【実施例５】
【００４８】
本発明の第５の実施形態を以下に説明する。本例は、従来技術である貫通ビアの不良検出／切替回路のうち、結果信号１本と制御信号１本のみの伝送を実施例２で示した冗長化／復号化回路および貫通ビアを適用したものである。回路構成を図９に示す。送信チップ８１０の中に、送信側の貫通ビア不良検出／切替回路８３０があり６ビットのデータ伝送のために、１本の冗長貫通ビアを加えた７本の貫通ビアを接続している。これらの貫通ビアは、実施例１、３のビア周辺構造およびビア配列を持つ。よって故障モードは、ＶＳＳへのショートのみである。
【００４９】
回路８３０は、送信側の経路切替回路８１１とテスト信号を導入するマルチプレクサ群８１３より構成される。ここで貫通ビアをテストする信号はすべて“Ｈ”であり、テスト動作と通常動作を切り替える１本の信号のみがテスト信号となる。回路８１１は、実施例４の回路７１１と同様である。
【００５０】
一方、受信チップ８２０の中には、受信側の貫通ビア不良検出／切替回路８４０があり６ビットのデータ伝送のために、１本の冗長貫通ビアを加えた７本の貫通ビアを接続している。回路８４０は、受信側の経路切替回路８２１とテスト結果信号を出力するマルチプレクサ８２２より構成される。回路８２１は、実施例４の回路７２１と同様である。７本の貫通ビアの出力は、回路８２１に入力されるほかに、反転回路８３２を経てレジスタ８３１に入力される。レジスタのラッチ信号は、送信チップからのテスト信号が冗長化／復号化回路を経て入力される。
【００５１】
動作は次の通りである。送信チップでテスト信号をアクティブにすると、送信側の貫通ビアにはすべて“Ｈ”が出力され、受信チップにて貫通ビアからの信号を受信する。貫通ビアに不良があるとＶＳＳ側“Ｌ”に固定される。結果信号をマルチプレクサ８２２で集約して、実施例２記載の冗長化回路８２５、貫通ビアおよび送信側の復号化回路８２６にて結果信号を送信チップ側に送り返す。同時に、レジスタ８３１には、不良を起こした貫通ビアの番号が入力される。
【００５２】
ここでテスト信号を解除すると、その番号が切替回路８２１に入力されてその不良ビアを回避するようにマルチプレクサ群が動作する。この方式の特徴は、受信チップ側に切替信号を伝送する必要がないことである。そのため貫通ビアの削減にもつながる。ここでは記載しなかったが、受信側マルチプレクサ８２２を制御するのも本発明の冗長化／復号化を用いている。
【符号の説明】
【００５３】
１００：回路チップ、１０１：貫通導体、１０２：パッド、１０３：絶縁層、１０４：ピラー、１０５：バンプ、１１０：シリコン基板、３０１：貫通導体、３０２：パッド、３０３：絶縁層、３０４：ピラー、３０５：バンプ、３０６：配線層、３０７：高不純物拡散領域、３１０：シリコン基板、３０２１：信号用パッド、３０２２：基準電位用パッド、３０５１：信号用バンプ、３０５２：基準電位用バンプ、４０１：貫通導体、４０２：パッド、４０３：絶縁層、４０４：ピラー、４０５：バンプ、４１０：シリコン基板、４１１：ＭＯＳＦＥＴドレイン領域、４１２：ＭＯＳＦＥＴソース領域、４１３：ＭＯＳＦＥＴゲート電極、４２０：ＭＯＳＦＥＴ、５１０：送信チップの冗長化回路、５０１：送信バッファ、５２０：受信チップの復号化回路、５２１：ＯＲ論理回路、５２２：プルダウン抵抗、６０２１：信号用パッド、６０２２：基準電位用パッド、６０５１：信号用バンプ、６０５２：基準電位用バンプ、７１０：送信チップ、７１１：経路切替回路(送信側)、７１２：遅延回路、７１３：１対２マルチプレクサ、７２０：受信チップ、７２１：経路切替回路（受信側）、７２２：多入力対１マルチプレクサ、７２５：１ビット冗長化回路、７２６：１ビット復号化回路、７２７：多ビット冗長化回路、７２８：多ビット復号化回路、７３０：貫通ビア不良検出／切替回路（送信側）、７４０：貫通ビア不良検出／切替回路（受信側）、８１０：送信チップ、８１１：経路切替回路(送信側)、８１２：遅延回路、８１３：１対２マルチプレクサ、８２０：受信チップ、８２１：経路切替回路（受信側）、８２２：多入力対１マルチプレクサ、８２５：１ビット冗長化回路、８２６：１ビット復号化回路、８２７：１ビット冗長化回路、８２８：１ビット復号化回路、８３０：貫通ビア不良検出／切替回路（送信側）、８３１：多ビットラッチ回路、８３２：多ビットインバータ回路群、８４０：貫通ビア不良検出／切替回路（受信側）、
【技術分野】
【０００１】
本発明はマイクロプロセッサやメモリが集積された半導体集積回路に関わり、その複数の半導体集積回路チップの電源接続方法に関わる。
【背景技術】
【０００２】
Ｃ―ＭＯＳ半導体回路の大きな特徴は、素子サイズを微細化すると動作速度の向上や消費電力の削減というスケーリング則にある。これまで素子の微細化により、チップあたりの集積度、性能を向上させてきた。しかし、微細化が進むにつれて集積度やチップ性能の向上に鈍化傾向が現れてきた。その理由には、微細化そのものの限界、素子の速度向上による素子間の配線遅延の顕在化、素子微細化によるリーク問題での消費電力増大が挙げられる。
【０００３】
一方、一定規模の情報処理システムを構築する場合、１つのチップに集積できる機能に限界があるため、複数のチップの配置、そしてチップ間の接続が必須となる。これまで、チップの配置方向は水平であり、チップ間の信号の伝送距離はチップ一辺以上の長さとなる。このため、微細化によりチップあたりの動作速度が向上しても、依然としてチップ間の伝送では時間がかかるため、システム全体での速度向上が困難であった。
【０００４】
チップ性能向上の鈍化やシステム全体の性能向上に対応するため、非特許文献１に代表される半導体装置が提案されている。概要を図１に示す。これは、回路チップ１００の上下に別の回路チップを３次元的に積層し、チップ間を貫通ビアで接続して情報や電力を伝送する技術である。チップ内での信号の長距離配線やチップ間での信号配線をチップ直上の貫通ビアで伝送することで、チップ内の素子間の配線遅延やシステム全体でネックとなるチップ間伝送遅延を大幅に低減されることが期待できる。
【０００５】
ここで用いられる貫通ビアは、文字通りチップ表裏を貫通導体１０１が貫く構造をとっている。チップの回路面ではこの貫通導体はパッド１０２と接触している。別のチップには、このパッドと貫通導体がピラー１０４およびスズなどで構成したバンプ１０５を介して接触している。これらの導体とチップのシリコン基板が接する部分は絶縁層１０３を形成し、絶縁を保つ。
【０００６】
通常、チップを構成する半導体基板１１０は配線面の回路にてチップグランドすなわちＶＳＳ電位となっている。このため、貫通導体と半導体基板が接する部分は絶縁される必要がある。一般的に、すべての貫通ビアを正常に形成し、積層接続することはある一定のリスクを伴う。すなわち、貫通導体の形成やパッドとバンプの接続に異常があると、導通が不完全になる箇所が発生する。
【０００７】
図２に示すように貫通導体の形成では、シリコン基板に開けたビアに銅メッキが完全に埋まらない場合に接触不良が起きる。バンプ形成不良の原因として、シリコン基板上に作成した銅などのピラーの高さが不均一であったり、ピラーの上に形成したバンプの脱落などが挙げられる。
【０００８】
また半導体基板と貫通導体の間の絶縁層の形成が不十分であったり、バンプの基板面接触またはバンプ同士の接触により、貫通ビア同士またはＶＳＳ電位への短絡が予想される。特に貫通導体とシリコン基板の絶縁不良の原因は、シリコンビア加工にある。ビアの形状にノッチと呼ばれる側壁にくぼんだ部分が形成されると、次の絶縁膜形成でノッチ部分は絶縁膜にカバーされずに十分な膜厚を確保できない。この部分で絶縁膜の形成不良が形成される。また、ファイピッチといわれる数１０ミクロンで貫通ビアを形成するとその上に形成されるバンプも同じ間隔で並ぶ。チップ同士の積層により、バンプが広がりバンプ同士が接触することも十分起こり得る。
【０００９】
このため、貫通ビアが異常に形成された場合でも半導体装置が正常に動作するよう回路方式がいくつかあげられる。特許文献２に見られるように貫通ビアの不良を検出する方法や、特許文献３にみられるように貫通ビアの歩留まりを想定していくつかの貫通ビアに対して冗長な貫通ビアを用意する方法がある。使用する予定であったビアが不良であった場合に、それを検出して予備の貫通ビアに切り替える。この方法は、信号を伝送する貫通ビアには有効である。
【００１０】
そして、従来技術のうち、特許文献３にみられる貫通ビアの不良を検出して経路を切り替える方法は、図１０にしめすような不良検出において送信チップからテスト信号を貫通ビアに出力し受信チップにて貫通ビアからのテスト信号を受信している。これには、送受信間のテスト信号の相違から不良貫通ビアを特定するため、受信したテスト信号を送信チップへフィードバックする必要がある。すなわち、この伝送にも貫通ビアを使う。さらに、不良貫通ビアを検出したあと送信チップ側で伝送経路を変更する場合、その経路更新情報を受チップ信側にも伝送して送受一致して不良貫通ビアを回避する必要がある。
【００１１】
このことから、テスト結果のフィードバック、経路情報の共有のため、チップ間においてあらたな貫通ビアを使用することになる。結局、テストのために新たな貫通ビアを用い、さらにそのビア経路のテストが必要になるという再帰的な命題を解決する必要がある。さらに送信側と受信側で貫通ビアのテストや切替動作を協調して行うには、送受チップを同期させるクロック信号が必要となる。このような信号についても貫通ビアが必要となる。
【００１２】
一方、図１１にしめすように送信側で伝送する元のデータに対して冗長データを作成して元のデータと合わせて伝送し、受信側で復号し元のデータを生成する方法がある。これは伝送経路に不良貫通ビアを含んでいても、一定の歩留りの範囲内であれば元のデータを復元することができる。たとえば、１ビットのデータ信号に対して冗長データをして元の信号をコピーした２ビットの信号を用意する。もとのデータ信号と合わせて３ビットに冗長化した出力信号を三本の貫通ビアで伝送する。受信側では、３ビットの入力信号を多数決論理回路にて復号化する。三本の貫通ビアうち、一本が不良であっても多数決論理により元のデータを復元できる。
【００１３】
この冗長／復号方式は、不良貫通ビアがあっても一定の歩留りを維持しているか限りデータ伝送を実現できるメリットがあるが、１ビットの信号を伝送するのに２ビットの冗長経路が必要であり、多ビットの信号では多少改善するものの、２倍以上の冗長経路を必要とする。また復号化における多ビットの多数決論理は多くの加算器が必要になり回路が複雑にあるという問題があった。このため、この方法でクロック信号を伝送すると大きな遅延が生じるだけでなく、回路を構成する素子遅延のチップ間での遅延のバラツキから高速な動作ができなくなるという問題を生じる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００６−３３０９７４公報
【特許文献２】特開２００８−９６３１２公報
【特許文献３】特開２００６−１９３２８公報
【非特許文献】
【００１５】
【非特許文献１】Ｋ．Ｔａｋａｈａｓｈｉ、ｅｔ．ａｌ．，Ｊａｐａｎｅｓｅ Ｊｏｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ， ４０， ３０３２−３０３７（２００１）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明解決する課題は、冗長／復号方式における冗長データ信号の本数を削減し、冗長化回路および復号化回路を簡略化することである。これにより貫通ビアによるクロック信号の低遅延伝送、不良検出／切替方式でのテスト結果のフィードバックおよび切替情報の共有を最小限の回路で実現する。
【課題を解決するための手段】
【００１７】
本願において開示される半導体装置のうち、代表的な実施の形態の概要を簡単に説明すれば、半導体で形成される第１及び第２のチップと、前記第１のチップを貫通し、前記第２のチップと電気的に接続される第１の貫通ビアと、前記第１のチップ内において前記第１の貫通ビアの外壁を覆うように形成された絶縁体と、前記第１のチップ内において前記絶縁体の外壁を覆うように形成され、前記半導体よりも低インピーダンスである導電体と、を有することを特徴とする。
【発明の効果】
【００１８】
本願によって、貫通ビアの故障モードを固定することができる。これにより冗長化回路および復号化回路を簡略化することができる。
【図面の簡単な説明】
【００１９】
【図１】一般的な積層半導体装置の断面図
【図２】貫通ビアの不良の種類を説明する図
【図３Ａ】本発明の代表的な貫通ビア構成を示す断面図
【図３Ｂ】本発明の代表的な貫通ビアのチップ配線面から見た配置を示す図
【図４Ａ】実施例１に関わる積層ビア構成を示す断面図
【図４Ｂ】実施例１に関わる積層ビア構成の等価回路図
【図５】実施例２に関わる冗長化／復号化動作を行う回路図
【図６】実施例３に関わる積層半導体装置の貫通ビア通信回路の回路図
【図７】実施例４に関わる積層半導体装置の貫通ビア通信回路の回路図
【図８Ａ】実施例４に関わるマルチプレクサの送信側の制御論理
【図８Ｂ】実施例４に関わるマルチプレクサの受信側の制御論理
【図９】実施例５に関わる積層半導体装置の貫通ビア通信回路の回路図
【図１０】従来の貫通ビア不良検出および切替回路図
【図１１】従来の貫通ビア冗長化／復号化回路図
【発明を実施するための形態】
【００２０】
本実施の形態による半導体集積回路装置は、互いに積層搭載され、貫通ビアによって接続された複数の半導体チップによって構成される。その各半導体チップの信号を伝送する貫通ビアに不良がおきた場合は、故障モードを固定する、すなわちビアの断線やショートに関わらず、ある電位（ＶＳＳまたはＶＤＤ）に固定されるようにするものである。
【００２１】
本発明の貫通ビアの代表的な構造例を図３Ａに示す。信号を伝送する貫通ビアにおいて、その貫通導体３０１に沿ったシリコン基板３１０の内壁に不純物の濃い領域３０７を作成して、ビアに沿った内壁のインピーダンスを下げておく。配線層３０６でこの領域に基準電位ＶＳＳ（もしくはＶＤＤ）を接続する。ここで基準電位とはシリコン基板に接続されている電位であり、一般的にＰ型基板であればＶＳＳである。これにより、貫通ビアの絶縁膜３０３の形成不良で側壁とショートした場合、貫通ビアの電位は、基板電位に設定される。
【００２２】
また貫通ビアの配置について、チップ配線面から見た図を図３Ｂに示す。信号の貫通ビア（図ではパッド３０２１とバンプ３０５１で表現）の周囲に前記基準電位ＶＳＳ（もしくはＶＤＤ）に接続された貫通ビア（パッド３０２２とバンプ３０５２で表現）を配置し、信号と基準電位が交互に配置されるようにする。これにより、信号ビアと隣接するビアのバンプが接触した場合に、信号ビアと接触するのはＶＳＳ（もしくはＶＤＤ）のみとなる。
【００２３】
また貫通ビアを抵抗でＶＳＳにプルダウンかＶＤＤにプルアップする。実際には数１００−数１０ｋΩの高抵抗または狭チャネルＦＥＴで貫通ビアの貫通電極またはパッドをプルダウンもしくはプルアップする。これは貫通ビアがオープンになった場合に、それに接続される回路端子を予定した電位に強制的に固定することができる。
【００２４】
以上の手段を用いて故障モードを限定した状態で、伝送すべきデータの冗長化と復号化を行う。データ線が１本の場合、冗長化では同じ信号を１本のみ複製し、冗長路を含めて貫通ビア伝送路は２本となる。復号化は、２本の信号のＯＲ論理を取る。故障モードを固定すると、冗長データの本数削減および冗長化／復号化回路が簡略化できる。
【００２５】
また、データが一本の場合、復号化に必要な回路はＯＲゲート１個のみで構成できるので、多数決論理と比較して回路規模の縮小、遅延時間の低減が可能となる。
【００２６】
さらに、この冗長経路は、より上位の故障検出回路の最低保証ライン（クロック、テスト結果比較）に使用できる。またこの冗長経路をチップ内に分散して配置し、プロセスのバラツキによる不良に対して冗長性を維持できる。
【００２７】
以下に本願発明を実施例により説明する。この実施例は本願発明を用いた一例であり、本願発明は本例により限定されない。
【実施例１】
【００２８】
本発明の第１の実施形態を以下に説明する。本例は、上述した図３の構成にプルダウン用のＭＯＳＦＥＴを貫通導体に接続した構成を示す。図４Ａに貫通ビア周辺の構造および図４Ｂにその等価回路を示す。データ信号を伝送する貫通ビアにおいて、その貫通導体４０１とそれを覆う絶縁膜４０３を隔ててシリコン基板４１０の内壁がある。
【００２９】
この内壁部分に周囲より高い不純物を注入した領域４０７を形成する。シリコン基板がＰ型であればＰ＋に、シリコン基板がＮ型であれはＮ＋の状態にする。このようして貫通ビア周囲のシリコン基板の内壁を低インピーダンスにした上で、配線層４０６を介して基準電位に配線する。基準電位はシリコン基板に接続された電位（ＶＳＳかＶＤＤ）のいずれかを選択する。通常、基板がＰ型であればＶＳＳである。
【００３０】
さらに貫通導体は配線層４０９を経由してＭＯＳＦＥＴのドレイン４１２に接続し、ＦＥＴを通して、最終的に配線層４０６の基準電位に接続される。本例においてこのＦＥＴはＮチャネル型であり、ゲート電極はＶＤＤ電位に接続される。
【００３１】
次に各構造の役割を説明する。一般に、貫通導体とシリコン基板を隔てている絶縁層の形成不良や貫通導体の形成不良により貫通導体とシリコン基板が接触した場合、貫通導体は基板に接続された電位に基板の抵抗成分を介してショートする。ショートがおきた場所が配線面に近い部分と遠い部分とでは、ビアと基板電位との抵抗値が異なる。
【００３２】
本発明では、シリコン基板の内壁を低インピーダンスにすることで、貫通導体とシリコン基板の接触の場所に関わらず、低インピーダンスで基準電位に接する。これにより、貫通導体とシリコン基板との接触は、基準電位へのショートという故障モードに固定することができる。
【００３３】
さらに本例では、貫通導体をＦＥＴ経由で基準電位に接続している。このＦＥＴはプルダウン抵抗の機能を果たす。貫通導体の形成不良でオープンとなった場合は、このＦＥＴにより基準電位に誘導される。本例では、ＦＥＴによるプルダウンを上げたが、チャネル幅に応じて抵抗値を変えることもできるし、逆バイアスを加えたＦＥＴで抵抗を実現してもよい。また、ポリシリコンや特定の型のウェル領域を用意して抵抗素子を形成してもよい。
【００３４】
以上の構成により、貫通ビアのオープン、ショートの関わらず、貫通ビアの形成不良が原因で不良が発生した場合は、故障モードを基準電位へのショートに固定することができる。
【実施例２】
【００３５】
本発明の第２の実施形態を以下に説明する。本例は、故障モードが固定された場合の冗長化／復号化回路を説明するものである。図５に示すように、送信側である冗長化回路５１０は、１ビットのデータ信号に対して冗長データとして元の信号をコピーした１ビットの信号を用意する。これは、２つのバッファ回路５１１で作成する。もとのデータ信号と合わせて２ビットに冗長化した出力信号を２本の貫通ビアで伝送する。受信側の復号化回路５２０では、２ビットの入力信号をＯＲ論理回路５２１にて復号化する。
【００３６】
ＯＲ論理の入力側に接続されている抵抗５２２は、プルダウン抵抗であり、実施例１で説明したＦＥＴと同等のものでもよいし、ポリシリコンやウェルで形成した抵抗素子でもよい。貫通ビア２本のうち一本が不良であっても、故障モードが固定されて本例ではＶＳＳへショートになっている限りは、元のデータを復元できる。前述したように、従来は図１１に示すように３本の貫通ビアと多数決論理が必要であったことから、従来の回路と比較してビア本数と回路規模を縮小できる。またそれに伴い遅延時間を低減できる。
【００３７】
なお、故障モードの固定がＶＤＤへのショートである場合の受信側復号化回路は、プルアップ抵抗を接続した２入力のＡＮＤ論理で構成される。
【実施例３】
【００３８】
本発明の第３の実施形態を以下に説明する。図３Ｂに複数の貫通ビアを配線面から見た図を示す。信号を伝送するビアの周囲に基準電位に固定された貫通ビアを配置する。信号の貫通ビア（図ではパッド３０２１とバンプ３０５１で表現）の周囲に前記基準電位ＶＳＳ（もしくはＶＤＤ）に接続された貫通ビア（パッド３０２２とバンプ３０５２で表現）を配置し、信号と基準電位が交互に配置されるようにする。バンプの大きさは１０ミクロン程度で貫通ビアの配置間隔が50ミクロンより小さくなると、バンプ同士の誤接続が懸念される。特に信号用の貫通ビアが隣接ビアと接触して正常な伝送動作ができなくなる。
【００３９】
そこで、万一隣接ビアと接触した場合は予定した電位になるように、信号ビアの周囲を基準電位になっているビアで囲む。基準電位は、ＶＳＳもしくはＶＤＤとなるが、実施例１や２で説明した故障モードの固定方法と同じ電位になるように選択するのが望ましい。
【００４０】
バンプの配置方法には、いくつかの方法がある。図６に一例を示す。信号の貫通ビア（図ではパッド６０２１とバンプ６０５１で表現）の周囲に前記基準電位ＶＳＳ（もしくはＶＤＤ）に接続された貫通ビア（パッド６０２２とバンプ６０５２で表現）を配置し、信号と基準電位が交互に配置されるようにする。いずれの方法においても、バンプが隣接したバンプとショートした場合、基準電位に接するようにする。
【実施例４】
【００４１】
本発明の第４の実施形態を以下に説明する。本例は、従来技術である貫通ビアの不良検出／切替回路のうち、結果信号のフィードバックと切替信号の伝送に実施例２で示した冗長化／復号化回路および貫通ビアを適用したものである。
【００４２】
回路構成を図７に示す。送信チップ７１０の中に、送信側の貫通ビア不良検出／切替回路７３０があり６ビットのデータ伝送のために、１本の冗長貫通ビアを加えた７本の貫通ビアを接続している。回路７３０は、送信側の経路切替回路７１１とテスト信号を導入するマルチプレクサ群７１３より構成される。回路７１１は、制御論理とマルチプレクサ群７１３と遅延回路７１２よりなる。
【００４３】
制御論理は、貫通ビアの位置を入力として、図８Ａに示すように各マルチプレクサを制御する。入力となる切替信号は経路として用いない貫通ビア番号である。制御論理を経て、マルチプレクサ群は、該当ビアを避ける経路に信号を切り替える。遅延回路は、信号がマルチプレクサを経由する場合とスルーの場合で遅延時間が同一になるように調整される。
【００４４】
一方、受信チップ７２０の中には、受信側の貫通ビア不良検出／切替回路７４０があり６ビットのデータ伝送のために、１本の冗長貫通ビアを加えた７本の貫通ビアを接続している。回路７４０は、受信側の経路切替回路７２１とテスト結果信号を出力するマルチプレクサ７２２より構成される。回路７２１は、制御論理とマルチプレクサ群７１３よりなる。
【００４５】
制御論理は、貫通ビアの位置を入力として、図８Ｂに示すように各マルチプレクサを制御する。入力となる切替信号は経路として用いない貫通ビア番号である。制御論理を経て、マルチプレクサ群は、該当ビアを避ける経路に信号を切り替える。テスト動作時は、マルチプレクサ７２２でテスト結果信号を外部に出力する。
【００４６】
動作は次の通りである。送信チップからテスト信号を貫通ビアに出力し受信チップにて貫通ビアからのテスト信号を受信する。受信チップは、実施例２記載の冗長化回路７２５、貫通ビアおよび送信側の復号化回路７２６にて結果信号を送信チップ側に送り返し、結果を評価する。送信したテスト信号と結果信号が不一致の場合は貫通ビアが不良を起こしているので、そのビアを回避するように切替信号が作成される。
【００４７】
送信側で作成された切替信号は同チップの回路７１１に供給されると同時に、多ビットの冗長化回路７２７、貫通ビアさらに受信チップ側の多ビット復号化回路７２８にて受信側に伝送される。そこで、送信側と一致した切替情報を回路７２１に供給し、不良貫通ビアを送受チップともに経路を切り離す。ここでは記載しなかったが、受信側マルチプレクサ７２２を制御するのも本発明の冗長化／復号化を用いている。
【実施例５】
【００４８】
本発明の第５の実施形態を以下に説明する。本例は、従来技術である貫通ビアの不良検出／切替回路のうち、結果信号１本と制御信号１本のみの伝送を実施例２で示した冗長化／復号化回路および貫通ビアを適用したものである。回路構成を図９に示す。送信チップ８１０の中に、送信側の貫通ビア不良検出／切替回路８３０があり６ビットのデータ伝送のために、１本の冗長貫通ビアを加えた７本の貫通ビアを接続している。これらの貫通ビアは、実施例１、３のビア周辺構造およびビア配列を持つ。よって故障モードは、ＶＳＳへのショートのみである。
【００４９】
回路８３０は、送信側の経路切替回路８１１とテスト信号を導入するマルチプレクサ群８１３より構成される。ここで貫通ビアをテストする信号はすべて“Ｈ”であり、テスト動作と通常動作を切り替える１本の信号のみがテスト信号となる。回路８１１は、実施例４の回路７１１と同様である。
【００５０】
一方、受信チップ８２０の中には、受信側の貫通ビア不良検出／切替回路８４０があり６ビットのデータ伝送のために、１本の冗長貫通ビアを加えた７本の貫通ビアを接続している。回路８４０は、受信側の経路切替回路８２１とテスト結果信号を出力するマルチプレクサ８２２より構成される。回路８２１は、実施例４の回路７２１と同様である。７本の貫通ビアの出力は、回路８２１に入力されるほかに、反転回路８３２を経てレジスタ８３１に入力される。レジスタのラッチ信号は、送信チップからのテスト信号が冗長化／復号化回路を経て入力される。
【００５１】
動作は次の通りである。送信チップでテスト信号をアクティブにすると、送信側の貫通ビアにはすべて“Ｈ”が出力され、受信チップにて貫通ビアからの信号を受信する。貫通ビアに不良があるとＶＳＳ側“Ｌ”に固定される。結果信号をマルチプレクサ８２２で集約して、実施例２記載の冗長化回路８２５、貫通ビアおよび送信側の復号化回路８２６にて結果信号を送信チップ側に送り返す。同時に、レジスタ８３１には、不良を起こした貫通ビアの番号が入力される。
【００５２】
ここでテスト信号を解除すると、その番号が切替回路８２１に入力されてその不良ビアを回避するようにマルチプレクサ群が動作する。この方式の特徴は、受信チップ側に切替信号を伝送する必要がないことである。そのため貫通ビアの削減にもつながる。ここでは記載しなかったが、受信側マルチプレクサ８２２を制御するのも本発明の冗長化／復号化を用いている。
【符号の説明】
【００５３】
１００：回路チップ、１０１：貫通導体、１０２：パッド、１０３：絶縁層、１０４：ピラー、１０５：バンプ、１１０：シリコン基板、３０１：貫通導体、３０２：パッド、３０３：絶縁層、３０４：ピラー、３０５：バンプ、３０６：配線層、３０７：高不純物拡散領域、３１０：シリコン基板、３０２１：信号用パッド、３０２２：基準電位用パッド、３０５１：信号用バンプ、３０５２：基準電位用バンプ、４０１：貫通導体、４０２：パッド、４０３：絶縁層、４０４：ピラー、４０５：バンプ、４１０：シリコン基板、４１１：ＭＯＳＦＥＴドレイン領域、４１２：ＭＯＳＦＥＴソース領域、４１３：ＭＯＳＦＥＴゲート電極、４２０：ＭＯＳＦＥＴ、５１０：送信チップの冗長化回路、５０１：送信バッファ、５２０：受信チップの復号化回路、５２１：ＯＲ論理回路、５２２：プルダウン抵抗、６０２１：信号用パッド、６０２２：基準電位用パッド、６０５１：信号用バンプ、６０５２：基準電位用バンプ、７１０：送信チップ、７１１：経路切替回路(送信側)、７１２：遅延回路、７１３：１対２マルチプレクサ、７２０：受信チップ、７２１：経路切替回路（受信側）、７２２：多入力対１マルチプレクサ、７２５：１ビット冗長化回路、７２６：１ビット復号化回路、７２７：多ビット冗長化回路、７２８：多ビット復号化回路、７３０：貫通ビア不良検出／切替回路（送信側）、７４０：貫通ビア不良検出／切替回路（受信側）、８１０：送信チップ、８１１：経路切替回路(送信側)、８１２：遅延回路、８１３：１対２マルチプレクサ、８２０：受信チップ、８２１：経路切替回路（受信側）、８２２：多入力対１マルチプレクサ、８２５：１ビット冗長化回路、８２６：１ビット復号化回路、８２７：１ビット冗長化回路、８２８：１ビット復号化回路、８３０：貫通ビア不良検出／切替回路（送信側）、８３１：多ビットラッチ回路、８３２：多ビットインバータ回路群、８４０：貫通ビア不良検出／切替回路（受信側）、
【特許請求の範囲】
【請求項１】
半導体で形成される第１及び第２のチップと、
前記第１のチップを貫通し、前記第２のチップと電気的に接続される第１の貫通ビアと、
前記第１のチップ内において前記第１の貫通ビアの外壁を覆うように形成された絶縁体と、
前記第１のチップ内において前記絶縁体の外壁を覆うように形成され、前記半導体よりも低インピーダンスである導電体と、を有する
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記導電体は前記第１のチップの配線層において電源電位又は接地電位に接続される
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１のチップはＭＯＳＦＥＴを有し、
前記ＭＯＳＦＥＴのドレインは前記配線層を経由して前記第１の貫通ビアと接続され、
前記ＭＯＳＦＥＴのソースは前記配線層を経由して前記電源電位又は接地電位と接続され、
前記ＭＯＳＦＥＴのゲートはゲート動作電位もしくは前記基準電位と接続される
ことを特徴とする半導体装置。
【請求項４】
請求項１において、
前記導電体は、前記半導体よりも高濃度のイオンが注入され、前記半導体よりも低インピーダンスに形成される
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記第１のチップは、前記第１の貫通ビアと、電源電位又は接地電位に接続される第２の貫通ビアと、をそれぞれ複数有し、
前記第１のチップにおいて、前記第１の貫通ビアと前記第２の貫通ビアとが交互にかつ格子状に配置される
ことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記第１のチップは、複数の前記第１の貫通ビアと第１及び第２のバッファと信号入力端子を有し、
前記第２のチップは、ＯＲ論理回路と信号出力端子とを有し、
前記信号入力端子は前記第１及び第２のバッファの入力と接続され
前記第１のバッファの出力は複数の前記第１の貫通ビアのうち１つと電気的に接続され、
前記第２のバッファの出力は複数の前記第１の貫通ビアのうち他の１つと電気的に接続され、
前記ＯＲ論理回路の第１の入力は前記第１のバッファの出力が接続された前記第１の貫通ビアの他端と電気的に接続され、
前記ＯＲ論理回路の第２の入力は前記第２のバッファの出力が接続された前記第１の貫通ビアの他端と電気的に接続され、
前記ＯＲ論理回路の出力は前記信号出力端子と接続される
ことを特徴とする半導体装置。
【請求項７】
請求項６において、
第１のチップは、Ｎビットのデータ信号及び前記データ信号の冗長ビットであるＭビットの冗長信号を送信する入力データ送信回路と、前記Ｎ＋Ｍビットのいづれかのビットに前記Ｍビットの冗長信号を割り振る切替信号を送信する切替信号送信回路と、貫通ビアテスト動作の結果信号を受信するテスト結果受信回路と、を有し、
第２のチップは前記Ｎビットのデータ信号及びＭビットの冗長信号を受信する入力データ受信回路と、前記切替信号を受信する切替信号受信回路と、前記貫通ビアテスト動作の結果信号を送信するテスト結果送信回路と、を有し
前記入力データ送信回路は第１の貫通ビア群を介して前記入力データ受信回路と電気的に接続され、
前記切替信号送信回路は前記信号入力端子と複数の前記第１の貫通ビアと前記信号出力端子とを介して前記切替信号受信回路と電気的に接続され、
前記テスト結果送信回路は第２の貫通ビア群を介して前記テスト結果受信回路と電気的に接続され、
前記半導体装置は前記入力データ受信回路にて受信された入力データ受信信号と前記切替信号受信回路にて受信された切替受信信号とに基づいて、第１の貫通ビア群の不良を検出する
ことを特徴とする半導体装置。
【請求項８】
請求項６において、
第２のチップは、Ｎビットのデータ信号及び前記データ信号の冗長ビットであるＭビットの冗長信号を伝送する入力データ送信回路と、前記Ｎ＋Ｍビットのいづれかのビットに前記Ｍビットの冗長信号を割り振る切替信号を送信する切替信号送信回路と、貫通ビアテスト動作の結果信号を受信するテスト結果受信回路と、を有し、
第１のチップは前記Ｎビットのデータ信号及びＭビットの冗長信号を受信する入力データ受信回路と、前記切替信号を受信する切替信号受信回路と、前記貫通ビアテスト動作の結果信号を送信するテスト結果送信回路と、を有し
前記入力データ送信回路は第１の貫通ビア群を介して前記入力データ受信回路と電気的に接続され、
前記切替信号送信回路は第３の貫通ビア群を介して前記切替信号受信回路と電気的に接続され、
前記テスト結果送信回路は前記信号入力端子と複数の前記第１の貫通ビアと前記信号出力端子とを介して前記テスト結果受信回路と電気的に接続され、
前記半導体装置は前記入力データ受信回路にて受信された入力データ受信信号と前記切替信号受信回路にて受信された切替受信信号とに基づいて、第１の貫通ビア群の不良を検出する
ことを特徴とする半導体装置。
【請求項１】
半導体で形成される第１及び第２のチップと、
前記第１のチップを貫通し、前記第２のチップと電気的に接続される第１の貫通ビアと、
前記第１のチップ内において前記第１の貫通ビアの外壁を覆うように形成された絶縁体と、
前記第１のチップ内において前記絶縁体の外壁を覆うように形成され、前記半導体よりも低インピーダンスである導電体と、を有する
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記導電体は前記第１のチップの配線層において電源電位又は接地電位に接続される
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１のチップはＭＯＳＦＥＴを有し、
前記ＭＯＳＦＥＴのドレインは前記配線層を経由して前記第１の貫通ビアと接続され、
前記ＭＯＳＦＥＴのソースは前記配線層を経由して前記電源電位又は接地電位と接続され、
前記ＭＯＳＦＥＴのゲートはゲート動作電位もしくは前記基準電位と接続される
ことを特徴とする半導体装置。
【請求項４】
請求項１において、
前記導電体は、前記半導体よりも高濃度のイオンが注入され、前記半導体よりも低インピーダンスに形成される
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記第１のチップは、前記第１の貫通ビアと、電源電位又は接地電位に接続される第２の貫通ビアと、をそれぞれ複数有し、
前記第１のチップにおいて、前記第１の貫通ビアと前記第２の貫通ビアとが交互にかつ格子状に配置される
ことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記第１のチップは、複数の前記第１の貫通ビアと第１及び第２のバッファと信号入力端子を有し、
前記第２のチップは、ＯＲ論理回路と信号出力端子とを有し、
前記信号入力端子は前記第１及び第２のバッファの入力と接続され
前記第１のバッファの出力は複数の前記第１の貫通ビアのうち１つと電気的に接続され、
前記第２のバッファの出力は複数の前記第１の貫通ビアのうち他の１つと電気的に接続され、
前記ＯＲ論理回路の第１の入力は前記第１のバッファの出力が接続された前記第１の貫通ビアの他端と電気的に接続され、
前記ＯＲ論理回路の第２の入力は前記第２のバッファの出力が接続された前記第１の貫通ビアの他端と電気的に接続され、
前記ＯＲ論理回路の出力は前記信号出力端子と接続される
ことを特徴とする半導体装置。
【請求項７】
請求項６において、
第１のチップは、Ｎビットのデータ信号及び前記データ信号の冗長ビットであるＭビットの冗長信号を送信する入力データ送信回路と、前記Ｎ＋Ｍビットのいづれかのビットに前記Ｍビットの冗長信号を割り振る切替信号を送信する切替信号送信回路と、貫通ビアテスト動作の結果信号を受信するテスト結果受信回路と、を有し、
第２のチップは前記Ｎビットのデータ信号及びＭビットの冗長信号を受信する入力データ受信回路と、前記切替信号を受信する切替信号受信回路と、前記貫通ビアテスト動作の結果信号を送信するテスト結果送信回路と、を有し
前記入力データ送信回路は第１の貫通ビア群を介して前記入力データ受信回路と電気的に接続され、
前記切替信号送信回路は前記信号入力端子と複数の前記第１の貫通ビアと前記信号出力端子とを介して前記切替信号受信回路と電気的に接続され、
前記テスト結果送信回路は第２の貫通ビア群を介して前記テスト結果受信回路と電気的に接続され、
前記半導体装置は前記入力データ受信回路にて受信された入力データ受信信号と前記切替信号受信回路にて受信された切替受信信号とに基づいて、第１の貫通ビア群の不良を検出する
ことを特徴とする半導体装置。
【請求項８】
請求項６において、
第２のチップは、Ｎビットのデータ信号及び前記データ信号の冗長ビットであるＭビットの冗長信号を伝送する入力データ送信回路と、前記Ｎ＋Ｍビットのいづれかのビットに前記Ｍビットの冗長信号を割り振る切替信号を送信する切替信号送信回路と、貫通ビアテスト動作の結果信号を受信するテスト結果受信回路と、を有し、
第１のチップは前記Ｎビットのデータ信号及びＭビットの冗長信号を受信する入力データ受信回路と、前記切替信号を受信する切替信号受信回路と、前記貫通ビアテスト動作の結果信号を送信するテスト結果送信回路と、を有し
前記入力データ送信回路は第１の貫通ビア群を介して前記入力データ受信回路と電気的に接続され、
前記切替信号送信回路は第３の貫通ビア群を介して前記切替信号受信回路と電気的に接続され、
前記テスト結果送信回路は前記信号入力端子と複数の前記第１の貫通ビアと前記信号出力端子とを介して前記テスト結果受信回路と電気的に接続され、
前記半導体装置は前記入力データ受信回路にて受信された入力データ受信信号と前記切替信号受信回路にて受信された切替受信信号とに基づいて、第１の貫通ビア群の不良を検出する
ことを特徴とする半導体装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図８Ａ】
【図８Ｂ】
【図１１】
【図７】
【図９】
【図１０】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図８Ａ】
【図８Ｂ】
【図１１】
【図７】
【図９】
【図１０】
【公開番号】特開２０１３−８４６９７（Ｐ２０１３−８４６９７Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２２４５７（Ｐ２０１１−２２２４５７）
【出願日】平成２３年１０月７日（２０１１．１０．７）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月７日（２０１１．１０．７）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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