リドライバＩＣ、半導体装置、及びその製造方法
【課題】低損失で差動信号を伝送することができるリドライバＩＣ、半導体装置、及びその製造方法を提供する。
【解決手段】本実施の形態に係る半導体装置は、差動信号が伝送される差動配線が形成された配線基板１０と、配線基板１０に搭載され、外部機器に対して差動信号を送受信するコネクタ１１と、配線基板１０に搭載され、コネクタ１１から受信した差動信号を中継する受信系のリドライバＩＣ２１と、受信系のリドライバＩＣ２１と離間した位置において配線基板１０に搭載され、コネクタ１１に送信する差動信号を中継する送信系のリドライバＩＣ２０と、を備えるものである。
【解決手段】本実施の形態に係る半導体装置は、差動信号が伝送される差動配線が形成された配線基板１０と、配線基板１０に搭載され、外部機器に対して差動信号を送受信するコネクタ１１と、配線基板１０に搭載され、コネクタ１１から受信した差動信号を中継する受信系のリドライバＩＣ２１と、受信系のリドライバＩＣ２１と離間した位置において配線基板１０に搭載され、コネクタ１１に送信する差動信号を中継する送信系のリドライバＩＣ２０と、を備えるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リドライバＩＣ、半導体装置、及びその製造方法に関し、特に詳しくは差動信号を中継するリドライバＩＣと、それを用いた半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
ＵＳＢ（Universal Serial Bus）３．０においては、例えば、５Ｇｂｐｓの信号を利用している。信号が高速なため、プリント基板上の伝送ロスが無視できない。ＵＳＢ３．０の配線をプリント配線基板上で引き回す際、配線の距離が長い場合には、減衰した信号を増幅するためのリドライバを必要とするケースが増えてきている。ＵＳＢ３．０では、複線で全二重のデータ通信を行うため、リドライバは送信系と受信系の２系統を有している（非特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−２４７６５１号公報
【非特許文献】
【０００４】
【非特許文献１】TEXAS INSTRUMENTS著 Dual Channel USB3.0 Redriver/Equalizer SN65LVPE502 インターネット検索＜検索日 平成２３年９月２０日＞http://www.ti.com/lit/ds/symlink/sn65lvpe502cp.pdf
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載のリドライバＩＣでは、送信系と受信系の２系統のバッファが一つのパッケージに搭載されている。このため、送信系の差動配線と、受信系の差動配線をリドライバＩＣに引き回す必要が生じてしまう。それぞれの系統がリドライバＩＣ付近で接近するため、送信と受信間でクロストークが発生しやすく、信号品質を劣化させるおそれがある。
【０００６】
特許文献１には、クロストーク等の雑音の発生を抑制する半導体集積回路装置が開示さている。特許文献１の半導体集積回路装置では、大規模セルに２つの入力バッファが設けられている。しかしながら、特許文献１の半導体集積回路装置では、一方の入力バッファが、大規模セルの一端に配置され、他方の入力バッファが大規模セルの他端に配置されている。このため、差動配線を入力バッファに入力させようとすると、配線間隔が変化してしまい、損失が大きくなってしまうという問題点がある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係るリドライバＩＣは、差動信号を中継するリドライバＩＣであって、前記差動信号を受信する一対の受信端子と、前記差動信号を送信する一対の送信端子と、備え、前記リドライバＩＣの一端側には、前記受信端子と前記送信端子の一方のみが設けられ、前記リドライバＩＣの他端側には、前記受信端子と前記送信端子の他方のみが設けられているものである。この構成によれば、一端側には、前記受信端子と前記送信端子の一方のみが設けられ他端側には、前記受信端子と前記送信端子の他方のみが設けられている。これにより、配線レイアウトの自由度を高めることができ、差動信号の損失を低減することができる。
【０００８】
本発明の一態様に係るリドライバＩＣは、差動信号を中継するリドライバＩＣであって、前記差動信号を受信する一対の受信端子と、前記差動信号を送信する一対の送信端子と、備え、一対の前記受信端子、及び一対の前記送信端子が、１系統のみ設けられているものである。この構成によれば、送信系のリドライバＩＣと、受信系のリドライバＩＣが別系統になるので、配線レイアウトの自由度を高めることができる。これにより、差動信号の損失を低減することができる。
【０００９】
本発明の一態様に係る半導体装置は、差動信号が伝送される差動配線が形成された配線基板と、前記配線基板に搭載され、外部機器に対して前記差動信号を送受信するコネクタと、前記配線基板に搭載され、前記コネクタから受信した差動信号を中継する受信系リドライバＩＣと、前記受信系リドライバＩＣと離間した位置において前記配線基板に搭載され、前記コネクタに送信する差動信号を中継する送信系リドライバＩＣと、を備えるものである。これにより、送信系リドライバＩＣと、受信系リドライバＩＣを離間して配置することができるので、配線レイアウトの自由度を高めることができる。これにより、差動信号の損失を低減することができる。
【００１０】
本発明の一態様に係る半導体装置の製造方法は、配線基板に差動配線を形成する工程と、前記差動配線の伝送ロスに応じて、前記差動配線が分断された分断箇所にリドライバＩＣを実装するか否かを判定する工程と、前記リドライバＩＣを実装しないと判定した場合、前記分断箇所に分断された前記差動配線を接続する接続用素子を実装する工程と、を備えるものである。これにより、配線基板を製造した後に、リドライバＩＣを配置するか、接続用素子を配置するかを決定することができる。よって、配線基板上での実際の伝送ロスに応じた構成にすることができ、差動信号の損失を低減することができる。また、リドライバＩＣの配置の有無によって配線基板を修正する必要がなく、配線基板の設計・製造期間の短縮及び費用低減に効果がある。
【発明の効果】
【００１１】
本発明によれば、低損失で差動信号を伝送することができるリドライバＩＣ、半導体装置、及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施の形態に係る半導体装置の構成を模式的に示す図である。
【図２】比較例にかかる半導体装置の構成を模式的に示す図である。
【図３】本実施の形態に係るリドライバＩＣの端子配置を模式的に示す斜視図である。
【図４】本実施の形態に係るリドライバＩＣに抵抗を接続した状態を模式的に示す斜視図である。
【図５】本実施の形態に係るリドライバＩＣの回路構成例を示す図である。
【図６】配線基板に、電源パターンとグランドパターンを設けた構成を模式的に示す斜視図ある。
【図７】本実施の形態に係る半導体装置において、リドライバＩＣの代わりに抵抗を接続した状態を示す斜視図である。
【発明を実施するための形態】
【００１３】
本実施の形態にかかる半導体装置について、図１を用いて説明する。図１は、本実施の形態にかかる半導体装置の構成を模式的に示す上面図である。本実施の形態にかかる半導体装置は、例えば、５．０ＧｂｐｓのＵＳＢ３．０等の高速伝送に用いられる。本実施の形態にかかる半導体装置の一具体例としては、ＵＳＢボード等の電子機器が挙げられる。
【００１４】
図１に示すように半導体装置は、配線基板１０、コネクタ１１、コントローラ１２、差動配線１３〜１６、コンデンサ１７、及びリドライバＩＣ(Integrated Circuit)２０、２１を有している。配線基板１０は、例えば、差動配線１３〜１６が形成されたプリント配線基板である。配線基板１０上に形成された差動配線１３〜１６はそれぞれ一対の配線を有している。すなわち、差動配線１３〜１６のそれぞれは、正の差動信号配線と負の差動信号配線を有している。さらに、配線基板１０には、コネクタ１１、コントローラ１２、リドライバＩＣ２０、及びリドライバＩＣ２１が搭載されている。
【００１５】
差動配線１３の一端はコネクタ１１に接続され、他端は送信用のリドライバＩＣ２０に接続されている。なお、差動配線１３に含まれる一対の配線を等長、及び等幅とすることが好ましい。同様に、差動配線１４の一端はコネクタ１１に接続され、他端は受信用のリドライバＩＣ２１に接続されている。なお、差動配線１４に含まれる一対の配線を等長、及び等幅とすることが好ましい。
【００１６】
差動配線１５の一端はリドライバＩＣ２０に接続され、他端はコントローラ１２に接続されている。なお、差動配線１５に含まれる一対の配線を等長、及び等幅とすることが好ましい。差動配線１６の一端はリドライバＩＣ２１に接続され、他端はコントローラ１２に接続されている。なお、差動配線１６に含まれる一対の配線を等長、及び等幅とすることが好ましい。リドライバＩＣ２０、２１のそれぞれは、差動信号を中継するための半導体ＩＣチップである。
【００１７】
コネクタ１１は外部機器との接続のために設けられている。外部機器は、例えば、ＵＳＢのペリフェラル機器であり、例えばＵＳＢメモリやハードディスクなどである。あるいは、外部機器は、例えばＵＳＢのホストであるＰＣなどである。本実施の形態にかかる半導体装置は、ＵＳＢ機器とのインターフェース機器となる。例えば、コネクタ１１を外部機器と接続することで、コネクタ１１を介して外部機器からの受信信号がコントローラ１２に入力される。例えば、コントローラ１２は、ペリフェラル機器との通信を制御するホスト・コントローラである。あるいは、コントローラ１２は、例えばホストとの通信を制御するデバイス・コントローラである。また、コントローラ１２からの送信信号が、コネクタ１１を介して、外部機器に出力される。より具体的には、コネクタ１１が受信した差動信号は、差動配線１４を介して、リドライバＩＣ２１に伝送される。そして、リドライバＩＣ２１は差動信号を中継して、コントローラ１２に送信する。例えば、リドライバＩＣ２１は、イコライザ処理等の受信に関する補正を行う。
【００１８】
さらに、リドライバＩＣ２１は、差動信号の振幅の増幅やデエンファシス処理を行う。リドライバＩＣ２１で補正された差動信号は、コントローラ１２に出力される。このようにすることで、差動信号に対して周波数補正が行われ、高域の周波数成分が強調された差動信号が出力される。
【００１９】
送信側の系統も同様の構成となっている。すなわち、コントローラ１２からの差動信号は、差動配線１５を介して、リドライバＩＣ２０に伝送される。リドライバＩＣ２０は差動信号を中継して、コネクタ１１に送信する。例えば、リドライバＩＣ２０は、イコライザ処理等の受信に関する補正を行う。さらに、リドライバＩＣ２０は、差動信号の振幅の増幅はデエンファシス処理を行う。リドライバＩＣ２０で増幅された差動信号は、コネクタ１１を介して、外部機器に出力される。さらに、差動配線１３の途中には、カップリング用のコンデンサ１７が設けられている。リドライバＩＣ２０、２１は、平面視において、矩形状になっている。
【００２０】
このように、本実施の形態では、送信系のリドライバＩＣ２０と受信系のリドライバＩＣ２１とを別々のパッケージとしている。すなわち、送信系のリドライバＩＣ２０、及び受信系のリドライバＩＣ２１が、異なるチップとして配置されている。従って、送信系のリドライバＩＣ２０は、受信系のリドライバＩＣ２１から離間した位置に配置される。リドライバＩＣ２０、２１のそれぞれは１系統の送受信端子しか有していない。送信系と受信系を別系統として、それぞれに独立したリドライバＩＣ２０、２１を設けている。こうすることで、配線基板１０上での配線レイアウトを自由に行うことができる。よって、受信系の差動配線と、送信系の差動配線とを離して配置することが可能となり、クロストークを低減することができる。すなわち、差動配線と周囲の導体（例えば、別系統の差動配線）の距離を一定以上離すことができ、クロストークの影響を低減することができる。これにより、伝送損失を低減することができる。
【００２１】
一方、比較例として図２に示されている半導体装置では、送信側と受信側の２系統で同じリドライバＩＣ７０を用いている。すなわち、１つのパッケージに、送信側と受信側の２系統の差動配線が接続されている。この場合、送信系の差動配線と受信系の配線をリドライバＩＣ７０まで引き回す必要がある。従って、送信系の差動配線１３、１５と、受信系の配線１４、１６とを近づける必要があり、クロストークが発生しやすくなる。よって、本実施の形態に係る半導体装置は、図２で示した比較例の構成に比べて、伝送損失を低減することができる。
【００２２】
次に、リドライバＩＣ２０の構成について、図３を用いて説明する、図３は、配線基板１０上に実装されたリドライバＩＣ２０の端子配置を模式的に示す斜視図である。リドライバＩＣ２０の端子配置を明確にするため、リドライバＩＣ２０自体を透視した図を示している。なお、リドライバＩＣ２１は、リドライバＩＣ２０と同様の構成を有しているため、詳細な説明については省略する。
【００２３】
図３に示すように、リドライバＩＣ２０は、略立方体形状をしているため、上面視では略矩形状になっている。リドライバＩＣ２０は、電源端子（第１の電源端子）３１、受信部設定用端子３２、受信端子３３、送信部設定用端子３４、グランド端子（第２の電源端子）３５、及び送信端子３６を有している。電源端子３１、受信部設定用端子３２、受信端子３３、送信部設定用端子３４、グランド端子３５、送信端子３６は、リドライバＩＣ２０の配線基板１０側の面（下面）に形成され、配線基板１０上に設けられた接続パッドなどに接続される。受信側の差動配線１５と接続されるよう、リドライバＩＣ２０には、２つの受信端子３３が設けられている。送信側の差動配線１３に接続されるよう、リドライバＩＣ２０には、２つの送信端子３６が設けられている。
【００２４】
上面視矩形状のリドライバＩＣ２０の四隅には、それぞれ電源端子３１、受信部設定用端子３２、送信部設定用端子３４、及びグランド端子３５が配置されている。電源端子３１には、電源に接続され、グランド端子３５は、グランドに接続される。また、受信部設定用端子３２は、受信部設定用の抵抗に接続され、送信部設定用端子３４は、送信部設定用の抵抗に接続される。これらの端子の接続構成については後述する。
【００２５】
電源端子３１とグランド端子３５は、リドライバＩＣ２０の一方の長辺Ａに配設されている。そして、電源端子３１とグランド端子３５の間には、一対の送信端子３６が配置されている。２つの送信端子３６は、送信側の差動配線１３に接続されている。受信部設定用端子３２と受信端子３３はリドライバＩＣ２０の他方の長辺Ｂに配設されている。受信部設定用端子３２と送信部設定用端子３４の間には一対の受信端子３３が配置されている。２つの受信端子３３は、受信側の差動配線１５に接続されている。
【００２６】
リドライバＩＣ２０の長辺Ａに沿って、電源端子３１、送信端子３６、グランド端子３５が一列に配列されている。同様に、リドライバＩＣ２０の長辺Ｂに沿って、受信部設定用端子３２、受信端子３３、及び、送信部設定用端子３４が一列に配列されている。従って、電源端子３１、送信端子３６、及びグランド端子３５は、リドライバＩＣ２０の一端側に配置され、受信部設定用端子３２、受信端子３３、及び送信部設定用端子３４がリドライバＩＣ２０の他端側に配置されていることになる。
【００２７】
このように、送信端子３６が、リドライバＩＣ２０の一端側に配置され、送信端子３６と対向するように受信端子３３がリドライバＩＣ２０の他端側に配置されている。そして、リドライバＩＣ２０の長辺Ａ側には、２つの送信端子３６が隣接して配置されている。換言すると、電源端子３１とグランド端子３５との間に、２つの送信端子３６が配置されている。このようにすることで、差動配線１３の間隔を一定にしたまま、差動配線１３と送信端子３６とが接続される。同様に、リドライバＩＣ２０の長辺Ｂ側には、２つの受信端子３３が隣接して配置されている。換言すると、受信部設定用端子３２と送信部設定用端子３４との間に、２つの受信端子３３が配置されている。このようにすることで、差動配線１５の間隔を一定にしたまま、差動配線１５と送信端子３６とが接続される。すなわち、差動配線１３に含まれる２本の配線を平行にし、差動配線１５に含まれる２本の配線を平行にした状態で引き回すことができる。さらに、差動ペアの配線長を揃えることができる。これにより、差動配線の特性インピーダンスを一定に保つことができ、伝送ロスを低減することができる。
【００２８】
また、受信部設定用端子３２と送信部設定用端子３４とは、それぞれ設定用の抵抗に接続される。図４に、受信部設定用端子３２と送信部設定用端子３４を設定用抵抗に接続した状態を示す。配線基板１０には、抵抗用パターン４１、抵抗用パターン４３、抵抗用パターン４５、及び抵抗用パターン４６が形成されている。さらに、配線基板１０には、補正用抵抗４２、補正用抵抗４４が実装されている。補正用抵抗４２、４４は、差動信号の伝送路の損失を補正するために設けられている。
【００２９】
抵抗用パターン４１の一端は受信部設定用端子３２に接続され、他端は補正用抵抗４２に接続されている。抵抗用パターン４５の一端は補正用抵抗４２に接続され、他端はグランドに接続されている。抵抗用パターン４３の一端は送信部設定用端子３４に接続され、他端は補正用抵抗４４に接続されている。抵抗用パターン４６の一端は補正用抵抗４４に接続され、他端はグランドに接続されている。
【００３０】
受信部設定用端子３２、送信部設定用端子３４をそれぞれ補正用抵抗４２、４４に接続している。これにより、受信部の設定と、送信部の設定を容易に行うことができる。すなわち、配線基板１０上の伝送路の減衰量に応じた抵抗値の補正用抵抗４２、４４を接続することで、簡便に設定を最適化することができる。補正用抵抗４２、４４の抵抗値に基づいて、リドライバＩＣ２０が補正を行う。このように伝送路の減衰量に応じた補正を行うことで、高速な通信においてもエラーの少ない伝送を行える。
【００３１】
また、差動配線１３、差動配線１５の下層には、導電パターン１８が設けられている。帯状の導電パターン１８は、配線基板１０のチップ搭載面に下側に設けられた下層導電層である。帯状の導電パターンは、差動配線１３と差動配線１５とに沿って形成されている。導電パターン１８は、リドライバＩＣ２０、差動配線１３、差動配線１５の下側に配置されている。なお、差動配線１３、１５と導電パターン１８との間には、絶縁層１９が設けられている。リドライバＩＣ２０、差動配線１３、及び差動配線１５は、導電パターン１８の上層からはみ出すことなく、配置されている。この導電パターン１８をリファレンスグランドとする。このように、下層の導電パターンをグランドとして用いることで、配線基板１０上の差動配線１３、１５の特性インピーダンスを一定に保つことができる。よって、伝送ロスを低減することができる。
【００３２】
次に、リドライバＩＣ２０の回路構成例について、図５を用いて説明する。図５は、伝送損失を補正する回路を示す回路図である。リドライバＩＣ２０には、デコーダ５１、コンパレータ５２、検知用抵抗５３、定電流源５４、イコライザ５５、送信レベルデエンファシス回路５６、デコーダ５７、コンパレータ５８、検知用抵抗５９を有している。また、リドライバＩＣ２０は、電源端子３１、受信部設定用端子３２、受信端子３３、送信部設定用端子３４、グランド端子３５、送信端子３６を有している（図３も合わせて参照）。また、補正用抵抗４２の一端は抵抗用パターン４５を介してグランドと接続され、他端は抵抗用パターン４１を介して受信部設定用端子３２と接続されている。補正用抵抗４４の一端は抵抗用パターン４３を介して送信部設定用端子３４と接続され、他端は抵抗用パターン４６を介してグランドと接続されている。
【００３３】
まず、受信部側の補正回路について説明する。電源端子３１に接続された定電流源５４は、受信部設定用端子３２を介して、補正用抵抗４２に定電流を供給する。従って、定電流源５４からの電流は補正用抵抗４２を流れる。補正用抵抗４２の抵抗値に応じて、受信部設定用端子３２の電圧が変化する。また、受信部側の補正回路には、４つのコンパレータ５２と４つの検知用抵抗５３が設けられている。受信部設定用端子３２は、コンパレータ５２の入力側に接続される。また、４つの検知用抵抗５３は直列に接続され、検知用抵抗５３間の間の電圧がコンパレータ５２に入力される。
【００３４】
コンパレータ５２は、受信部設定用端子３２の電圧と、検知用抵抗５３の間の電圧を比較する。これにより、コンパレータ５２が補正用抵抗４２の抵抗値を検知する。ここでは、コンパレータ５２、及び検知用抵抗５３が４つ設けられているため、補正用抵抗４２の抵抗値を５段階で検出することができる。そして、コンパレータ５２は、補正用抵抗４２の抵抗値に応じた信号Ｌａ０〜Ｌａ３をデコーダ５１に出力する。デコーダ５１は補正用抵抗４２の抵抗値に応じた信号をイコライザ５５に出力する。
【００３５】
イコライザ５５の入力側は、受信端子３３が接続されている。従って、イコライザ３３には、差動配線１５を伝送された差動信号が入力される。イコライザ５５は、デコーダ５１の出力に応じて、入力された差動信号を補正する。例えば、イコライザ５５は、配線基板１０等における伝送損失によって変化した信号波形の復元や変化の最小化を行う。ここでは、補正用抵抗４２の抵抗値に応じて、イコライザ５５が差動信号をイコライザ処理等して、周波数補正している。適切な抵抗値の補正用抵抗４２を実装することで、より適切に補正することができる。イコライザ５５は、補正した差動信号を送信レベルデエンファシス回路５６に出力する。
【００３６】
ここで、受信設定用の補正用抵抗４２の抵抗値は、リドライバＩＣ２０とコントローラ１２の間の差動配線１５における伝送損失に応じて決定することができる。すなわち、実際に製作された配線基板１０上の配線レイアウトに応じて設定することができる。例えば、差動配線１５の配線長が長い場合、抵抗値を高くするようにしてもよい。これにより、リドライバＩＣ２０において、実際の配線基板１０に応じた補正を行うことができるようになる。よって、高速な通信においてもエラーの少ない伝送を行える。
【００３７】
次に、送信部側の補正回路について説明する。電源端子３１に接続された定電流源５４は、送信部設定用端子３４を介して、補正用抵抗４４に定電流を供給する。従って、定電流源５４からの電流は補正用抵抗４４を流れる。補正用抵抗４４の抵抗値に応じて、送信部設定用端子３４の電圧が変化する。また、送信部側の補正回路には、４つのコンパレータ５８と４つの検知用抵抗５９が設けられている。送信部設定用端子３４は、コンパレータ５８の入力側に接続されている。また、４つの検知用抵抗５９は直列に接続され、検知用抵抗５９間の電圧がコンパレータ５８に入力される。
【００３８】
コンパレータ５８は、送信部設定用端子３４の電圧と、検知用抵抗５９の間の電圧を比較する。これにより、コンパレータ５８が補正用抵抗４４の抵抗値を検知する。ここでは、コンパレータ５８、及び検知用抵抗５９が４つ設けられているため、補正用抵抗４４の抵抗値を５段階で検出することができる。そして、コンパレータ５８は、補正用抵抗４４の抵抗値に応じた信号Ｌｂ０〜Ｌｂ３をデコーダ５７に出力する。従って、デコーダ５７は補正用抵抗４４の抵抗値に応じた信号を送信レベルデエンファシス回路５６に出力する。
【００３９】
送信レベルデエンファシス回路５６の入力側は、イコライザ５５の出力側が接続されている。よって、送信レベルデエンファシス回路５６には、イコライザ５５で補正された差動信号が入力される。送信レベルデエンファシス回路５６は、デコーダ５７の出力に応じて、差動信号の振幅の増幅、及びデエンファシス処理を行う。例えば、送信レベルデエンファシス回路５６は、送信される差動信号のデエンファシス及び送信レベルを設定する。すなわち、補正用抵抗４４の抵抗値に応じて、出力レベルと高域強調レベルを設定する。適切な抵抗値の補正用抵抗４４を実装することで、適切に補正することができる。
【００４０】
ここで、送信設定用の補正用抵抗４４の抵抗値は、リドライバＩＣ２０とコントローラ１２の間の差動配線１３における伝送損失に応じて決定することができる。すなわち、実際に製作された配線基板１０上の配線レイアウトに応じて設定することができる。例えば、差動配線１３の配線長が長い場合、抵抗値を高くするようにしてもよい。これにより、リドライバＩＣ２０において、実際の配線基板１０に応じた補正を行うことができるようになる。よって、高速な通信においてもエラーの少ない伝送を行える。
【００４１】
さらに、配線基板１０に電源供給用パターンと、グランドパターンとを形成した構成について、図６を用いて説明する。図６に示すように、配線基板１０には、電源供給用パターン４７と、グランドパターン４８が形成されている。電源供給用パターン４７は、電源端子３１に接続されている。外部からの電源が電源供給用パターン４７を介して、リドライバＩＣ２０に供給される。この電源によって、リドライバＩＣ２０が動作する。また、グランドパターン４８は送信端子３６に接続されている。
【００４２】
一対の送信端子３６の外側に電源端子３１と送信端子３６とが配置されている。すなわち、２つの送信端子３６の間隙に他の端子を配置しない構成となっている。同様に、一対の受信端子３３の外側に受信部設定用端子３２と送信部設定用端子３４とが配置されている。すなわち、２つの受信部設定用端子３２の間隙に他の端子を配置しない構成となっている。差動配線１３、差動配線１５を自在に引き回すことができる。すなわち、配線基板１０上の送信・受信の差動配線を邪魔することなく、電源供給、及び送受信の設定を行うことができる。
【００４３】
なお、上記の説明では、電源端子３１とグランド端子３５とを送信端子３６の両側に配置し、受信部設定用端子３２と送信部設定用端子３４とを受信端子３３の両側に配置したが、端子の具体的な配置は特に限定されるものではない。例えば、電源端子３１とグランド端子３５とを送信端子３６の片側のみ配置してもよく、受信部設定用端子３２と送信部設定用端子３４とをグランド端子３５の片側のみに配置してもよい。すなわち、一対の送信端子３６の外側の領域であって、一対の受信端子３３の外側の領域に、電源用の端子と設定用の端子を配置すればよい。
【００４４】
実際に配線基板１０を製作した後、伝送ロスが十分小さいことが分かった場合、リドライバＩＣ２０、２１が不要となることがある。すなわち、伝送ロスが十分に小さいため、リドライバＩＣ２０、２１によって、差動信号を補正せずとも、高速伝送が可能となる場合がある。この場合、リドライバＩＣ２０、２１を配線基板１０上に実装しなくてもよくなる。本実施の形態では、このような場合、受信端子３３と送信端子３６とを０Ω抵抗で接続することができる。このようにすることで、リドライバＩＣ２０、２１を０Ωのチップ抵抗で置き換えることができる。このため、部品コストを低減することができる。さらに、配線基板１０を設計、製作した後に、実装形態を変えることができる。これにより、配線基板１０を再設計する必要がなくなるため、利便性を向上することができる。よって生産性を向上することができる。
【００４５】
ここで、０Ω抵抗を端子間に接続した構成について、図７を用いて説明する。図７に示すように、配線基板１０には、２つの接続抵抗が実装されている。接続抵抗４９は、０Ω抵抗であり、例えばチップ抵抗を用いることができる。接続抵抗４９として、例えば、チップ抵抗を用いた場合、接続抵抗４９は上面視において１対２の矩形状になっている。一方の接続抵抗４９が受信端子３３の一方と送信端子３６の一方とを接続し、他方の接続抵抗４９が受信端子３３の他方と送信端子３６の他方とを接続している。これにより、受信端子３３と送信端子３６とが接続抵抗４９を介して接続される。よって、差動信号が補正されずに、コネクタ１１とコントローラ１２の間を伝送される。２つの接続抵抗４９は、平行に配置されている。また、接続抵抗４９は、差動配線１３、１５と平行に配置されている。
【００４６】
このように、リドライバＩＣ２０、２１の代わりに接続抵抗４９を用いることができる。このようにするため、受信端子３３と送信端子３６のレイアウトを接続抵抗４９の大きさに応じて決定する。例えば、接続抵抗４９が１００５（上面視において、長手方向が１ｍｍ、短手方向が０．５ｍｍの矩形形状）のチップ抵抗の場合、対応する受信端子３３と送信端子３６を約０．５〜０．６ｍｍ程度離間して配置する。このように、実装可能な接続抵抗４９の大きさに応じて、受信端子３３と送信端子３６との間隔を設定する。さらに、実装可能な接続抵抗４９の大きさに応じて、２つの受信端子３３の間隔、及び幅を設定する。
【００４７】
もちろん、接続抵抗４９としては、１６０８（長手方向１．６ｍｍ、短手方向０．８ｍｍ）、０６０３（長手方向０．６ｍｍ、短手方向０．３ｍｍ）、０４０２（長手方向０．４ｍｍ、短手方向０．２ｍｍ）等のチップ抵抗を用いてもよい。このようなチップ抵抗を接続抵抗４９として用いる場合、受信端子３３と送信端子３６の間隔を０．１５〜０．９ｍｍ程度にすることが好ましい。もちろん、実装する接続抵抗４９のサイズは特に限定されるものではない。さらに、０Ω抵抗以外の接続用素子で、差動配線１３と差動配線１５とを接続してもよい。
【００４８】
以下に、リドライバＩＣ２０、２１、又は接続抵抗４９を実装する方法について説明する。まず、目的、用途に応じて配線基板１０を設計、製作する。コネクタ１１とコントローラ１２とを接続するための差動配線１３〜１６をプリント配線基板上に形成する。ここで、差動配線１３と差動配線１５との間隔、及び差動配線１４と差動配線１６との間隔は接続抵抗４９のサイズに応じて決定されている。
【００４９】
そして、コネクタ１１、コントローラ１２、及びコンデンサ１７等を実装する。なお、コネクタ１１、コントローラ１２、及びコンデンサ１７を実装するタイミングは特に限られるものでない。例えば、リドライバＩＣ２０、２１を実装した後に、コネクタ１１、コントローラ１２、及びコンデンサ１７を実装してもよい。
【００５０】
次に、差動配線１３〜１６に差動信号を伝送した時の伝送ロスを評価する。そして、評価結果ロスに応じて、リドライバＩＣ２０を実装するか否かを判定する。例えば、伝送ロスの実測値が、しきい値よりも小さい場合、配線基板１０にリドライバＩＣ２０、２１ではなく、接続抵抗４９を実装すると判定する。従って、差動配線の分断箇所（すなわち、差動配線１３と差動配線１５の間）に接続抵抗４９を実装する。
【００５１】
伝送ロスの実測値が、しきい値よりも大きい場合、リドライバＩＣ２０、２１を実装すると判定する。この場合、測定した伝送ロスに応じて、実装する補正用抵抗４２と補正用抵抗４４の抵抗値を決定する。そして、配線基板１０に補正用抵抗４２、補正用抵抗４４、リドライバＩＣ２０、リドライバＩＣ２１を実装する。リドライバＩＣ２０、リドライバＩＣ２１は、差動配線の分断箇所に実装され、補正用抵抗４２、補正用抵抗４４はリドライバＩＣ２０、２１の近傍に実装される。このように実際に作成した配線基板１０の伝送ロスを考慮して実装構成を決定する。よって、配線基板１０で生じる実際の伝送ロスに応じて、差動信号を適切に補正することができる。
【００５２】
配線基板１０の伝送ロスに応じて、リドライバＩＣ２０、２１、又は接続抵抗４９を実装するかを決定する。このようにすることで、配線基板１０のパターン変更なしで、リドライバＩＣ２０、２１を接続抵抗４９に置き換えることができる。０Ω抵抗で差動配線１３と差動配線１５とを接続し、０Ω抵抗で差動配線１４と差動配線１５とを接続している。こうすることで、差動配線のインピーダンスの連続性を保つことができる。よって、配線基板１０を設計変更する必要が無くなる。これにより、再設計を行う必要がなくなるため、製造コストを低減することができる。
【００５３】
さらに、リドライバＩＣ２０、２１を実装する場合、配線基板１０での伝送ロスに応じて、補正用抵抗４４と補正用抵抗４２の抵抗値を決定する。こうすることで、より適切に差動信号を補正することができる。実際に作成した配線基板１０を用いて、実装構成を選択することができる。これにより、適切な構成を実現することができる。さらに、部品コストや設計変更コストを低減することができるため、生産性を向上することができる。
【００５４】
もちろん、ある配線基板１０について伝送ロスを測定した場合、同じ設計の配線基板１０については、同様に実装構成とすることができる。すなわち、あるタイプの配線基板１０の伝送ロスがしきい値以下であった場合、同じタイプの配線基板１０については、接続抵抗４９を接続する。あるタイプの配線基板１０の伝送ロスがしきい値以下であった場合、同じタイプの配線基板１０については、同じリドライバＩＣ２０、２１、及び補正用抵抗４２、補正用抵抗４４を実装する。このような製造方法を用いて、半導体装置を製造することで、差動信号の損失を低減することができるとともに、生産性を向上することができる。
【００５５】
以上、まとめると、本実施の形態にかかるリドライバＩＣ２０、２１では以下の効果を得ることができる。
リドライバＩＣ２０、２１のそれぞれで、１系統の差動信号のみが伝送される。これにより、２系統の差動配線を１つのリドライバＩＣで中継する場合に比べて、レイアウトの自由度を高めることができる。すなわち、伝送ロスを考慮して差動配線１３〜１６のレイアウト設計をすることができるため、伝送ロスを低減することができる。よって、信号品質の劣化を防ぐことができ、高速伝送が可能になる。特に、差動方式を用いた高速シリアル伝送の場合、高い周波数の差動信号を用いることが多い。本実施の形態では、リドライバＩＣ２０、２１のそれぞれでは、一端に受信端子３３と送信端子３６の一方のみが配置され、他端に受信端子３３と送信端子３６の他方のみが配置されている構成となっている。このようにすることで、伝送ロスを効果的に低減することができる。
【００５６】
さらに、リドライバＩＣ２０の長辺Ａに沿って、２つの送信端子３６が隣接して配列さら、長辺Ｂに沿って、２つの受信端子３３が隣接して配列されている。このため、差動ペアの間隔を自在に設定することができるため、差動ペアを容易にカップリングさせることができる。
【００５７】
一対の受信端子３３の一方と一対の送信端子３６の一方との間隔が、一対の受信端子３３の他方と一対の送信端子３６の他方との間隔が、略等しくなっている。こうすることで、リドライバＩＣ２０、２１の代わりに、接続抵抗４９を配置することができるようなレイアウトにすることができる。よって、配線基板１０の流用を視野に入れて設計することができる。すなわち、伝送ロスが小さい場合でも、配線基板１０の設計を変える必要が無くなるため、生産性を向上することができる。さらに、差動ペアで、同じタイプのチップ抵抗を用いることができるため、伝送ロスを低減することができる。
【００５８】
さらに、一対の受信端子３３の間隙、一対の送信端子３６の間隙には、電源供給用の端子（設定用端子、電源端子、グランド端子）が配置されない構成となっている。すなわち、一対の受信端子３３の外側の領域であって、一対の送信端子３６の外側の領域に、他の端子（設定用端子、電源端子、グランド端子）が配置されない構成となっている。これにより、一対の差動配線の間隔を変えることなく、電源供給や補正の設定を行うことができる。よって、端子部分における伝送ロスを低減することができる。
【００５９】
また、配線基板１０上での伝送ロスの実測値に応じて、リドライバＩＣ２０、２１を実装するか、接続抵抗４９を実装するかを選択することができる。これにより、配線基板１０上での実際の伝送ロスに応じて、実装形態を最適化することができる。よって、伝送ロスを低減することができる。つまり、リドライバＩＣ２０、２１の代わりに、接続抵抗４９を実装できるように、リドライバＩＣ２０、２１の端子配置と、配線基板１０の配線レイアウトを決定する。配線基板１０上での伝送ロスが小さい場合、リドライバＩＣ２０、２１の実装位置に、接続抵抗４９を実装する。このようにすることで、最適な実装形態を容易に実現することができる。もちろん、受信側の系統と、送信側の系統の伝送ロスが異なる場合、リドライバＩＣ２０とリドライバＩＣ２１の一方のみを接続抵抗４９に置き換えてもよい。
【００６０】
また、配線基板１０上での伝送ロスの実測値に応じて、実装する補正用抵抗４４、補正用抵抗４２を選択することができる。すなわち、実装する補正用抵抗４２と補正用抵抗４４の抵抗値を、実測値に基づいて、最適化することができる。これにより、伝送ロスを低減することができ、信号品質の劣化を防ぐことができる。
【００６１】
特に、差動信号の伝送路としてはストリップラインを用いた場合、差動配線のインピーダンスが設計値から変わってしまうことがある。例えば、マイクロストリップラインでは、コア材、グランド層、絶縁層１９となるプリプレグ、差動配線１３〜１６となる導体層が積層されている。導体層は、銅箔、及び銅メッキから構成され、プリプレグはガラスとエポキシとの混合材料によって構成される。導体層の線幅Ｗと厚み、プリプレグの誘電率から、インピーダンスが近似される。さらに、差動信号の場合は、２本の差動配線の線ギャップをパラメータとして、インピーダンスを算出することができる。しかしながら、実際のマイクロストリップラインの配線基板１０では、圧延機のようなローラでプレスしているため、プリプレグの厚さが設計値から変化することがある。さらに、ガラスとエポキシとの混合具合によって、プリプレグの誘電率が変化してしまう。ＵＳＢ３．０の場合、インピーダンスが９０Ωに合うように設計しているが、上記の理由により、設計値からずれてしまうことがある。この場合、本実施の形態にかかる製造方法を用いることで、実際の製品に適した実装構成とすることができる。
【００６２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施の形態に係るリドライバＩＣをＵＳＢに限らず、ＰＣＩ−Ｅｘｐｒｅｓｓ（Peripheral Component Interconnect）、ＳＡＴＡ(Serial Advanced Technology Attachment)、各種ＳｅｒＤｅｓ(SERializer/Deserializer)応用通信などの通信に利用することが可能である。また、上記の説明では、補正用抵抗４２と補正用抵抗４４を用いて、補正の設定を行ったが、抵抗以外の素子を用いて、補正の設定を行ってもよい。例えば、補正用抵抗の代わりにスイッチ等を用いて設定を行ってもよい。同様に、受信端子３３と送信端子３６の接続には接続抵抗４９を用いたが、抵抗以外の素子を用いて接続を行ってもよい。
【符号の説明】
【００６３】
１０ 配線基板
１１ コネクタ
１２ コントローラ
１３ 差動配線
１４ 差動配線
１５ 差動配線
１６ 差動配線
１７ コンデンサ
１８ 導電パターン
１９ 絶縁層
２０ リドライバＩＣ
２１ リドライバＩＣ
３１ 電源端子
３２ 受信部設定用端子
３３ 受信端子
３４ 送信部設定用端子
３５ グランド端子
３６ 送信端子
４１ 抵抗用パターン
４２ 補正用抵抗
４３ 抵抗用パターン
４４ 補正用抵抗
４５ 抵抗用パターン
４６ 抵抗用パターン
４９ 接続抵抗
５１ デコーダ
５２ コンパレータ
５３ 検知用抵抗
５４ 定電流源
５５ イコライザ
５６ 送信レベルデエンファシス回路
５７ デコーダ
５８ コンパレータ
５９ 検知用抵抗
【技術分野】
【０００１】
本発明は、リドライバＩＣ、半導体装置、及びその製造方法に関し、特に詳しくは差動信号を中継するリドライバＩＣと、それを用いた半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
ＵＳＢ（Universal Serial Bus）３．０においては、例えば、５Ｇｂｐｓの信号を利用している。信号が高速なため、プリント基板上の伝送ロスが無視できない。ＵＳＢ３．０の配線をプリント配線基板上で引き回す際、配線の距離が長い場合には、減衰した信号を増幅するためのリドライバを必要とするケースが増えてきている。ＵＳＢ３．０では、複線で全二重のデータ通信を行うため、リドライバは送信系と受信系の２系統を有している（非特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−２４７６５１号公報
【非特許文献】
【０００４】
【非特許文献１】TEXAS INSTRUMENTS著 Dual Channel USB3.0 Redriver/Equalizer SN65LVPE502 インターネット検索＜検索日 平成２３年９月２０日＞http://www.ti.com/lit/ds/symlink/sn65lvpe502cp.pdf
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載のリドライバＩＣでは、送信系と受信系の２系統のバッファが一つのパッケージに搭載されている。このため、送信系の差動配線と、受信系の差動配線をリドライバＩＣに引き回す必要が生じてしまう。それぞれの系統がリドライバＩＣ付近で接近するため、送信と受信間でクロストークが発生しやすく、信号品質を劣化させるおそれがある。
【０００６】
特許文献１には、クロストーク等の雑音の発生を抑制する半導体集積回路装置が開示さている。特許文献１の半導体集積回路装置では、大規模セルに２つの入力バッファが設けられている。しかしながら、特許文献１の半導体集積回路装置では、一方の入力バッファが、大規模セルの一端に配置され、他方の入力バッファが大規模セルの他端に配置されている。このため、差動配線を入力バッファに入力させようとすると、配線間隔が変化してしまい、損失が大きくなってしまうという問題点がある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係るリドライバＩＣは、差動信号を中継するリドライバＩＣであって、前記差動信号を受信する一対の受信端子と、前記差動信号を送信する一対の送信端子と、備え、前記リドライバＩＣの一端側には、前記受信端子と前記送信端子の一方のみが設けられ、前記リドライバＩＣの他端側には、前記受信端子と前記送信端子の他方のみが設けられているものである。この構成によれば、一端側には、前記受信端子と前記送信端子の一方のみが設けられ他端側には、前記受信端子と前記送信端子の他方のみが設けられている。これにより、配線レイアウトの自由度を高めることができ、差動信号の損失を低減することができる。
【０００８】
本発明の一態様に係るリドライバＩＣは、差動信号を中継するリドライバＩＣであって、前記差動信号を受信する一対の受信端子と、前記差動信号を送信する一対の送信端子と、備え、一対の前記受信端子、及び一対の前記送信端子が、１系統のみ設けられているものである。この構成によれば、送信系のリドライバＩＣと、受信系のリドライバＩＣが別系統になるので、配線レイアウトの自由度を高めることができる。これにより、差動信号の損失を低減することができる。
【０００９】
本発明の一態様に係る半導体装置は、差動信号が伝送される差動配線が形成された配線基板と、前記配線基板に搭載され、外部機器に対して前記差動信号を送受信するコネクタと、前記配線基板に搭載され、前記コネクタから受信した差動信号を中継する受信系リドライバＩＣと、前記受信系リドライバＩＣと離間した位置において前記配線基板に搭載され、前記コネクタに送信する差動信号を中継する送信系リドライバＩＣと、を備えるものである。これにより、送信系リドライバＩＣと、受信系リドライバＩＣを離間して配置することができるので、配線レイアウトの自由度を高めることができる。これにより、差動信号の損失を低減することができる。
【００１０】
本発明の一態様に係る半導体装置の製造方法は、配線基板に差動配線を形成する工程と、前記差動配線の伝送ロスに応じて、前記差動配線が分断された分断箇所にリドライバＩＣを実装するか否かを判定する工程と、前記リドライバＩＣを実装しないと判定した場合、前記分断箇所に分断された前記差動配線を接続する接続用素子を実装する工程と、を備えるものである。これにより、配線基板を製造した後に、リドライバＩＣを配置するか、接続用素子を配置するかを決定することができる。よって、配線基板上での実際の伝送ロスに応じた構成にすることができ、差動信号の損失を低減することができる。また、リドライバＩＣの配置の有無によって配線基板を修正する必要がなく、配線基板の設計・製造期間の短縮及び費用低減に効果がある。
【発明の効果】
【００１１】
本発明によれば、低損失で差動信号を伝送することができるリドライバＩＣ、半導体装置、及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施の形態に係る半導体装置の構成を模式的に示す図である。
【図２】比較例にかかる半導体装置の構成を模式的に示す図である。
【図３】本実施の形態に係るリドライバＩＣの端子配置を模式的に示す斜視図である。
【図４】本実施の形態に係るリドライバＩＣに抵抗を接続した状態を模式的に示す斜視図である。
【図５】本実施の形態に係るリドライバＩＣの回路構成例を示す図である。
【図６】配線基板に、電源パターンとグランドパターンを設けた構成を模式的に示す斜視図ある。
【図７】本実施の形態に係る半導体装置において、リドライバＩＣの代わりに抵抗を接続した状態を示す斜視図である。
【発明を実施するための形態】
【００１３】
本実施の形態にかかる半導体装置について、図１を用いて説明する。図１は、本実施の形態にかかる半導体装置の構成を模式的に示す上面図である。本実施の形態にかかる半導体装置は、例えば、５．０ＧｂｐｓのＵＳＢ３．０等の高速伝送に用いられる。本実施の形態にかかる半導体装置の一具体例としては、ＵＳＢボード等の電子機器が挙げられる。
【００１４】
図１に示すように半導体装置は、配線基板１０、コネクタ１１、コントローラ１２、差動配線１３〜１６、コンデンサ１７、及びリドライバＩＣ(Integrated Circuit)２０、２１を有している。配線基板１０は、例えば、差動配線１３〜１６が形成されたプリント配線基板である。配線基板１０上に形成された差動配線１３〜１６はそれぞれ一対の配線を有している。すなわち、差動配線１３〜１６のそれぞれは、正の差動信号配線と負の差動信号配線を有している。さらに、配線基板１０には、コネクタ１１、コントローラ１２、リドライバＩＣ２０、及びリドライバＩＣ２１が搭載されている。
【００１５】
差動配線１３の一端はコネクタ１１に接続され、他端は送信用のリドライバＩＣ２０に接続されている。なお、差動配線１３に含まれる一対の配線を等長、及び等幅とすることが好ましい。同様に、差動配線１４の一端はコネクタ１１に接続され、他端は受信用のリドライバＩＣ２１に接続されている。なお、差動配線１４に含まれる一対の配線を等長、及び等幅とすることが好ましい。
【００１６】
差動配線１５の一端はリドライバＩＣ２０に接続され、他端はコントローラ１２に接続されている。なお、差動配線１５に含まれる一対の配線を等長、及び等幅とすることが好ましい。差動配線１６の一端はリドライバＩＣ２１に接続され、他端はコントローラ１２に接続されている。なお、差動配線１６に含まれる一対の配線を等長、及び等幅とすることが好ましい。リドライバＩＣ２０、２１のそれぞれは、差動信号を中継するための半導体ＩＣチップである。
【００１７】
コネクタ１１は外部機器との接続のために設けられている。外部機器は、例えば、ＵＳＢのペリフェラル機器であり、例えばＵＳＢメモリやハードディスクなどである。あるいは、外部機器は、例えばＵＳＢのホストであるＰＣなどである。本実施の形態にかかる半導体装置は、ＵＳＢ機器とのインターフェース機器となる。例えば、コネクタ１１を外部機器と接続することで、コネクタ１１を介して外部機器からの受信信号がコントローラ１２に入力される。例えば、コントローラ１２は、ペリフェラル機器との通信を制御するホスト・コントローラである。あるいは、コントローラ１２は、例えばホストとの通信を制御するデバイス・コントローラである。また、コントローラ１２からの送信信号が、コネクタ１１を介して、外部機器に出力される。より具体的には、コネクタ１１が受信した差動信号は、差動配線１４を介して、リドライバＩＣ２１に伝送される。そして、リドライバＩＣ２１は差動信号を中継して、コントローラ１２に送信する。例えば、リドライバＩＣ２１は、イコライザ処理等の受信に関する補正を行う。
【００１８】
さらに、リドライバＩＣ２１は、差動信号の振幅の増幅やデエンファシス処理を行う。リドライバＩＣ２１で補正された差動信号は、コントローラ１２に出力される。このようにすることで、差動信号に対して周波数補正が行われ、高域の周波数成分が強調された差動信号が出力される。
【００１９】
送信側の系統も同様の構成となっている。すなわち、コントローラ１２からの差動信号は、差動配線１５を介して、リドライバＩＣ２０に伝送される。リドライバＩＣ２０は差動信号を中継して、コネクタ１１に送信する。例えば、リドライバＩＣ２０は、イコライザ処理等の受信に関する補正を行う。さらに、リドライバＩＣ２０は、差動信号の振幅の増幅はデエンファシス処理を行う。リドライバＩＣ２０で増幅された差動信号は、コネクタ１１を介して、外部機器に出力される。さらに、差動配線１３の途中には、カップリング用のコンデンサ１７が設けられている。リドライバＩＣ２０、２１は、平面視において、矩形状になっている。
【００２０】
このように、本実施の形態では、送信系のリドライバＩＣ２０と受信系のリドライバＩＣ２１とを別々のパッケージとしている。すなわち、送信系のリドライバＩＣ２０、及び受信系のリドライバＩＣ２１が、異なるチップとして配置されている。従って、送信系のリドライバＩＣ２０は、受信系のリドライバＩＣ２１から離間した位置に配置される。リドライバＩＣ２０、２１のそれぞれは１系統の送受信端子しか有していない。送信系と受信系を別系統として、それぞれに独立したリドライバＩＣ２０、２１を設けている。こうすることで、配線基板１０上での配線レイアウトを自由に行うことができる。よって、受信系の差動配線と、送信系の差動配線とを離して配置することが可能となり、クロストークを低減することができる。すなわち、差動配線と周囲の導体（例えば、別系統の差動配線）の距離を一定以上離すことができ、クロストークの影響を低減することができる。これにより、伝送損失を低減することができる。
【００２１】
一方、比較例として図２に示されている半導体装置では、送信側と受信側の２系統で同じリドライバＩＣ７０を用いている。すなわち、１つのパッケージに、送信側と受信側の２系統の差動配線が接続されている。この場合、送信系の差動配線と受信系の配線をリドライバＩＣ７０まで引き回す必要がある。従って、送信系の差動配線１３、１５と、受信系の配線１４、１６とを近づける必要があり、クロストークが発生しやすくなる。よって、本実施の形態に係る半導体装置は、図２で示した比較例の構成に比べて、伝送損失を低減することができる。
【００２２】
次に、リドライバＩＣ２０の構成について、図３を用いて説明する、図３は、配線基板１０上に実装されたリドライバＩＣ２０の端子配置を模式的に示す斜視図である。リドライバＩＣ２０の端子配置を明確にするため、リドライバＩＣ２０自体を透視した図を示している。なお、リドライバＩＣ２１は、リドライバＩＣ２０と同様の構成を有しているため、詳細な説明については省略する。
【００２３】
図３に示すように、リドライバＩＣ２０は、略立方体形状をしているため、上面視では略矩形状になっている。リドライバＩＣ２０は、電源端子（第１の電源端子）３１、受信部設定用端子３２、受信端子３３、送信部設定用端子３４、グランド端子（第２の電源端子）３５、及び送信端子３６を有している。電源端子３１、受信部設定用端子３２、受信端子３３、送信部設定用端子３４、グランド端子３５、送信端子３６は、リドライバＩＣ２０の配線基板１０側の面（下面）に形成され、配線基板１０上に設けられた接続パッドなどに接続される。受信側の差動配線１５と接続されるよう、リドライバＩＣ２０には、２つの受信端子３３が設けられている。送信側の差動配線１３に接続されるよう、リドライバＩＣ２０には、２つの送信端子３６が設けられている。
【００２４】
上面視矩形状のリドライバＩＣ２０の四隅には、それぞれ電源端子３１、受信部設定用端子３２、送信部設定用端子３４、及びグランド端子３５が配置されている。電源端子３１には、電源に接続され、グランド端子３５は、グランドに接続される。また、受信部設定用端子３２は、受信部設定用の抵抗に接続され、送信部設定用端子３４は、送信部設定用の抵抗に接続される。これらの端子の接続構成については後述する。
【００２５】
電源端子３１とグランド端子３５は、リドライバＩＣ２０の一方の長辺Ａに配設されている。そして、電源端子３１とグランド端子３５の間には、一対の送信端子３６が配置されている。２つの送信端子３６は、送信側の差動配線１３に接続されている。受信部設定用端子３２と受信端子３３はリドライバＩＣ２０の他方の長辺Ｂに配設されている。受信部設定用端子３２と送信部設定用端子３４の間には一対の受信端子３３が配置されている。２つの受信端子３３は、受信側の差動配線１５に接続されている。
【００２６】
リドライバＩＣ２０の長辺Ａに沿って、電源端子３１、送信端子３６、グランド端子３５が一列に配列されている。同様に、リドライバＩＣ２０の長辺Ｂに沿って、受信部設定用端子３２、受信端子３３、及び、送信部設定用端子３４が一列に配列されている。従って、電源端子３１、送信端子３６、及びグランド端子３５は、リドライバＩＣ２０の一端側に配置され、受信部設定用端子３２、受信端子３３、及び送信部設定用端子３４がリドライバＩＣ２０の他端側に配置されていることになる。
【００２７】
このように、送信端子３６が、リドライバＩＣ２０の一端側に配置され、送信端子３６と対向するように受信端子３３がリドライバＩＣ２０の他端側に配置されている。そして、リドライバＩＣ２０の長辺Ａ側には、２つの送信端子３６が隣接して配置されている。換言すると、電源端子３１とグランド端子３５との間に、２つの送信端子３６が配置されている。このようにすることで、差動配線１３の間隔を一定にしたまま、差動配線１３と送信端子３６とが接続される。同様に、リドライバＩＣ２０の長辺Ｂ側には、２つの受信端子３３が隣接して配置されている。換言すると、受信部設定用端子３２と送信部設定用端子３４との間に、２つの受信端子３３が配置されている。このようにすることで、差動配線１５の間隔を一定にしたまま、差動配線１５と送信端子３６とが接続される。すなわち、差動配線１３に含まれる２本の配線を平行にし、差動配線１５に含まれる２本の配線を平行にした状態で引き回すことができる。さらに、差動ペアの配線長を揃えることができる。これにより、差動配線の特性インピーダンスを一定に保つことができ、伝送ロスを低減することができる。
【００２８】
また、受信部設定用端子３２と送信部設定用端子３４とは、それぞれ設定用の抵抗に接続される。図４に、受信部設定用端子３２と送信部設定用端子３４を設定用抵抗に接続した状態を示す。配線基板１０には、抵抗用パターン４１、抵抗用パターン４３、抵抗用パターン４５、及び抵抗用パターン４６が形成されている。さらに、配線基板１０には、補正用抵抗４２、補正用抵抗４４が実装されている。補正用抵抗４２、４４は、差動信号の伝送路の損失を補正するために設けられている。
【００２９】
抵抗用パターン４１の一端は受信部設定用端子３２に接続され、他端は補正用抵抗４２に接続されている。抵抗用パターン４５の一端は補正用抵抗４２に接続され、他端はグランドに接続されている。抵抗用パターン４３の一端は送信部設定用端子３４に接続され、他端は補正用抵抗４４に接続されている。抵抗用パターン４６の一端は補正用抵抗４４に接続され、他端はグランドに接続されている。
【００３０】
受信部設定用端子３２、送信部設定用端子３４をそれぞれ補正用抵抗４２、４４に接続している。これにより、受信部の設定と、送信部の設定を容易に行うことができる。すなわち、配線基板１０上の伝送路の減衰量に応じた抵抗値の補正用抵抗４２、４４を接続することで、簡便に設定を最適化することができる。補正用抵抗４２、４４の抵抗値に基づいて、リドライバＩＣ２０が補正を行う。このように伝送路の減衰量に応じた補正を行うことで、高速な通信においてもエラーの少ない伝送を行える。
【００３１】
また、差動配線１３、差動配線１５の下層には、導電パターン１８が設けられている。帯状の導電パターン１８は、配線基板１０のチップ搭載面に下側に設けられた下層導電層である。帯状の導電パターンは、差動配線１３と差動配線１５とに沿って形成されている。導電パターン１８は、リドライバＩＣ２０、差動配線１３、差動配線１５の下側に配置されている。なお、差動配線１３、１５と導電パターン１８との間には、絶縁層１９が設けられている。リドライバＩＣ２０、差動配線１３、及び差動配線１５は、導電パターン１８の上層からはみ出すことなく、配置されている。この導電パターン１８をリファレンスグランドとする。このように、下層の導電パターンをグランドとして用いることで、配線基板１０上の差動配線１３、１５の特性インピーダンスを一定に保つことができる。よって、伝送ロスを低減することができる。
【００３２】
次に、リドライバＩＣ２０の回路構成例について、図５を用いて説明する。図５は、伝送損失を補正する回路を示す回路図である。リドライバＩＣ２０には、デコーダ５１、コンパレータ５２、検知用抵抗５３、定電流源５４、イコライザ５５、送信レベルデエンファシス回路５６、デコーダ５７、コンパレータ５８、検知用抵抗５９を有している。また、リドライバＩＣ２０は、電源端子３１、受信部設定用端子３２、受信端子３３、送信部設定用端子３４、グランド端子３５、送信端子３６を有している（図３も合わせて参照）。また、補正用抵抗４２の一端は抵抗用パターン４５を介してグランドと接続され、他端は抵抗用パターン４１を介して受信部設定用端子３２と接続されている。補正用抵抗４４の一端は抵抗用パターン４３を介して送信部設定用端子３４と接続され、他端は抵抗用パターン４６を介してグランドと接続されている。
【００３３】
まず、受信部側の補正回路について説明する。電源端子３１に接続された定電流源５４は、受信部設定用端子３２を介して、補正用抵抗４２に定電流を供給する。従って、定電流源５４からの電流は補正用抵抗４２を流れる。補正用抵抗４２の抵抗値に応じて、受信部設定用端子３２の電圧が変化する。また、受信部側の補正回路には、４つのコンパレータ５２と４つの検知用抵抗５３が設けられている。受信部設定用端子３２は、コンパレータ５２の入力側に接続される。また、４つの検知用抵抗５３は直列に接続され、検知用抵抗５３間の間の電圧がコンパレータ５２に入力される。
【００３４】
コンパレータ５２は、受信部設定用端子３２の電圧と、検知用抵抗５３の間の電圧を比較する。これにより、コンパレータ５２が補正用抵抗４２の抵抗値を検知する。ここでは、コンパレータ５２、及び検知用抵抗５３が４つ設けられているため、補正用抵抗４２の抵抗値を５段階で検出することができる。そして、コンパレータ５２は、補正用抵抗４２の抵抗値に応じた信号Ｌａ０〜Ｌａ３をデコーダ５１に出力する。デコーダ５１は補正用抵抗４２の抵抗値に応じた信号をイコライザ５５に出力する。
【００３５】
イコライザ５５の入力側は、受信端子３３が接続されている。従って、イコライザ３３には、差動配線１５を伝送された差動信号が入力される。イコライザ５５は、デコーダ５１の出力に応じて、入力された差動信号を補正する。例えば、イコライザ５５は、配線基板１０等における伝送損失によって変化した信号波形の復元や変化の最小化を行う。ここでは、補正用抵抗４２の抵抗値に応じて、イコライザ５５が差動信号をイコライザ処理等して、周波数補正している。適切な抵抗値の補正用抵抗４２を実装することで、より適切に補正することができる。イコライザ５５は、補正した差動信号を送信レベルデエンファシス回路５６に出力する。
【００３６】
ここで、受信設定用の補正用抵抗４２の抵抗値は、リドライバＩＣ２０とコントローラ１２の間の差動配線１５における伝送損失に応じて決定することができる。すなわち、実際に製作された配線基板１０上の配線レイアウトに応じて設定することができる。例えば、差動配線１５の配線長が長い場合、抵抗値を高くするようにしてもよい。これにより、リドライバＩＣ２０において、実際の配線基板１０に応じた補正を行うことができるようになる。よって、高速な通信においてもエラーの少ない伝送を行える。
【００３７】
次に、送信部側の補正回路について説明する。電源端子３１に接続された定電流源５４は、送信部設定用端子３４を介して、補正用抵抗４４に定電流を供給する。従って、定電流源５４からの電流は補正用抵抗４４を流れる。補正用抵抗４４の抵抗値に応じて、送信部設定用端子３４の電圧が変化する。また、送信部側の補正回路には、４つのコンパレータ５８と４つの検知用抵抗５９が設けられている。送信部設定用端子３４は、コンパレータ５８の入力側に接続されている。また、４つの検知用抵抗５９は直列に接続され、検知用抵抗５９間の電圧がコンパレータ５８に入力される。
【００３８】
コンパレータ５８は、送信部設定用端子３４の電圧と、検知用抵抗５９の間の電圧を比較する。これにより、コンパレータ５８が補正用抵抗４４の抵抗値を検知する。ここでは、コンパレータ５８、及び検知用抵抗５９が４つ設けられているため、補正用抵抗４４の抵抗値を５段階で検出することができる。そして、コンパレータ５８は、補正用抵抗４４の抵抗値に応じた信号Ｌｂ０〜Ｌｂ３をデコーダ５７に出力する。従って、デコーダ５７は補正用抵抗４４の抵抗値に応じた信号を送信レベルデエンファシス回路５６に出力する。
【００３９】
送信レベルデエンファシス回路５６の入力側は、イコライザ５５の出力側が接続されている。よって、送信レベルデエンファシス回路５６には、イコライザ５５で補正された差動信号が入力される。送信レベルデエンファシス回路５６は、デコーダ５７の出力に応じて、差動信号の振幅の増幅、及びデエンファシス処理を行う。例えば、送信レベルデエンファシス回路５６は、送信される差動信号のデエンファシス及び送信レベルを設定する。すなわち、補正用抵抗４４の抵抗値に応じて、出力レベルと高域強調レベルを設定する。適切な抵抗値の補正用抵抗４４を実装することで、適切に補正することができる。
【００４０】
ここで、送信設定用の補正用抵抗４４の抵抗値は、リドライバＩＣ２０とコントローラ１２の間の差動配線１３における伝送損失に応じて決定することができる。すなわち、実際に製作された配線基板１０上の配線レイアウトに応じて設定することができる。例えば、差動配線１３の配線長が長い場合、抵抗値を高くするようにしてもよい。これにより、リドライバＩＣ２０において、実際の配線基板１０に応じた補正を行うことができるようになる。よって、高速な通信においてもエラーの少ない伝送を行える。
【００４１】
さらに、配線基板１０に電源供給用パターンと、グランドパターンとを形成した構成について、図６を用いて説明する。図６に示すように、配線基板１０には、電源供給用パターン４７と、グランドパターン４８が形成されている。電源供給用パターン４７は、電源端子３１に接続されている。外部からの電源が電源供給用パターン４７を介して、リドライバＩＣ２０に供給される。この電源によって、リドライバＩＣ２０が動作する。また、グランドパターン４８は送信端子３６に接続されている。
【００４２】
一対の送信端子３６の外側に電源端子３１と送信端子３６とが配置されている。すなわち、２つの送信端子３６の間隙に他の端子を配置しない構成となっている。同様に、一対の受信端子３３の外側に受信部設定用端子３２と送信部設定用端子３４とが配置されている。すなわち、２つの受信部設定用端子３２の間隙に他の端子を配置しない構成となっている。差動配線１３、差動配線１５を自在に引き回すことができる。すなわち、配線基板１０上の送信・受信の差動配線を邪魔することなく、電源供給、及び送受信の設定を行うことができる。
【００４３】
なお、上記の説明では、電源端子３１とグランド端子３５とを送信端子３６の両側に配置し、受信部設定用端子３２と送信部設定用端子３４とを受信端子３３の両側に配置したが、端子の具体的な配置は特に限定されるものではない。例えば、電源端子３１とグランド端子３５とを送信端子３６の片側のみ配置してもよく、受信部設定用端子３２と送信部設定用端子３４とをグランド端子３５の片側のみに配置してもよい。すなわち、一対の送信端子３６の外側の領域であって、一対の受信端子３３の外側の領域に、電源用の端子と設定用の端子を配置すればよい。
【００４４】
実際に配線基板１０を製作した後、伝送ロスが十分小さいことが分かった場合、リドライバＩＣ２０、２１が不要となることがある。すなわち、伝送ロスが十分に小さいため、リドライバＩＣ２０、２１によって、差動信号を補正せずとも、高速伝送が可能となる場合がある。この場合、リドライバＩＣ２０、２１を配線基板１０上に実装しなくてもよくなる。本実施の形態では、このような場合、受信端子３３と送信端子３６とを０Ω抵抗で接続することができる。このようにすることで、リドライバＩＣ２０、２１を０Ωのチップ抵抗で置き換えることができる。このため、部品コストを低減することができる。さらに、配線基板１０を設計、製作した後に、実装形態を変えることができる。これにより、配線基板１０を再設計する必要がなくなるため、利便性を向上することができる。よって生産性を向上することができる。
【００４５】
ここで、０Ω抵抗を端子間に接続した構成について、図７を用いて説明する。図７に示すように、配線基板１０には、２つの接続抵抗が実装されている。接続抵抗４９は、０Ω抵抗であり、例えばチップ抵抗を用いることができる。接続抵抗４９として、例えば、チップ抵抗を用いた場合、接続抵抗４９は上面視において１対２の矩形状になっている。一方の接続抵抗４９が受信端子３３の一方と送信端子３６の一方とを接続し、他方の接続抵抗４９が受信端子３３の他方と送信端子３６の他方とを接続している。これにより、受信端子３３と送信端子３６とが接続抵抗４９を介して接続される。よって、差動信号が補正されずに、コネクタ１１とコントローラ１２の間を伝送される。２つの接続抵抗４９は、平行に配置されている。また、接続抵抗４９は、差動配線１３、１５と平行に配置されている。
【００４６】
このように、リドライバＩＣ２０、２１の代わりに接続抵抗４９を用いることができる。このようにするため、受信端子３３と送信端子３６のレイアウトを接続抵抗４９の大きさに応じて決定する。例えば、接続抵抗４９が１００５（上面視において、長手方向が１ｍｍ、短手方向が０．５ｍｍの矩形形状）のチップ抵抗の場合、対応する受信端子３３と送信端子３６を約０．５〜０．６ｍｍ程度離間して配置する。このように、実装可能な接続抵抗４９の大きさに応じて、受信端子３３と送信端子３６との間隔を設定する。さらに、実装可能な接続抵抗４９の大きさに応じて、２つの受信端子３３の間隔、及び幅を設定する。
【００４７】
もちろん、接続抵抗４９としては、１６０８（長手方向１．６ｍｍ、短手方向０．８ｍｍ）、０６０３（長手方向０．６ｍｍ、短手方向０．３ｍｍ）、０４０２（長手方向０．４ｍｍ、短手方向０．２ｍｍ）等のチップ抵抗を用いてもよい。このようなチップ抵抗を接続抵抗４９として用いる場合、受信端子３３と送信端子３６の間隔を０．１５〜０．９ｍｍ程度にすることが好ましい。もちろん、実装する接続抵抗４９のサイズは特に限定されるものではない。さらに、０Ω抵抗以外の接続用素子で、差動配線１３と差動配線１５とを接続してもよい。
【００４８】
以下に、リドライバＩＣ２０、２１、又は接続抵抗４９を実装する方法について説明する。まず、目的、用途に応じて配線基板１０を設計、製作する。コネクタ１１とコントローラ１２とを接続するための差動配線１３〜１６をプリント配線基板上に形成する。ここで、差動配線１３と差動配線１５との間隔、及び差動配線１４と差動配線１６との間隔は接続抵抗４９のサイズに応じて決定されている。
【００４９】
そして、コネクタ１１、コントローラ１２、及びコンデンサ１７等を実装する。なお、コネクタ１１、コントローラ１２、及びコンデンサ１７を実装するタイミングは特に限られるものでない。例えば、リドライバＩＣ２０、２１を実装した後に、コネクタ１１、コントローラ１２、及びコンデンサ１７を実装してもよい。
【００５０】
次に、差動配線１３〜１６に差動信号を伝送した時の伝送ロスを評価する。そして、評価結果ロスに応じて、リドライバＩＣ２０を実装するか否かを判定する。例えば、伝送ロスの実測値が、しきい値よりも小さい場合、配線基板１０にリドライバＩＣ２０、２１ではなく、接続抵抗４９を実装すると判定する。従って、差動配線の分断箇所（すなわち、差動配線１３と差動配線１５の間）に接続抵抗４９を実装する。
【００５１】
伝送ロスの実測値が、しきい値よりも大きい場合、リドライバＩＣ２０、２１を実装すると判定する。この場合、測定した伝送ロスに応じて、実装する補正用抵抗４２と補正用抵抗４４の抵抗値を決定する。そして、配線基板１０に補正用抵抗４２、補正用抵抗４４、リドライバＩＣ２０、リドライバＩＣ２１を実装する。リドライバＩＣ２０、リドライバＩＣ２１は、差動配線の分断箇所に実装され、補正用抵抗４２、補正用抵抗４４はリドライバＩＣ２０、２１の近傍に実装される。このように実際に作成した配線基板１０の伝送ロスを考慮して実装構成を決定する。よって、配線基板１０で生じる実際の伝送ロスに応じて、差動信号を適切に補正することができる。
【００５２】
配線基板１０の伝送ロスに応じて、リドライバＩＣ２０、２１、又は接続抵抗４９を実装するかを決定する。このようにすることで、配線基板１０のパターン変更なしで、リドライバＩＣ２０、２１を接続抵抗４９に置き換えることができる。０Ω抵抗で差動配線１３と差動配線１５とを接続し、０Ω抵抗で差動配線１４と差動配線１５とを接続している。こうすることで、差動配線のインピーダンスの連続性を保つことができる。よって、配線基板１０を設計変更する必要が無くなる。これにより、再設計を行う必要がなくなるため、製造コストを低減することができる。
【００５３】
さらに、リドライバＩＣ２０、２１を実装する場合、配線基板１０での伝送ロスに応じて、補正用抵抗４４と補正用抵抗４２の抵抗値を決定する。こうすることで、より適切に差動信号を補正することができる。実際に作成した配線基板１０を用いて、実装構成を選択することができる。これにより、適切な構成を実現することができる。さらに、部品コストや設計変更コストを低減することができるため、生産性を向上することができる。
【００５４】
もちろん、ある配線基板１０について伝送ロスを測定した場合、同じ設計の配線基板１０については、同様に実装構成とすることができる。すなわち、あるタイプの配線基板１０の伝送ロスがしきい値以下であった場合、同じタイプの配線基板１０については、接続抵抗４９を接続する。あるタイプの配線基板１０の伝送ロスがしきい値以下であった場合、同じタイプの配線基板１０については、同じリドライバＩＣ２０、２１、及び補正用抵抗４２、補正用抵抗４４を実装する。このような製造方法を用いて、半導体装置を製造することで、差動信号の損失を低減することができるとともに、生産性を向上することができる。
【００５５】
以上、まとめると、本実施の形態にかかるリドライバＩＣ２０、２１では以下の効果を得ることができる。
リドライバＩＣ２０、２１のそれぞれで、１系統の差動信号のみが伝送される。これにより、２系統の差動配線を１つのリドライバＩＣで中継する場合に比べて、レイアウトの自由度を高めることができる。すなわち、伝送ロスを考慮して差動配線１３〜１６のレイアウト設計をすることができるため、伝送ロスを低減することができる。よって、信号品質の劣化を防ぐことができ、高速伝送が可能になる。特に、差動方式を用いた高速シリアル伝送の場合、高い周波数の差動信号を用いることが多い。本実施の形態では、リドライバＩＣ２０、２１のそれぞれでは、一端に受信端子３３と送信端子３６の一方のみが配置され、他端に受信端子３３と送信端子３６の他方のみが配置されている構成となっている。このようにすることで、伝送ロスを効果的に低減することができる。
【００５６】
さらに、リドライバＩＣ２０の長辺Ａに沿って、２つの送信端子３６が隣接して配列さら、長辺Ｂに沿って、２つの受信端子３３が隣接して配列されている。このため、差動ペアの間隔を自在に設定することができるため、差動ペアを容易にカップリングさせることができる。
【００５７】
一対の受信端子３３の一方と一対の送信端子３６の一方との間隔が、一対の受信端子３３の他方と一対の送信端子３６の他方との間隔が、略等しくなっている。こうすることで、リドライバＩＣ２０、２１の代わりに、接続抵抗４９を配置することができるようなレイアウトにすることができる。よって、配線基板１０の流用を視野に入れて設計することができる。すなわち、伝送ロスが小さい場合でも、配線基板１０の設計を変える必要が無くなるため、生産性を向上することができる。さらに、差動ペアで、同じタイプのチップ抵抗を用いることができるため、伝送ロスを低減することができる。
【００５８】
さらに、一対の受信端子３３の間隙、一対の送信端子３６の間隙には、電源供給用の端子（設定用端子、電源端子、グランド端子）が配置されない構成となっている。すなわち、一対の受信端子３３の外側の領域であって、一対の送信端子３６の外側の領域に、他の端子（設定用端子、電源端子、グランド端子）が配置されない構成となっている。これにより、一対の差動配線の間隔を変えることなく、電源供給や補正の設定を行うことができる。よって、端子部分における伝送ロスを低減することができる。
【００５９】
また、配線基板１０上での伝送ロスの実測値に応じて、リドライバＩＣ２０、２１を実装するか、接続抵抗４９を実装するかを選択することができる。これにより、配線基板１０上での実際の伝送ロスに応じて、実装形態を最適化することができる。よって、伝送ロスを低減することができる。つまり、リドライバＩＣ２０、２１の代わりに、接続抵抗４９を実装できるように、リドライバＩＣ２０、２１の端子配置と、配線基板１０の配線レイアウトを決定する。配線基板１０上での伝送ロスが小さい場合、リドライバＩＣ２０、２１の実装位置に、接続抵抗４９を実装する。このようにすることで、最適な実装形態を容易に実現することができる。もちろん、受信側の系統と、送信側の系統の伝送ロスが異なる場合、リドライバＩＣ２０とリドライバＩＣ２１の一方のみを接続抵抗４９に置き換えてもよい。
【００６０】
また、配線基板１０上での伝送ロスの実測値に応じて、実装する補正用抵抗４４、補正用抵抗４２を選択することができる。すなわち、実装する補正用抵抗４２と補正用抵抗４４の抵抗値を、実測値に基づいて、最適化することができる。これにより、伝送ロスを低減することができ、信号品質の劣化を防ぐことができる。
【００６１】
特に、差動信号の伝送路としてはストリップラインを用いた場合、差動配線のインピーダンスが設計値から変わってしまうことがある。例えば、マイクロストリップラインでは、コア材、グランド層、絶縁層１９となるプリプレグ、差動配線１３〜１６となる導体層が積層されている。導体層は、銅箔、及び銅メッキから構成され、プリプレグはガラスとエポキシとの混合材料によって構成される。導体層の線幅Ｗと厚み、プリプレグの誘電率から、インピーダンスが近似される。さらに、差動信号の場合は、２本の差動配線の線ギャップをパラメータとして、インピーダンスを算出することができる。しかしながら、実際のマイクロストリップラインの配線基板１０では、圧延機のようなローラでプレスしているため、プリプレグの厚さが設計値から変化することがある。さらに、ガラスとエポキシとの混合具合によって、プリプレグの誘電率が変化してしまう。ＵＳＢ３．０の場合、インピーダンスが９０Ωに合うように設計しているが、上記の理由により、設計値からずれてしまうことがある。この場合、本実施の形態にかかる製造方法を用いることで、実際の製品に適した実装構成とすることができる。
【００６２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施の形態に係るリドライバＩＣをＵＳＢに限らず、ＰＣＩ−Ｅｘｐｒｅｓｓ（Peripheral Component Interconnect）、ＳＡＴＡ(Serial Advanced Technology Attachment)、各種ＳｅｒＤｅｓ(SERializer/Deserializer)応用通信などの通信に利用することが可能である。また、上記の説明では、補正用抵抗４２と補正用抵抗４４を用いて、補正の設定を行ったが、抵抗以外の素子を用いて、補正の設定を行ってもよい。例えば、補正用抵抗の代わりにスイッチ等を用いて設定を行ってもよい。同様に、受信端子３３と送信端子３６の接続には接続抵抗４９を用いたが、抵抗以外の素子を用いて接続を行ってもよい。
【符号の説明】
【００６３】
１０ 配線基板
１１ コネクタ
１２ コントローラ
１３ 差動配線
１４ 差動配線
１５ 差動配線
１６ 差動配線
１７ コンデンサ
１８ 導電パターン
１９ 絶縁層
２０ リドライバＩＣ
２１ リドライバＩＣ
３１ 電源端子
３２ 受信部設定用端子
３３ 受信端子
３４ 送信部設定用端子
３５ グランド端子
３６ 送信端子
４１ 抵抗用パターン
４２ 補正用抵抗
４３ 抵抗用パターン
４４ 補正用抵抗
４５ 抵抗用パターン
４６ 抵抗用パターン
４９ 接続抵抗
５１ デコーダ
５２ コンパレータ
５３ 検知用抵抗
５４ 定電流源
５５ イコライザ
５６ 送信レベルデエンファシス回路
５７ デコーダ
５８ コンパレータ
５９ 検知用抵抗
【特許請求の範囲】
【請求項１】
差動信号を中継するリドライバＩＣであって、
前記差動信号を受信する一対の受信端子と、
前記差動信号を送信する一対の送信端子と、備え、
前記リドライバＩＣの一端側には、前記受信端子と前記送信端子の一方のみが設けられ、
前記リドライバＩＣの他端側には、前記受信端子と前記送信端子の他方のみが設けられているリドライバＩＣ。
【請求項２】
差動信号を中継するリドライバＩＣであって、
前記差動信号を受信する一対の受信端子と、
前記差動信号を送信する一対の送信端子と、備え、
一対の前記受信端子、及び一対の前記送信端子が、１系統のみ設けられているリドライバＩＣ。
【請求項３】
上面視において、前記リドライバＩＣが略矩形状であり、
一対の前記受信端子が、前記リドライバＩＣの一方の長辺に沿って配列され、
一対の前記送信端子が、前記リドライバＩＣの他方の長辺に沿って配列されていることを特徴とする請求項１、又は２に記載のリドライバＩＣ。
【請求項４】
一対の前記受信端子の一方と一対の前記送信端子の一方との間隔が、一対の前記受信端子の他方と一対の前記送信端子の他方との間隔が、略等しくなっていることを特徴とする請求項１、２、又は３に記載のリドライバＩＣ。
【請求項５】
前記差動信号を補正する補正回路をさらに備え、
前記補正回路での補正を設定するための設定用端子が、一対の前記送信端子の間隙の外側であって、一対の前記受信端子の間隙の外側に配置されている請求項１〜４のいずれか１項に記載のリドライバＩＣ。
【請求項６】
第１の電源端子、及び第２の電源端子をさらに備え、
前記第１の電源端子、及び前記第２の電源端子が、一対の前記送信端子の間隙の外側であって、一対の前記受信端子の間隙の外側に配置されている請求項１〜５のいずれか１項に記載のリドライバＩＣ。
【請求項７】
差動信号が伝送される差動配線が形成された配線基板と、
前記配線基板に実装され、外部への前記差動信号を中継する第１のリドライバＩＣと、
前記配線基板に実装され、外部からの前記差動信号を中継する第２のリドライバＩＣと、を備え、
前記第１、及び第２のリドライバＩＣのそれぞれが、請求項１〜６のいずれか１項に記載のリドライバＩＣである半導体装置。
【請求項８】
差動信号が伝送される差動配線が形成された配線基板と、
前記配線基板に搭載され、外部機器に対して前記差動信号を送受信するコネクタと、
前記配線基板に搭載され、前記コネクタから受信した差動信号を中継する受信系リドライバＩＣと、
前記受信系リドライバＩＣと離間した位置において前記配線基板に搭載され、前記コネクタに送信する差動信号を中継する送信系リドライバＩＣと、を備える半導体装置。
【請求項９】
前記送信系リドライバＩＣが前記差動信号を補正する補正回路を備え、
前記補正回路での補正の設定を行うための設定用端子が前記送信系リドライバＩＣに設けられ、
前記一対の受信端子の外側であって、前記一対の送信端子の外側に、前記設定用端子、が配置されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記設定用端子に接続された補正用抵抗が前記配線基板に搭載されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記補正用抵抗の抵抗値に応じて、前記補正回路の設定が変更されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記配線基板には、前記補正用抵抗と前記設定用端子を接続する抵抗用パターンが形成されていることを特徴にする請求項１０、又は１１に記載の半導体装置。
【請求項１３】
前記送信系リドライバＩＣには、第１の電源端子と第２の電源端子が設けられ、
前記送信系リドライバＩＣの一端には、前記差動信号を受信する一対の受信端子が設けられ、
前記送信系リドライバＩＣの他端には、前記差動信号を送信する一対の送信端子が設けられ、
前記一対の受信端子の外側であって、前記一対の送信端子の外側に、前記第１の電源端子、及び前記第２の電源端子が配置されていることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記配線基板には、前記第１及び第２の電源端子と接続される電源用パターンが形成されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記送信系リドライバＩＣ、及び前記差動配線の下層には、グランドとなる導電パターンが形成されていることを特徴とする請求項８〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
配線基板に差動配線を形成する工程と、
前記差動配線の伝送ロスに応じて、前記差動配線が分断された分断箇所にリドライバＩＣを実装するか否かを判定する工程と、
前記リドライバＩＣを実装しないと判定した場合、前記分断箇所に分断された前記差動配線を接続する接続用素子を実装する工程と、を備える半導体装置の製造方法。
【請求項１７】
前記差動配線の伝送ロスを測定し、測定結果に応じて、実装するか否かを判定することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記接続用素子が０Ω抵抗であることを特徴とする請求項１６、又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記接続用素子がチップ抵抗であることを特徴とする請求項１６、１７、又は１８に記載の半導体装置の製造方法。
【請求項２０】
前記リドライバＩＣを実装すると決定した場合、前記リドライバにおける補正の設定を行うための設定用素子を前記伝送ロスに応じて決定する工程と、
決定された前記設定用素子を前記配線基板に実装する工程と、をさらに備える請求項１６〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記設定用素子が抵抗であり、
前記抵抗の抵抗値に応じて、前記設定が変化することを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項１】
差動信号を中継するリドライバＩＣであって、
前記差動信号を受信する一対の受信端子と、
前記差動信号を送信する一対の送信端子と、備え、
前記リドライバＩＣの一端側には、前記受信端子と前記送信端子の一方のみが設けられ、
前記リドライバＩＣの他端側には、前記受信端子と前記送信端子の他方のみが設けられているリドライバＩＣ。
【請求項２】
差動信号を中継するリドライバＩＣであって、
前記差動信号を受信する一対の受信端子と、
前記差動信号を送信する一対の送信端子と、備え、
一対の前記受信端子、及び一対の前記送信端子が、１系統のみ設けられているリドライバＩＣ。
【請求項３】
上面視において、前記リドライバＩＣが略矩形状であり、
一対の前記受信端子が、前記リドライバＩＣの一方の長辺に沿って配列され、
一対の前記送信端子が、前記リドライバＩＣの他方の長辺に沿って配列されていることを特徴とする請求項１、又は２に記載のリドライバＩＣ。
【請求項４】
一対の前記受信端子の一方と一対の前記送信端子の一方との間隔が、一対の前記受信端子の他方と一対の前記送信端子の他方との間隔が、略等しくなっていることを特徴とする請求項１、２、又は３に記載のリドライバＩＣ。
【請求項５】
前記差動信号を補正する補正回路をさらに備え、
前記補正回路での補正を設定するための設定用端子が、一対の前記送信端子の間隙の外側であって、一対の前記受信端子の間隙の外側に配置されている請求項１〜４のいずれか１項に記載のリドライバＩＣ。
【請求項６】
第１の電源端子、及び第２の電源端子をさらに備え、
前記第１の電源端子、及び前記第２の電源端子が、一対の前記送信端子の間隙の外側であって、一対の前記受信端子の間隙の外側に配置されている請求項１〜５のいずれか１項に記載のリドライバＩＣ。
【請求項７】
差動信号が伝送される差動配線が形成された配線基板と、
前記配線基板に実装され、外部への前記差動信号を中継する第１のリドライバＩＣと、
前記配線基板に実装され、外部からの前記差動信号を中継する第２のリドライバＩＣと、を備え、
前記第１、及び第２のリドライバＩＣのそれぞれが、請求項１〜６のいずれか１項に記載のリドライバＩＣである半導体装置。
【請求項８】
差動信号が伝送される差動配線が形成された配線基板と、
前記配線基板に搭載され、外部機器に対して前記差動信号を送受信するコネクタと、
前記配線基板に搭載され、前記コネクタから受信した差動信号を中継する受信系リドライバＩＣと、
前記受信系リドライバＩＣと離間した位置において前記配線基板に搭載され、前記コネクタに送信する差動信号を中継する送信系リドライバＩＣと、を備える半導体装置。
【請求項９】
前記送信系リドライバＩＣが前記差動信号を補正する補正回路を備え、
前記補正回路での補正の設定を行うための設定用端子が前記送信系リドライバＩＣに設けられ、
前記一対の受信端子の外側であって、前記一対の送信端子の外側に、前記設定用端子、が配置されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記設定用端子に接続された補正用抵抗が前記配線基板に搭載されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記補正用抵抗の抵抗値に応じて、前記補正回路の設定が変更されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記配線基板には、前記補正用抵抗と前記設定用端子を接続する抵抗用パターンが形成されていることを特徴にする請求項１０、又は１１に記載の半導体装置。
【請求項１３】
前記送信系リドライバＩＣには、第１の電源端子と第２の電源端子が設けられ、
前記送信系リドライバＩＣの一端には、前記差動信号を受信する一対の受信端子が設けられ、
前記送信系リドライバＩＣの他端には、前記差動信号を送信する一対の送信端子が設けられ、
前記一対の受信端子の外側であって、前記一対の送信端子の外側に、前記第１の電源端子、及び前記第２の電源端子が配置されていることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記配線基板には、前記第１及び第２の電源端子と接続される電源用パターンが形成されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記送信系リドライバＩＣ、及び前記差動配線の下層には、グランドとなる導電パターンが形成されていることを特徴とする請求項８〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
配線基板に差動配線を形成する工程と、
前記差動配線の伝送ロスに応じて、前記差動配線が分断された分断箇所にリドライバＩＣを実装するか否かを判定する工程と、
前記リドライバＩＣを実装しないと判定した場合、前記分断箇所に分断された前記差動配線を接続する接続用素子を実装する工程と、を備える半導体装置の製造方法。
【請求項１７】
前記差動配線の伝送ロスを測定し、測定結果に応じて、実装するか否かを判定することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記接続用素子が０Ω抵抗であることを特徴とする請求項１６、又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記接続用素子がチップ抵抗であることを特徴とする請求項１６、１７、又は１８に記載の半導体装置の製造方法。
【請求項２０】
前記リドライバＩＣを実装すると決定した場合、前記リドライバにおける補正の設定を行うための設定用素子を前記伝送ロスに応じて決定する工程と、
決定された前記設定用素子を前記配線基板に実装する工程と、をさらに備える請求項１６〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記設定用素子が抵抗であり、
前記抵抗の抵抗値に応じて、前記設定が変化することを特徴とする請求項２０に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−８９７２９（Ｐ２０１３−８９７２９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２８１８６（Ｐ２０１１−２２８１８６）
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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