【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ（例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ）と周辺回路（例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路）の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。 （もっと読む）

【課題】低損失で差動信号を伝送することができるリドライバＩＣ、半導体装置、及びその製造方法を提供する。
【解決手段】本実施の形態に係る半導体装置は、差動信号が伝送される差動配線が形成された配線基板１０と、配線基板１０に搭載され、外部機器に対して差動信号を送受信するコネクタ１１と、配線基板１０に搭載され、コネクタ１１から受信した差動信号を中継する受信系のリドライバＩＣ２１と、受信系のリドライバＩＣ２１と離間した位置において配線基板１０に搭載され、コネクタ１１に送信する差動信号を中継する送信系のリドライバＩＣ２０と、を備えるものである。 （もっと読む）

【課題】半導体チップの面積を縮小することが可能な半導体装置を提供する。
【解決手段】半導体チップを有する半導体装置では、半導体チップに設けられた内部回路のテストを行うテスト回路と、そのテストが行われている間は内部回路を駆動せず、テストが行われた後に内部回路を駆動する駆動回路とを有し、内部回路に接続された信号線が、テスト回路と駆動回路とで共用される。 （もっと読む）

【課題】複雑な配線構造であっても、電極パターン同士を簡単な構造で接続できると共に、配線パターンの強度をも確保できるような配線構造、およびこうした配線構造を製造するための有用な方法を提供する。
【解決手段】本発明の配線構造は、基板上に形成された少なくとも第１の配線パターンと第２の配線パターンを有する配線構造であって、前記第１の配線パターンと第２の配線パターンとの間は、金属ワイヤーによる空中配線部によって接続されると共に、少なくとも金属ワイヤー表面には、金属ワイヤーと同じ若しくは異なる素材からなる金属めっきが施されたものである。 （もっと読む）

【課題】ＥＳＤの影響を効果的に抑制する保護回路を提供すること。またＥＳＤの影響が効果的に抑制された半導体装置を提供すること。
【解決手段】保護回路は、少なくとも２つの保護ダイオードを有し、当該保護ダイオードを、チャネルを形成する半導体層を挟んで対向する２つのゲートを有するトランジスタで構成する。さらに当該トランジスタのゲートの一方に、固定電位が入力される構成とすればよい。 （もっと読む）

【課題】高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現する。
【解決手段】半導体装置が、ロジック回路５０と、能動素子回路とを具備している。ロジック回路５０は、半導体基板１に形成された半導体素子２を備えている。該能動素子回路は、半導体基板１の上方に形成された拡散絶縁膜７−１の上に形成された半導体層８−１、８−２を用いて形成されたトランジスタ２１−１、２１−２を備えている。この能動素子回路がロジック回路５０により制御される。 （もっと読む）

【課題】
実施形態は、解析が簡便な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、内部信号を伝送可能な第１配線１０１と、第１配線１０１
と電気的に接続された測定電極１００と、測定電極１００と隣接するように配置され、内
部信号を計測するときに接地電位ＶＳＳが印加され、内部信号を計測する以外のときに所
望の電圧が印加されたダミー電極１０２，１０３とを備える。
例えば、測定電極１００は、環状に形成されており、ダミー電極は、第１電極１０２と
第２電極１０３とを有し、第１電極１０２は、測定電極１００の内側に形成された空間に
隣接するように配置され、第２電極１０３は、測定電極１００の外側に隣接するように配
置される。 （もっと読む）

【課題】配線間の影響を抑制することができる多層配線を有する半導体装置を実現する。
【解決手段】本発明の実施形態における半導体装置は、下層の配線層に第１の方向に沿って形成された信号配線１１と、下層の配線層と絶縁膜を介して配置される上層の配線層に第１の方向と交差する第２の方向に沿って形成された基準電位配線１３と、 上層の配線層に基準電位配線１３に沿って近接して形成されたシールド線１４ａ、１４ｂと、を有し、信号配線１１と基準電位配線１３の交差部１５ｃにおいて基準電位配線１３とシールド線１４ａ、１４ｂとの距離が他の部分に比べてより狭くなっていることを特徴とする。 （もっと読む）

【課題】配線層に形成される信号配線をなるべく迂回させずに配線できるように電源スタックビアが配置された半導体集積回路を提供すること。
【解決手段】半導体集積回路は、第１の方向に延伸された第１，第２の下層電源配線１１Ａ，１１Ｂと、第２の方向に延伸された第１，第２の上層電源配線１２Ａ，１２Ｂと、上層，下層電源配線を接続させる第１，第２接続部３Ａ，３Ｂと、を備え、第１，第２接続部は、第１，第２の接続用配線２６Ａ，２６Ｂと、第１，第２の位置変換用配線２７Ａ，２７Ｂと、第１，第２の上側ビア２８Ａ，２８Ｂと、を有して構成され、第１，第２の接続用配線は、第２の方向に沿った同一ライン上に配置され、第１，第２の位置変換用配線は、第１，第２の接続用配線を第２の方向に沿って延長した領域内に形成され、第１，第２の上側ビアは、第１の方向に沿った同一ライン上となる位置に配置される。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】Ｙ方向に隣接する２つの回路ブロックに対しＸ方向に延在する制御線からタイミング信号を同時に供給する。
【解決手段】例えば、Ｙ方向に配列されたポートＰＴ１，ＰＴ２と、ポートＰＴ１，ＰＴ２にそれぞれ接続された回路Ｃ１，Ｃ２と、Ｘ方向に延在し回路Ｃ１，Ｃ２それぞれに含まれるサブ回路ＳＣ１，ＳＣ２を共通に制御する制御線ＣＴＬ１を備える。サブ回路ＳＣ１，ＳＣ２のＹ方向における中間座標である座標Ｙ１は、ポートＰＴ１，ＰＴ２のＹ方向における中間座標Ｙ０とは異なる。制御線ＣＴＬ１からサブ回路ＳＣ１，ＳＣ２へのＹ方向における距離は互いに等しい。本発明によれば回路Ｃ１，Ｃ２の動作タイミングを正確に一致させることが可能となる。しかも、複数の制御線を必要とする場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることが可能となる。 （もっと読む）

【課題】多層配線内の信号線とそれに接続されるビアとを共に同軸構造にする。
【解決手段】多層配線には、例えば、異なる層に設けられる信号線１０，２０と、これらの信号線１０，２０間を接続する接続部３０（ビア）が設けられる。信号線１０，２０は、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。更に、信号線１０，２０間を接続する接続部３０も、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。信号線１０，２０のほか接続部３０も同軸構造とすることで、信号線１０，２０及び接続部３０を伝送される信号の、周囲からの、又は周囲への、電磁気的な影響が効果的に抑制されるようになる。 （もっと読む）

【課題】半導体装置において、少なくとも容量素子とトランジスタとを有する回路要素が占める面積を小さくする。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを有する半導体装置において、第２のトランジスタよりも上方に第１のトランジスタ及び容量素子を配置する。そして、第１のトランジスタのソース又はドレインの一方と、容量素子の一方の電極とを兼ねる共通電極を設ける。さらに、容量素子の他方の電極を共通電極よりも上方に配置する。 （もっと読む）

【課題】集積回路インダクターを提供すること。
【解決手段】第１の端子と、第２の端子と、第１の端子と第２の端子との間に連結された伝導性経路とを備え、伝導性経路は、集積回路上に複数の撚り合わされた伝導性線を含む、インダクター。撚り合わされた伝導性線は、集積回路上に少なくとも１つの金属層から形成された少なくとも第１の伝導性線と、集積回路上に少なくとも１つの金属層から形成された少なくとも第２の伝導性線とを含む、インダクター。 （もっと読む）

【課題】半導体ウエハ上の半導体チップのアナログ特性の測定を精度良く行えるようにする。
【解決手段】半導体チップ１の被測定部３は半導体素子３ａ、回路３ｂである。被測定部３のアナログ特性を測定する測定回路４を設けている。測定回路４は、外部電源からプローブ針Ｐａ、Ｐｂを介して給電され、内部で測定用印加電圧を生成し、配線パターン５を介して被測定部３に印加する。測定回路４は、被測定部３の出力を配線パターン５から入力し、デジタルデータに変換する。測定回路４と配線パターン７を介して半導体チップ２の不揮発性メモリ６に接続され、デジタルデータが転送記憶される。一連の測定が終了した後に、不揮発性メモリ６からデジタルデータを取り出す。プローブ針の接触抵抗や浮遊容量の影響を低減して精度良いアナログ特性の測定ができる。 （もっと読む）

【課題】信号処理回路に対する電源電圧の供給及び遮断を選択することができるスイッチとして機能する回路（電源供給制御回路）として好ましい回路を提供する。
【解決手段】信号処理回路に対する電源電位の供給を担う第１の配線と、電源電位を供給する第２の配線との電気的な接続を制御するトランジスタ、及び、信号処理回路に対する電源電位の供給を担う第１の配線を接地させるか否かを制御するトランジスタとを設け、当該２つのトランジスタの少なくとも一方として、チャネルが酸化物半導体層に形成されるトランジスタを適用する。これにより、２つのトランジスタの少なくとも一のカットオフ電流に起因する消費電力を低減することが可能となる。 （もっと読む）

【課題】半導体基板においてダミーパターンの配置密度を高める。
【解決手段】半導体基板１０４には、配線パターン１０２とダミーパターン１０６がレイアウトされる。配線パターン１０２の周囲にはマージン領域がレイアウトされ、マージン領域の周囲にダミー領域がレイアウトされる。このダミー領域に、複数のダミーパターン１０６がレイアウトされる。ダミーパターン１０６は、ダミー領域の延伸方向に配列される。マージン領域とダミー領域は、配線パターン１０２を基準として交互にレイアウトされる。 （もっと読む）

【課題】電荷転送効率が高い転送トランジスタを備える半導体集積回路を提供することを目的とする。
【解決手段】実施形態に係る半導体集積回路は、ゲート電極を有し、当該ゲート電極及び一の拡散層が第１配線でダイオード接続された転送トランジスタと、クロック信号が供給されるクロック信号線とを備え、前記クロック信号線の一部である第１部分クロック信号線の少なくとも一部が前記ゲート電極上に形成されていることを特徴とする。 （もっと読む）

【課題】薄膜抵抗又は基板抵抗によって数ｋΩから数十ｋΩの抵抗値を持つゲート抵抗のサイズが基板長さ、基板幅に比べて大きい。
【解決手段】能動層１０を有する半導体基板１１と、半導体基板の能動層１０にオーミック接触するソース電極１３及びドレイン電極１４と、能動層１０の上方に設けられたゲート電極１５と、半導体基板１１に設けられた非活性領域１６と、非活性領域１６上にゲート電極１５の一部が引出されて接触する導体１７と、非活性領域１６上で直流電圧が印加されるパッド電極１８と、パッド電極１８及び導体１７にオーミック接触し、非活性領域１６に設けられたゲート抵抗領域１９とを備え、ゲート抵抗領域１９は半導体基板１１へボロンイオンを注入することによって形成され、ボロンイオンの注入量によりゲート抵抗領域１９上のシート抵抗値を高めたことを備えたことを特徴とする半導体素子の構造が提供される。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）