半導体装置
【課題】
実施形態は、解析が簡便な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、内部信号を伝送可能な第１配線１０１と、第１配線１０１
と電気的に接続された測定電極１００と、測定電極１００と隣接するように配置され、内
部信号を計測するときに接地電位ＶＳＳが印加され、内部信号を計測する以外のときに所
望の電圧が印加されたダミー電極１０２，１０３とを備える。
例えば、測定電極１００は、環状に形成されており、ダミー電極は、第１電極１０２と
第２電極１０３とを有し、第１電極１０２は、測定電極１００の内側に形成された空間に
隣接するように配置され、第２電極１０３は、測定電極１００の外側に隣接するように配
置される。
実施形態は、解析が簡便な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、内部信号を伝送可能な第１配線１０１と、第１配線１０１
と電気的に接続された測定電極１００と、測定電極１００と隣接するように配置され、内
部信号を計測するときに接地電位ＶＳＳが印加され、内部信号を計測する以外のときに所
望の電圧が印加されたダミー電極１０２，１０３とを備える。
例えば、測定電極１００は、環状に形成されており、ダミー電極は、第１電極１０２と
第２電極１０３とを有し、第１電極１０２は、測定電極１００の内側に形成された空間に
隣接するように配置され、第２電極１０３は、測定電極１００の外側に隣接するように配
置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えばＬＳＩのセキュリティを強化し、外部からの解析を困難にする方法として、各Ｉ
／Ｏパッドに対応するイネーブル用入力パッドまたはイネーブル用出力パッドを設けて、
２つの対象となるＩ／Ｏパッドに対応するイネーブル用パッドからの信号を比較器で比較
し、その結果信号が一致していれば、対象となるＩ／Ｏパッドが使用可能となる構成とし
た外部端子アクセス制御回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１７２１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、セキュリティを向上可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置によれば、内部信号を伝送可能な第１配線と、前記第１配線と
電気的に接続された測定電極と、前記測定電極と隣接するように配置され、前記内部信号
を計測するときに接地電位が印加され、前記内部信号を計測する以外のときに所望の電圧
が印加されたダミー電極とを備えることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置を示すブロック図。
【図２】第１実施形態のメモリセルの閾値分布を示す図。
【図３】第１実施形態の測定電極１００とダミー電極１０２，１０３を示すレイアウト図。
【図４】第１実施形態のバイアス制御回路９と測定電極１００とダミー電極１０２，１０３の接続関係を示す図。
【図５】第１実施形態のバイアス制御回路９−１〜９−４と測定電極１００とダミー電極１０２，１０３の接続関係を示す図。
【図６】信号ＥＮＢ１〜ＥＮＢ４と信号ＳＥＬ１〜ＳＥＬ４の電圧供給を示す対応表。
【図７】第２実施形態の測定電極１００とダミー電極１０２，１０３を示すレイアウト図。
【発明を実施するための形態】
【０００７】
（第１実施形態）
次に、第１実施形態について図面を参照しながら説明する。この説明に際し、全図にわ
たり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率
に限定されるものではない。
【０００８】
［半導体装置の構成］
第１実施形態に係る半導体装置について、図１乃至図３を用いて説明する。第１実施形
態では、ＮＡＮＤ型フラッシュメモリを例に用いて説明する。なお、本実施形態は、ＮＡ
ＮＤ型フラッシュメモリに限定されることなく、ＮＡＮＤ型フラッシュメモリ以外のメモ
リ（例えばＮＯＲ型フラッシュメモリ、ＳＲＡＭ）に対して適用できるだけでなく、メモ
リ以外の半導体装置にも適用できる。
【０００９】
１．全体構成
図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコー
ダ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ドラ
イバ回路７、センスアンプ８、バイアス制御回路９を有する。
【００１０】
１−１．メモリセルアレイ１の構成例について
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃
至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性
のメモリセルＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮ
Ｄストリング１１の各々は、例えば６４個のメモリセルＭＴと、選択トランジスタＳＴ１
、ＳＴ２とを含んでいる。
【００１１】
メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は
、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、
浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造であ
る。なお、メモリセルＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、
半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷
蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と
、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１２】
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線
ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリ
セルＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＴの個数は６４
個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるも
のではない。
【００１３】
またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。そして
、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置
されている。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタ
ＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイ
ン領域に接続されている。
【００１４】
同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共
通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電
極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお、説明
の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード
線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジ
スタＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される
。以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括
してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線Ｓ
Ｌに共通接続される。
【００１５】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書
き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位
で一括してデータが消去される。
【００１６】
１−２．メモリセルＭＴの閾値分布について
図２を用いて上記メモリセルＭＴの閾値分布について説明する。図２は、横軸に閾値分
布（電圧）をとり、縦軸にメモリセルＭＴの数を示したグラフである。
【００１７】
図示するように、各々のメモリセルＭＴは、例えば２値（2-levels）のデータ（１ビッ
トデータ）を保持できる。すなわち、メモリセルＭＴは、閾値電圧Ｖｔｈの低い順に“１
”、及び“０”の２種のデータを保持できる。
【００１８】
メモリセルＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１であ
る。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセ
ルＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能と
されている。メモリセルＭＴは、消去状態において、“１”データ（例えば負電圧）に設
定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設
定される。
【００１９】
１−３．ロウデコーダ２について
図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ
２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。
ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時におい
て、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロッ
クＢＬＫを選択する。このブロックデコーダ２０は、ブロックＢＬＫごとに設けられる。
ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２３に転送され
る。これにより、転送トランジスタ２１乃至２３はオン状態となる。これにより、ブロッ
クデコーダ２０から与えられるブロック選択信号に基づいて、ロウデコーダ２はセレクト
ゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３か
ら与えられた電圧をそれぞれ転送する。
【００２０】
また、ロウデコーダ２は、制御部６から与えられたロウアドレスをデコードして、その
結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬ
を選択する。
【００２１】
１−４．ドライバ回路３について
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲー
ト線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備え
る。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、３２は、
ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００２２】
セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更には
データのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択
トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベル
であった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[
Ｖ]）する。
【００２３】
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択
ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み
出し時、データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇ
ｓを選択トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ
”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００２４】
１−４．電圧発生回路４について
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データ
のプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ド
ライバ回路３に供給する。
【００２５】
１−５．データ入出力回路５について
データ入出力回路５は、図示せぬＩ／Ｏ端子を介して外部のホストから供給されたアド
レス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレ
スを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６に出力する。また、デー
タ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出
力する。
【００２６】
また、メモリセルアレイ１から読み出されたデータをホストに出力する際、データ入出
力回路５は、制御部６の制御に基づき、センスアンプ８によって増幅されたデータを、デ
ータ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストに出力する。
【００２７】
１−６．制御部６について
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入
出力回路５を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、デ
ータの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。
制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号
、及びロウ選択信号を生成する。
【００２８】
制御部６は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２に出力する。
また、制御部６はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信
号とは、センスアンプ８のカラム方向を選択する信号である。
【００２９】
また、制御部６には、ＮＡＮＤ型フラッシュメモリに接続されたホスト（例えば、メモ
リコントローラ）から供給された制御信号が与えられる。制御部６は供給された制御信号
により、Ｉ／Ｏ端子を介してホストからデータ入出力回路５に供給された信号がアドレス
であるのか、データであるのかを区別する。
【００３０】
１−７．センスアンプ８について
センスアンプ８は、データの読み出し時にメモリセルＭＴからビット線ＢＬに読み出さ
れたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャー
ジした後、ロウデコーダ２により選択されたＮＡＮＤストリング１１によってビット線Ｂ
Ｌを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８でビ
ット線ＢＬの電圧を増幅してメモリセルＭＴの有するデータをセンスする。
【００３１】
また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００３２】
１−８．カラムデコーダについて
カラムデコーダ（図示略）は、制御部６から与えられたカラムアドレスをデコードして
、カラム選択信号をセンスアンプ８に出力する。このカラム選択信号に基づいて、センス
アンプ８の所望のラッチ回路を選択する。
【００３３】
１−９．アドレスバッファについて
アドレスバッファ（図示略）は、制御部６に入力されたアドレスを保持する機能を有す
る。なお、本実施形態のＮＡＮＤ型フラッシュメモリでは、アドレスバッファは制御部６
を介してアドレスが供給されるが、これに限定されず、データ入出力回路５から直接アド
レスが供給されるようにしてもよい。
【００３４】
１−１０．測定電極とダミー電極
次に、本実施形態の測定電極とダミー電極について、図３のレイアウト図を用いて説明
する。
【００３５】
測定電極１００は内部信号の電位やタイミング等を測定するために設けられた電極であ
る。図３に示すように、測定電極１００は、測定される内部信号が伝達される例えば配線
１０１に電気的に接続される。図３では、測定電極１００は、配線１０１にコンタクトを
介して接続される。図の便宜上、コンタクトを実線で示した。
【００３６】
図３に示すように、測定電極１００は環状に形成されており、内側に空間が形成される
。
【００３７】
ダミー電極１０２は、測定電極１００の環状の内側に形成された電極である。測定電極
１００の内側の端とダミー電極１０２との距離ａは、例えばプローブ針の先端部の幅より
も狭い。その結果、測定のためプローブ針を測定電極１００の内側から当てる場合、プロ
ーブ針は、測定電極１００と同時にダミー電極１０２とも接触する。
【００３８】
ダミー電極１０３は、測定電極１００の環状の外側に形成された電極である。測定電極
１００の外側の端とダミー電極１０２との距離ｂは、距離ａと同様に、例えばプローブ針
の先端部の幅よりも狭い。その結果、測定のためプローブ針を測定電極１００の外側から
当てる場合、プローブ針は、測定電極１００と同時にダミー電極１０３とも接触する。
【００３９】
ダミー電極１０２とダミー電極１０３は、コンタクトを介して配線１０４に接続される
。この配線１０４は、図４に示すスイッチングトランジスタＳＷ１の電流経路の一端に接
続される。
【００４０】
１−１１．バイアス制御回路等
次に、本実施形態のバイアス制御回路９について、図４を用いて説明する。
【００４１】
バイアス制御回路９は、ダミー電極１０２，１０３に印加する電位を制御する機能を有
する。バイアス制御回路９は、複数のインバータ回路ＩＮＶ１，ＩＮＶ２を有する。イン
バータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続される。イ
ンバータ回路ＩＮＶ１の出力端子は、後述するスイッチングトランジスタＳＷ１のゲート
に接続される。インバータ回路ＩＮＶ２に制御部６から内部制御信号が入力される。
【００４２】
次に、本実施形態の測定電極１００、ダミー電極１０２，１０３とバイアス制御回路９
との接続関係について図４を用いて説明する。
【００４３】
図４に示すように、測定電極１００は、配線１０１に接続される。ダミー電極１０２，
１０３は、コンタクトを介して配線１０４に接続される。配線１０４は、スイッチングト
ランジスタＳＷ１の電流経路の一端（ドレイン）に接続される。
【００４４】
スイッチングトランジスタＳＷ１の電流経路の他端は、接地電位ＶＳＳに接続される。
本実施形態では、他端は接地電位ＶＳＳに接続されているが、これに限定されることなく
、例えば電源ＶＣＣとされていてもよい。
【００４５】
スイッチングトランジスタＳＷ１のゲートは、バイアス制御回路９に接続される。具体
的には、上記のとおり、バイアス制御回路９のインバータ回路ＩＮＶ１の出力端子に接続
される。
【００４６】
［半導体装置の動作］
次に、配線１０１の内部信号を測定するテストを実行する場合、本実施形態の半導体装
置の動作について、図１及び図４を用いて説明する。
【００４７】
（１）配線１０１の内部信号を測定するテストを実行しない場合
配線１０１の内部信号を測定するテストを実行しないときには、制御部６は、“Ｈ”レ
ベルの内部制御信号をバイアス制御回路９に出力する。この内部制御信号（制御信号）に
基づき、バイアス制御回路９は、複数のインバータ回路ＩＮＶ１，ＩＮＶ２を介して“Ｈ
”レベルの制御信号（Ｖ１）を出力する。
【００４８】
したがって、スイッチングトランジスタＳＷ１はオン状態となり、ダミー電極１０２，
１０３にＶＳＳが転送される。その結果、ダミー電極１０２，１０３が所望の電圧を有す
ることになる。
【００４９】
（２）配線１０１の内部信号を測定するテストを実行する場合
配線１０１の内部信号を測定するテストを実行する場合、データ入出力回路５は、外部
から対応するテストコマンドを受け取る。データ入出力回路５は、このテストコマンドを
制御部６に転送する。そして、制御部６は、このテストコマンドに基づいて、バイアス制
御回路９を制御する。具体的には、制御部６は、バイアス制御回路９に“Ｌ”レベルの制
御信号（Ｖ１）を出力する。
【００５０】
したがって、スイッチングトランジスタＳＷ１はオフ状態となり、カットオフされる。
ダミー電極１０２，１０３はフローティングとなる。その結果、内部信号を測定するため
に、ブローブ針が測定電極１００に接触するとき、ダミー電極１０２，１０３にも同時に
接触したとしても、測定電極１００に伝送される内部信号を正確に計測できる。
【００５１】
［第１実施形態の効果］
以上より、実施形態は、セキュリティを向上可能な半導体装置を提供できる。以下、具
体的に説明する。
【００５２】
本実施形態の半導体装置では、配線１０１の内部信号を測定するテストを実行しない場
合、スイッチングトランジスタＳＷ１のゲートは、“Ｈ”レベルの制御信号（Ｖ１）を受
けて、常時オン状態となる。したがって、その結果、ブローブ針が測定電極１００に接触
するとき、ダミー電極１０２，１０３にも同時に接触するため、測定電極１００に伝送さ
れる内部信号を計測できない。他方で、配線１０１の内部信号を測定するテストを実行す
る場合、スイッチングトランジスタＳＷ１はオフ状態となり、カットオフされる。ダミー
電極１０２，１０３はフローティングとなる。その結果、ブローブ針が測定電極１００に
接触するとき、ダミー電極１０２，１０３にも同時に接触したとしても、測定電極１００
に伝送される内部信号を正確に計測できる。
【００５３】
各Ｉ／Ｏパッドに対応するイネーブル用入力パッドまたはイネーブル用出力パッドを設
けて、２つの対象となるＩ／Ｏパッドに対応するイネーブル用パッドからの信号を比較器
で比較し、その結果信号が一致していれば、対象となるＩ／Ｏパッドが使用可能となる構
成とした外部端子アクセス制御回路（比較例）に対して、本実施形態は、セキュリティを
向上可能な半導体装置を提供できる。
【００５４】
比較例では、パッドの数が増えれば増えるほど、イネーブル用パッドの位置を認識する
ことが難しく解析を困難にしているが、ひとたびイネーブル用パッドの位置を認識できれ
ば解析は容易になる。
【００５５】
しかしながら、本実施形態の半導体装置では、テストコマンドに基づいてバイアス制御
回路９を制御して、ダミー電極１０２，１０３に電位を印加するか、フローティング状態
にするのか制御できる。
【００５６】
したがって、テストコマンドを認識している者のみが内部信号の解析をすることができ
るため、比較例に対して、本実施形態は、セキュリティを向上可能な半導体装置を提供で
きる。
【００５７】
また、比較例では、解析を困難にすべくパッドを多数並べて配置し、所望のロジック回
路を設ける必要があり、回路面積が増大する。しかしながら、本実施形態の半導体装置で
は、測定電極１００の内側及び外側にダミー電極１０２，１０３を設けるだけであり、ダ
ミー電極１０２，１０３を多数並べる必要がない。その結果、本実施形態の半導体装置は
、比較例に対して、回路面積を縮小できる。
【００５８】
（第２実施形態）
次に、第２実施形態について図５及び図６を参照しながら説明する。第２実施形態の半
導体装置は、第１実施形態に対して、複数のバイアス制御回路９−１〜９−４を設けて、
複数のバイアス制御回路９−１〜９−４それぞれに対応するスイッチングトランジスタＳ
Ｗ１〜ＳＷ４を設ける点が相違し、その他の構成は第１実施形態と同様であり詳細な説明
を省略する。
【００５９】
［半導体装置の構成］
第２実施形態の半導体装置の構成について、図５を用いて説明する。図５に示すように
、バイアス制御回路９−１〜９−４は、複数個設けられる。複数のバイアス制御回路９−
１〜９−４は同一の構成であるが、制御部６から入力される信号は異なる。
【００６０】
このバイアス制御回路９−１〜９−４それぞれは、複数のインバータＩＮＶ１，ＩＮＶ
２と、ＮＡＮＤ回路（ＮＡＮＤ）を有する。
【００６１】
（１）バイアス制御回路９−１について
インバータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続され
る。インバータ回路ＩＮＶ１の出力端子は、スイッチングトランジスタＳＷ１のゲートに
接続される。インバータ回路ＩＮＶ２の入力端子は、ＮＡＮＤ回路の出力端子に接続され
る。ＮＡＮＤ回路の入力端子には、信号ＥＮＢ１と信号ＳＥＬ１が入力される。この信号
ＥＮＢ１と信号ＳＥＬ１は制御部６から入力される。
【００６２】
（２）バイアス制御回路９−２について
インバータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続され
る。インバータ回路ＩＮＶ１の出力端子は、スイッチングトランジスタＳＷ２のゲートに
接続される。インバータ回路ＩＮＶ２の入力端子は、ＮＡＮＤ回路の出力端子に接続され
る。ＮＡＮＤ回路の入力端子には、信号ＥＮＢ２と信号ＳＥＬ２が入力される。この信号
ＥＮＢ２と信号ＳＥＬ２は制御部６から入力される。
【００６３】
（３）バイアス制御回路９−３について
インバータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続され
る。インバータ回路ＩＮＶ１の出力端子は、スイッチングトランジスタＳＷ３のゲートに
接続される。インバータ回路ＩＮＶ２の入力端子は、ＮＡＮＤ回路の出力端子に接続され
る。ＮＡＮＤ回路の入力端子には、信号ＥＮＢ３と信号ＳＥＬ３が入力される。この信号
ＥＮＢ３と信号ＳＥＬ３は制御部６から入力される。
【００６４】
（４）バイアス制御回路９−４について
インバータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続され
る。インバータ回路ＩＮＶ１の出力端子は、スイッチングトランジスタＳＷ４のゲートに
接続される。インバータ回路ＩＮＶ２の入力端子は、ＮＡＮＤ回路の出力端子に接続され
る。ＮＡＮＤ回路の入力端子には、信号ＥＮＢ４と信号ＳＥＬ４が入力される。この信号
ＥＮＢ４と信号ＳＥＬ４は制御部６から入力される。
【００６５】
なお、スイッチングトランジスタＳＷ１〜ＳＷ４は、それぞれで電流経路の一端はダミ
ー電極１０２，１０３に接続されており、他端は接地電位ＶＳＳ（または電源ＶＣＣ）に
接続されている。
【００６６】
次に、信号ＥＮＢ１〜ＥＮＢ４、信号ＳＥＬ１〜ＳＥＬ４について、図６を用いて説明
する。
【００６７】
信号ＥＮＢ１〜ＥＮＢ４が“Ｈ”レベルで、信号ＳＥＬ１〜ＳＥＬ４のいずれかを“Ｈ
”レベルとすることで、選択されたスイッチングトランジスタＳＷのみカットオフされる
。その結果、対応する電圧ＶＢＡＩＳがフローティングにされる。
【００６８】
信号ＥＮＢ１〜ＥＮＢ４が“Ｌ”レベルの場合や、信号ＳＥＬ１〜ＳＥＬ４のいずれも
“Ｌ”レベルである場合には、電圧ＶＢＩＡＳはいずれも接地電位ＶＳＳとなる。
【００６９】
［第２実施形態の効果］
第２実施形態の半導体装置は、第１実施形態と同様の理由で、第１実施形態と同様の効
果を奏する。すなわち、セキュリティを向上可能な半導体装置を提供できる。
【００７０】
また、半導体装置における所望の内部信号を測定するとき、プローブ針を当てるために
、測定電極１００及びその周辺部分をＦＩＢ加工により露出させる必要がある。すなわち
、測定電極１００及びその周辺部分を露出するためには、測定電極１００及びその周辺部
分を覆うように形成された例えば絶縁膜を剥離する必要がある。
【００７１】
絶縁膜の剥離によって、金属が飛散して、測定電極１００とダミー電極１０２，１０３
がショートする場合がある。この場合、第１実施形態の半導体装置では、全てのダミー電
極１０２，１０３に内部信号が供給されてしまい、ダミー電極１０２，１０３をフローテ
ィングにする制御ができず、正確に内部信号を測定することができない場合がある。
【００７２】
しかし、第２実施形態では、複数のバイアス制御回路９−１〜９−４を設けて、それぞ
れに対応したスイッチングトランジスタＳＷ１〜ＳＷ４を設けている。そのため、ＦＩＢ
加工によりいくつかの測定電極１００とダミー電極１０２，１０３がショートしたとして
も、バイアス制御回路９−１〜９−４を選択することで、ダミー電極１０２，１０３をフ
ローティングにする制御ができ、正確に内部信号を測定できる。
【００７３】
（第３実施形態）
次に、第３実施形態について図７を参照しながら説明する。第３実施形態の半導体装置
は、第１実施形態に対して、ダミー電極１０２とダミー電極１０３の間の距離がプローブ
針の先端部の幅よりも狭い点が相違し、その他の構成は第１実施形態と同様であり詳細な
説明を省略する。
【００７４】
図７に示すように、ダミー電極１０２とダミー電極１０３との距離ｃは、プローブ針の
先端部の幅よりも狭い。その結果、測定のためプローブ針を測定電極１００に当てるとき
、プローブ針は、ダミー電極１０２、１０３の両者に接触する。
【００７５】
したがって、本実施形態の半導体装置では、第１実施形態と同様の効果を奏する。具体
的には、本実施形態の半導体装置でも、テストコマンドに基づいてバイアス制御回路９を
制御して、ダミー電極１０２，１０３に電位を印加するか、フローティング状態にするの
か制御できる。このため、テストコマンドを認識していない者がプローブ針を測定電極１
００に当てると、ダミー電極１０２，１０３にも接触し、内部信号を正確に計測できない
。
【００７６】
テストコマンドを認識している者のみが内部信号の解析をすることができるため、本実
施形態は、セキュリティを向上可能な半導体装置を提供できる。
【００７７】
第１実施形態では、測定電極１００の幅がプローブ針の先端の幅よりも広い場合、プロ
ーブ針を測定電極１００に当てても、ダミー電極１０２，１０３にも接触しない場合があ
る。しかしながら、第３実施形態では、ダミー電極１０２とダミー電極１０３との距離ｃ
は、プローブ針の先端部の幅よりも狭い。すなわち、測定電極１００の幅がプローブ針の
先端の幅よりも狭い。その結果、測定のためプローブ針を測定電極１００に当てるとき、
プローブ針は、ダミー電極１０２、１０３の両方に接触する。テストコマンドを認識して
いる者のみが内部信号の解析をすることができるため、第３実施形態は、第１実施形態と
比較しても、セキュリティを向上可能な半導体装置を提供できる。
【００７８】
なお、本実施形態では、測定のためプローブ針を測定電極１００に当てるとき、プロー
ブ針は、ダミー電極１０２、１０３の両者に接触する例で説明したが、この場合に限られ
ず、プローブ針は、ダミー電極１０２またはダミー電極１０３のいずれかに接触すればい
かなる形態であってもよい。すなわち、ダミー電極１０２、１０３は、プローブ針を測定
電極１００に当てるとき、プローブ針の少なくとも一部を接触するように配置すればよい
。
【００７９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の
発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が
削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の
欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明とし
て抽出されうる。
【符号の説明】
【００８０】
１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ドライバ回路
８…センスアンプ
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えばＬＳＩのセキュリティを強化し、外部からの解析を困難にする方法として、各Ｉ
／Ｏパッドに対応するイネーブル用入力パッドまたはイネーブル用出力パッドを設けて、
２つの対象となるＩ／Ｏパッドに対応するイネーブル用パッドからの信号を比較器で比較
し、その結果信号が一致していれば、対象となるＩ／Ｏパッドが使用可能となる構成とし
た外部端子アクセス制御回路が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１７２１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、セキュリティを向上可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置によれば、内部信号を伝送可能な第１配線と、前記第１配線と
電気的に接続された測定電極と、前記測定電極と隣接するように配置され、前記内部信号
を計測するときに接地電位が印加され、前記内部信号を計測する以外のときに所望の電圧
が印加されたダミー電極とを備えることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置を示すブロック図。
【図２】第１実施形態のメモリセルの閾値分布を示す図。
【図３】第１実施形態の測定電極１００とダミー電極１０２，１０３を示すレイアウト図。
【図４】第１実施形態のバイアス制御回路９と測定電極１００とダミー電極１０２，１０３の接続関係を示す図。
【図５】第１実施形態のバイアス制御回路９−１〜９−４と測定電極１００とダミー電極１０２，１０３の接続関係を示す図。
【図６】信号ＥＮＢ１〜ＥＮＢ４と信号ＳＥＬ１〜ＳＥＬ４の電圧供給を示す対応表。
【図７】第２実施形態の測定電極１００とダミー電極１０２，１０３を示すレイアウト図。
【発明を実施するための形態】
【０００７】
（第１実施形態）
次に、第１実施形態について図面を参照しながら説明する。この説明に際し、全図にわ
たり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率
に限定されるものではない。
【０００８】
［半導体装置の構成］
第１実施形態に係る半導体装置について、図１乃至図３を用いて説明する。第１実施形
態では、ＮＡＮＤ型フラッシュメモリを例に用いて説明する。なお、本実施形態は、ＮＡ
ＮＤ型フラッシュメモリに限定されることなく、ＮＡＮＤ型フラッシュメモリ以外のメモ
リ（例えばＮＯＲ型フラッシュメモリ、ＳＲＡＭ）に対して適用できるだけでなく、メモ
リ以外の半導体装置にも適用できる。
【０００９】
１．全体構成
図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコー
ダ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ドラ
イバ回路７、センスアンプ８、バイアス制御回路９を有する。
【００１０】
１−１．メモリセルアレイ１の構成例について
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃
至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性
のメモリセルＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮ
Ｄストリング１１の各々は、例えば６４個のメモリセルＭＴと、選択トランジスタＳＴ１
、ＳＴ２とを含んでいる。
【００１１】
メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は
、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、
浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造であ
る。なお、メモリセルＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、
半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷
蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と
、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１２】
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線
ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリ
セルＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＴの個数は６４
個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるも
のではない。
【００１３】
またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。そして
、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置
されている。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタ
ＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイ
ン領域に接続されている。
【００１４】
同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共
通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電
極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお、説明
の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード
線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジ
スタＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される
。以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括
してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線Ｓ
Ｌに共通接続される。
【００１５】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書
き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位
で一括してデータが消去される。
【００１６】
１−２．メモリセルＭＴの閾値分布について
図２を用いて上記メモリセルＭＴの閾値分布について説明する。図２は、横軸に閾値分
布（電圧）をとり、縦軸にメモリセルＭＴの数を示したグラフである。
【００１７】
図示するように、各々のメモリセルＭＴは、例えば２値（2-levels）のデータ（１ビッ
トデータ）を保持できる。すなわち、メモリセルＭＴは、閾値電圧Ｖｔｈの低い順に“１
”、及び“０”の２種のデータを保持できる。
【００１８】
メモリセルＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１であ
る。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセ
ルＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能と
されている。メモリセルＭＴは、消去状態において、“１”データ（例えば負電圧）に設
定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設
定される。
【００１９】
１−３．ロウデコーダ２について
図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ
２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。
ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時におい
て、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロッ
クＢＬＫを選択する。このブロックデコーダ２０は、ブロックＢＬＫごとに設けられる。
ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２３に転送され
る。これにより、転送トランジスタ２１乃至２３はオン状態となる。これにより、ブロッ
クデコーダ２０から与えられるブロック選択信号に基づいて、ロウデコーダ２はセレクト
ゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３か
ら与えられた電圧をそれぞれ転送する。
【００２０】
また、ロウデコーダ２は、制御部６から与えられたロウアドレスをデコードして、その
結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬ
を選択する。
【００２１】
１−４．ドライバ回路３について
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲー
ト線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備え
る。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、３２は、
ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００２２】
セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更には
データのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択
トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベル
であった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[
Ｖ]）する。
【００２３】
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択
ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み
出し時、データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇ
ｓを選択トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ
”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００２４】
１−４．電圧発生回路４について
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データ
のプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ド
ライバ回路３に供給する。
【００２５】
１−５．データ入出力回路５について
データ入出力回路５は、図示せぬＩ／Ｏ端子を介して外部のホストから供給されたアド
レス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレ
スを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６に出力する。また、デー
タ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出
力する。
【００２６】
また、メモリセルアレイ１から読み出されたデータをホストに出力する際、データ入出
力回路５は、制御部６の制御に基づき、センスアンプ８によって増幅されたデータを、デ
ータ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストに出力する。
【００２７】
１−６．制御部６について
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入
出力回路５を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、デ
ータの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。
制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号
、及びロウ選択信号を生成する。
【００２８】
制御部６は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２に出力する。
また、制御部６はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信
号とは、センスアンプ８のカラム方向を選択する信号である。
【００２９】
また、制御部６には、ＮＡＮＤ型フラッシュメモリに接続されたホスト（例えば、メモ
リコントローラ）から供給された制御信号が与えられる。制御部６は供給された制御信号
により、Ｉ／Ｏ端子を介してホストからデータ入出力回路５に供給された信号がアドレス
であるのか、データであるのかを区別する。
【００３０】
１−７．センスアンプ８について
センスアンプ８は、データの読み出し時にメモリセルＭＴからビット線ＢＬに読み出さ
れたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャー
ジした後、ロウデコーダ２により選択されたＮＡＮＤストリング１１によってビット線Ｂ
Ｌを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８でビ
ット線ＢＬの電圧を増幅してメモリセルＭＴの有するデータをセンスする。
【００３１】
また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００３２】
１−８．カラムデコーダについて
カラムデコーダ（図示略）は、制御部６から与えられたカラムアドレスをデコードして
、カラム選択信号をセンスアンプ８に出力する。このカラム選択信号に基づいて、センス
アンプ８の所望のラッチ回路を選択する。
【００３３】
１−９．アドレスバッファについて
アドレスバッファ（図示略）は、制御部６に入力されたアドレスを保持する機能を有す
る。なお、本実施形態のＮＡＮＤ型フラッシュメモリでは、アドレスバッファは制御部６
を介してアドレスが供給されるが、これに限定されず、データ入出力回路５から直接アド
レスが供給されるようにしてもよい。
【００３４】
１−１０．測定電極とダミー電極
次に、本実施形態の測定電極とダミー電極について、図３のレイアウト図を用いて説明
する。
【００３５】
測定電極１００は内部信号の電位やタイミング等を測定するために設けられた電極であ
る。図３に示すように、測定電極１００は、測定される内部信号が伝達される例えば配線
１０１に電気的に接続される。図３では、測定電極１００は、配線１０１にコンタクトを
介して接続される。図の便宜上、コンタクトを実線で示した。
【００３６】
図３に示すように、測定電極１００は環状に形成されており、内側に空間が形成される
。
【００３７】
ダミー電極１０２は、測定電極１００の環状の内側に形成された電極である。測定電極
１００の内側の端とダミー電極１０２との距離ａは、例えばプローブ針の先端部の幅より
も狭い。その結果、測定のためプローブ針を測定電極１００の内側から当てる場合、プロ
ーブ針は、測定電極１００と同時にダミー電極１０２とも接触する。
【００３８】
ダミー電極１０３は、測定電極１００の環状の外側に形成された電極である。測定電極
１００の外側の端とダミー電極１０２との距離ｂは、距離ａと同様に、例えばプローブ針
の先端部の幅よりも狭い。その結果、測定のためプローブ針を測定電極１００の外側から
当てる場合、プローブ針は、測定電極１００と同時にダミー電極１０３とも接触する。
【００３９】
ダミー電極１０２とダミー電極１０３は、コンタクトを介して配線１０４に接続される
。この配線１０４は、図４に示すスイッチングトランジスタＳＷ１の電流経路の一端に接
続される。
【００４０】
１−１１．バイアス制御回路等
次に、本実施形態のバイアス制御回路９について、図４を用いて説明する。
【００４１】
バイアス制御回路９は、ダミー電極１０２，１０３に印加する電位を制御する機能を有
する。バイアス制御回路９は、複数のインバータ回路ＩＮＶ１，ＩＮＶ２を有する。イン
バータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続される。イ
ンバータ回路ＩＮＶ１の出力端子は、後述するスイッチングトランジスタＳＷ１のゲート
に接続される。インバータ回路ＩＮＶ２に制御部６から内部制御信号が入力される。
【００４２】
次に、本実施形態の測定電極１００、ダミー電極１０２，１０３とバイアス制御回路９
との接続関係について図４を用いて説明する。
【００４３】
図４に示すように、測定電極１００は、配線１０１に接続される。ダミー電極１０２，
１０３は、コンタクトを介して配線１０４に接続される。配線１０４は、スイッチングト
ランジスタＳＷ１の電流経路の一端（ドレイン）に接続される。
【００４４】
スイッチングトランジスタＳＷ１の電流経路の他端は、接地電位ＶＳＳに接続される。
本実施形態では、他端は接地電位ＶＳＳに接続されているが、これに限定されることなく
、例えば電源ＶＣＣとされていてもよい。
【００４５】
スイッチングトランジスタＳＷ１のゲートは、バイアス制御回路９に接続される。具体
的には、上記のとおり、バイアス制御回路９のインバータ回路ＩＮＶ１の出力端子に接続
される。
【００４６】
［半導体装置の動作］
次に、配線１０１の内部信号を測定するテストを実行する場合、本実施形態の半導体装
置の動作について、図１及び図４を用いて説明する。
【００４７】
（１）配線１０１の内部信号を測定するテストを実行しない場合
配線１０１の内部信号を測定するテストを実行しないときには、制御部６は、“Ｈ”レ
ベルの内部制御信号をバイアス制御回路９に出力する。この内部制御信号（制御信号）に
基づき、バイアス制御回路９は、複数のインバータ回路ＩＮＶ１，ＩＮＶ２を介して“Ｈ
”レベルの制御信号（Ｖ１）を出力する。
【００４８】
したがって、スイッチングトランジスタＳＷ１はオン状態となり、ダミー電極１０２，
１０３にＶＳＳが転送される。その結果、ダミー電極１０２，１０３が所望の電圧を有す
ることになる。
【００４９】
（２）配線１０１の内部信号を測定するテストを実行する場合
配線１０１の内部信号を測定するテストを実行する場合、データ入出力回路５は、外部
から対応するテストコマンドを受け取る。データ入出力回路５は、このテストコマンドを
制御部６に転送する。そして、制御部６は、このテストコマンドに基づいて、バイアス制
御回路９を制御する。具体的には、制御部６は、バイアス制御回路９に“Ｌ”レベルの制
御信号（Ｖ１）を出力する。
【００５０】
したがって、スイッチングトランジスタＳＷ１はオフ状態となり、カットオフされる。
ダミー電極１０２，１０３はフローティングとなる。その結果、内部信号を測定するため
に、ブローブ針が測定電極１００に接触するとき、ダミー電極１０２，１０３にも同時に
接触したとしても、測定電極１００に伝送される内部信号を正確に計測できる。
【００５１】
［第１実施形態の効果］
以上より、実施形態は、セキュリティを向上可能な半導体装置を提供できる。以下、具
体的に説明する。
【００５２】
本実施形態の半導体装置では、配線１０１の内部信号を測定するテストを実行しない場
合、スイッチングトランジスタＳＷ１のゲートは、“Ｈ”レベルの制御信号（Ｖ１）を受
けて、常時オン状態となる。したがって、その結果、ブローブ針が測定電極１００に接触
するとき、ダミー電極１０２，１０３にも同時に接触するため、測定電極１００に伝送さ
れる内部信号を計測できない。他方で、配線１０１の内部信号を測定するテストを実行す
る場合、スイッチングトランジスタＳＷ１はオフ状態となり、カットオフされる。ダミー
電極１０２，１０３はフローティングとなる。その結果、ブローブ針が測定電極１００に
接触するとき、ダミー電極１０２，１０３にも同時に接触したとしても、測定電極１００
に伝送される内部信号を正確に計測できる。
【００５３】
各Ｉ／Ｏパッドに対応するイネーブル用入力パッドまたはイネーブル用出力パッドを設
けて、２つの対象となるＩ／Ｏパッドに対応するイネーブル用パッドからの信号を比較器
で比較し、その結果信号が一致していれば、対象となるＩ／Ｏパッドが使用可能となる構
成とした外部端子アクセス制御回路（比較例）に対して、本実施形態は、セキュリティを
向上可能な半導体装置を提供できる。
【００５４】
比較例では、パッドの数が増えれば増えるほど、イネーブル用パッドの位置を認識する
ことが難しく解析を困難にしているが、ひとたびイネーブル用パッドの位置を認識できれ
ば解析は容易になる。
【００５５】
しかしながら、本実施形態の半導体装置では、テストコマンドに基づいてバイアス制御
回路９を制御して、ダミー電極１０２，１０３に電位を印加するか、フローティング状態
にするのか制御できる。
【００５６】
したがって、テストコマンドを認識している者のみが内部信号の解析をすることができ
るため、比較例に対して、本実施形態は、セキュリティを向上可能な半導体装置を提供で
きる。
【００５７】
また、比較例では、解析を困難にすべくパッドを多数並べて配置し、所望のロジック回
路を設ける必要があり、回路面積が増大する。しかしながら、本実施形態の半導体装置で
は、測定電極１００の内側及び外側にダミー電極１０２，１０３を設けるだけであり、ダ
ミー電極１０２，１０３を多数並べる必要がない。その結果、本実施形態の半導体装置は
、比較例に対して、回路面積を縮小できる。
【００５８】
（第２実施形態）
次に、第２実施形態について図５及び図６を参照しながら説明する。第２実施形態の半
導体装置は、第１実施形態に対して、複数のバイアス制御回路９−１〜９−４を設けて、
複数のバイアス制御回路９−１〜９−４それぞれに対応するスイッチングトランジスタＳ
Ｗ１〜ＳＷ４を設ける点が相違し、その他の構成は第１実施形態と同様であり詳細な説明
を省略する。
【００５９】
［半導体装置の構成］
第２実施形態の半導体装置の構成について、図５を用いて説明する。図５に示すように
、バイアス制御回路９−１〜９−４は、複数個設けられる。複数のバイアス制御回路９−
１〜９−４は同一の構成であるが、制御部６から入力される信号は異なる。
【００６０】
このバイアス制御回路９−１〜９−４それぞれは、複数のインバータＩＮＶ１，ＩＮＶ
２と、ＮＡＮＤ回路（ＮＡＮＤ）を有する。
【００６１】
（１）バイアス制御回路９−１について
インバータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続され
る。インバータ回路ＩＮＶ１の出力端子は、スイッチングトランジスタＳＷ１のゲートに
接続される。インバータ回路ＩＮＶ２の入力端子は、ＮＡＮＤ回路の出力端子に接続され
る。ＮＡＮＤ回路の入力端子には、信号ＥＮＢ１と信号ＳＥＬ１が入力される。この信号
ＥＮＢ１と信号ＳＥＬ１は制御部６から入力される。
【００６２】
（２）バイアス制御回路９−２について
インバータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続され
る。インバータ回路ＩＮＶ１の出力端子は、スイッチングトランジスタＳＷ２のゲートに
接続される。インバータ回路ＩＮＶ２の入力端子は、ＮＡＮＤ回路の出力端子に接続され
る。ＮＡＮＤ回路の入力端子には、信号ＥＮＢ２と信号ＳＥＬ２が入力される。この信号
ＥＮＢ２と信号ＳＥＬ２は制御部６から入力される。
【００６３】
（３）バイアス制御回路９−３について
インバータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続され
る。インバータ回路ＩＮＶ１の出力端子は、スイッチングトランジスタＳＷ３のゲートに
接続される。インバータ回路ＩＮＶ２の入力端子は、ＮＡＮＤ回路の出力端子に接続され
る。ＮＡＮＤ回路の入力端子には、信号ＥＮＢ３と信号ＳＥＬ３が入力される。この信号
ＥＮＢ３と信号ＳＥＬ３は制御部６から入力される。
【００６４】
（４）バイアス制御回路９−４について
インバータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続され
る。インバータ回路ＩＮＶ１の出力端子は、スイッチングトランジスタＳＷ４のゲートに
接続される。インバータ回路ＩＮＶ２の入力端子は、ＮＡＮＤ回路の出力端子に接続され
る。ＮＡＮＤ回路の入力端子には、信号ＥＮＢ４と信号ＳＥＬ４が入力される。この信号
ＥＮＢ４と信号ＳＥＬ４は制御部６から入力される。
【００６５】
なお、スイッチングトランジスタＳＷ１〜ＳＷ４は、それぞれで電流経路の一端はダミ
ー電極１０２，１０３に接続されており、他端は接地電位ＶＳＳ（または電源ＶＣＣ）に
接続されている。
【００６６】
次に、信号ＥＮＢ１〜ＥＮＢ４、信号ＳＥＬ１〜ＳＥＬ４について、図６を用いて説明
する。
【００６７】
信号ＥＮＢ１〜ＥＮＢ４が“Ｈ”レベルで、信号ＳＥＬ１〜ＳＥＬ４のいずれかを“Ｈ
”レベルとすることで、選択されたスイッチングトランジスタＳＷのみカットオフされる
。その結果、対応する電圧ＶＢＡＩＳがフローティングにされる。
【００６８】
信号ＥＮＢ１〜ＥＮＢ４が“Ｌ”レベルの場合や、信号ＳＥＬ１〜ＳＥＬ４のいずれも
“Ｌ”レベルである場合には、電圧ＶＢＩＡＳはいずれも接地電位ＶＳＳとなる。
【００６９】
［第２実施形態の効果］
第２実施形態の半導体装置は、第１実施形態と同様の理由で、第１実施形態と同様の効
果を奏する。すなわち、セキュリティを向上可能な半導体装置を提供できる。
【００７０】
また、半導体装置における所望の内部信号を測定するとき、プローブ針を当てるために
、測定電極１００及びその周辺部分をＦＩＢ加工により露出させる必要がある。すなわち
、測定電極１００及びその周辺部分を露出するためには、測定電極１００及びその周辺部
分を覆うように形成された例えば絶縁膜を剥離する必要がある。
【００７１】
絶縁膜の剥離によって、金属が飛散して、測定電極１００とダミー電極１０２，１０３
がショートする場合がある。この場合、第１実施形態の半導体装置では、全てのダミー電
極１０２，１０３に内部信号が供給されてしまい、ダミー電極１０２，１０３をフローテ
ィングにする制御ができず、正確に内部信号を測定することができない場合がある。
【００７２】
しかし、第２実施形態では、複数のバイアス制御回路９−１〜９−４を設けて、それぞ
れに対応したスイッチングトランジスタＳＷ１〜ＳＷ４を設けている。そのため、ＦＩＢ
加工によりいくつかの測定電極１００とダミー電極１０２，１０３がショートしたとして
も、バイアス制御回路９−１〜９−４を選択することで、ダミー電極１０２，１０３をフ
ローティングにする制御ができ、正確に内部信号を測定できる。
【００７３】
（第３実施形態）
次に、第３実施形態について図７を参照しながら説明する。第３実施形態の半導体装置
は、第１実施形態に対して、ダミー電極１０２とダミー電極１０３の間の距離がプローブ
針の先端部の幅よりも狭い点が相違し、その他の構成は第１実施形態と同様であり詳細な
説明を省略する。
【００７４】
図７に示すように、ダミー電極１０２とダミー電極１０３との距離ｃは、プローブ針の
先端部の幅よりも狭い。その結果、測定のためプローブ針を測定電極１００に当てるとき
、プローブ針は、ダミー電極１０２、１０３の両者に接触する。
【００７５】
したがって、本実施形態の半導体装置では、第１実施形態と同様の効果を奏する。具体
的には、本実施形態の半導体装置でも、テストコマンドに基づいてバイアス制御回路９を
制御して、ダミー電極１０２，１０３に電位を印加するか、フローティング状態にするの
か制御できる。このため、テストコマンドを認識していない者がプローブ針を測定電極１
００に当てると、ダミー電極１０２，１０３にも接触し、内部信号を正確に計測できない
。
【００７６】
テストコマンドを認識している者のみが内部信号の解析をすることができるため、本実
施形態は、セキュリティを向上可能な半導体装置を提供できる。
【００７７】
第１実施形態では、測定電極１００の幅がプローブ針の先端の幅よりも広い場合、プロ
ーブ針を測定電極１００に当てても、ダミー電極１０２，１０３にも接触しない場合があ
る。しかしながら、第３実施形態では、ダミー電極１０２とダミー電極１０３との距離ｃ
は、プローブ針の先端部の幅よりも狭い。すなわち、測定電極１００の幅がプローブ針の
先端の幅よりも狭い。その結果、測定のためプローブ針を測定電極１００に当てるとき、
プローブ針は、ダミー電極１０２、１０３の両方に接触する。テストコマンドを認識して
いる者のみが内部信号の解析をすることができるため、第３実施形態は、第１実施形態と
比較しても、セキュリティを向上可能な半導体装置を提供できる。
【００７８】
なお、本実施形態では、測定のためプローブ針を測定電極１００に当てるとき、プロー
ブ針は、ダミー電極１０２、１０３の両者に接触する例で説明したが、この場合に限られ
ず、プローブ針は、ダミー電極１０２またはダミー電極１０３のいずれかに接触すればい
かなる形態であってもよい。すなわち、ダミー電極１０２、１０３は、プローブ針を測定
電極１００に当てるとき、プローブ針の少なくとも一部を接触するように配置すればよい
。
【００７９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の
発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が
削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の
欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明とし
て抽出されうる。
【符号の説明】
【００８０】
１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ドライバ回路
８…センスアンプ
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【特許請求の範囲】
【請求項１】
内部信号を伝送可能な第１配線と、
前記第１配線と電気的に接続された測定電極と、
前記測定電極と隣接するように配置され、前記内部信号を計測するときに接地電位が印加
され、前記内部信号を計測する以外のときに所望の電圧が印加されたダミー電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記測定電極は、環状に形成されており、
前記ダミー電極は、第１電極と第２電極とを有し、
前記第１電極は、前記測定電極の内側に形成された空間に隣接するように配置され、
前記第２電極は、前記測定電極の外側に隣接するように配置されること
を特徴とする請求項１記載の半導体装置。
【請求項３】
電流経路の一端が、前記ダミー電極に接続されたスイッチングトランジスタと、
前記スイッチングトランジスタのゲートに制御信号を入力するバイアス制御回路と
をさらに備えることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
第１内部信号を伝送可能な第１配線と、
前記第１内部信号と異なる第２内部信号を伝送可能な第２配線と、
前記第１配線と電気的に接続された第１測定電極と、
前記第２配線と電気的に接続された第２測定電極と、
前記第１測定電極と隣接するように配置され、前記第１内部信号を計測するときに接地電
位が印加され、前記第１内部信号を計測する以外のときに所望の電圧が印加された第１ダ
ミー電極と、
前記第２測定電極と隣接するように配置され、前記第２内部信号を計測するときに接地電
位が印加され、前記第２内部信号を計測する以外のときに所望の電圧が印加された第２ダ
ミー電極と、
電流経路の一端が、前記第１ダミー電極に接続された第１スイッチングトランジスタと、
電流経路の一端が、前記第２ダミー電極に接続された第２スイッチングトランジスタと、
前記第１スイッチングトランジスタのゲートに制御信号を入力する第１バイアス制御回路
と、
前記第２スイッチングトランジスタのゲートに制御信号を入力する第２バイアス制御回路
と、
を備えることを特徴とする半導体装置。
【請求項５】
前記測定電極と前記ダミー電極の間は、プローブ針の先端の幅よりも狭いことを特徴とす
る請求項１乃至請求項４いずれか１項記載の半導体装置。
【請求項１】
内部信号を伝送可能な第１配線と、
前記第１配線と電気的に接続された測定電極と、
前記測定電極と隣接するように配置され、前記内部信号を計測するときに接地電位が印加
され、前記内部信号を計測する以外のときに所望の電圧が印加されたダミー電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記測定電極は、環状に形成されており、
前記ダミー電極は、第１電極と第２電極とを有し、
前記第１電極は、前記測定電極の内側に形成された空間に隣接するように配置され、
前記第２電極は、前記測定電極の外側に隣接するように配置されること
を特徴とする請求項１記載の半導体装置。
【請求項３】
電流経路の一端が、前記ダミー電極に接続されたスイッチングトランジスタと、
前記スイッチングトランジスタのゲートに制御信号を入力するバイアス制御回路と
をさらに備えることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
第１内部信号を伝送可能な第１配線と、
前記第１内部信号と異なる第２内部信号を伝送可能な第２配線と、
前記第１配線と電気的に接続された第１測定電極と、
前記第２配線と電気的に接続された第２測定電極と、
前記第１測定電極と隣接するように配置され、前記第１内部信号を計測するときに接地電
位が印加され、前記第１内部信号を計測する以外のときに所望の電圧が印加された第１ダ
ミー電極と、
前記第２測定電極と隣接するように配置され、前記第２内部信号を計測するときに接地電
位が印加され、前記第２内部信号を計測する以外のときに所望の電圧が印加された第２ダ
ミー電極と、
電流経路の一端が、前記第１ダミー電極に接続された第１スイッチングトランジスタと、
電流経路の一端が、前記第２ダミー電極に接続された第２スイッチングトランジスタと、
前記第１スイッチングトランジスタのゲートに制御信号を入力する第１バイアス制御回路
と、
前記第２スイッチングトランジスタのゲートに制御信号を入力する第２バイアス制御回路
と、
を備えることを特徴とする半導体装置。
【請求項５】
前記測定電極と前記ダミー電極の間は、プローブ針の先端の幅よりも狭いことを特徴とす
る請求項１乃至請求項４いずれか１項記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−７４０７４（Ｐ２０１３−７４０７４Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１１６６４（Ｐ２０１１−２１１６６４）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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