【課題】金属配線パターンの寄生抵抗を低減可能なダミーパターンの設計方法を提供する。
【解決手段】切り欠きパターン２を一及び逆方向に各所定値Δｘ１だけ縮小して縮小図形４を生成した後、各所定値Δｘ１だけ拡大してダミーパターン５を生成し、その外形を抽出して矩形図形６を生成した後、各所定値Δｘ１だけ縮小して縮小図形７を生成し、ダミーパターン５から縮小図形７を論理減算して切り欠き図形８及び矩形図形９を生成し、切り欠き図形８を抽出してダミーパターン５から論理減算して矩形図形１０を生成した後、各所定値Δｘ１だけ縮小して縮小図形１１を生成し、矩形図形１０から縮小図形１１を論理減算して第１，第２のビア配置領域１２，１３を生成し、各ビア配置領域１２，１３にビア１４をそれぞれ配置する。 （もっと読む）

【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルＨＳＣは、Ｍ３層に、プロセス基準値ｂを満たす矩形に形成されたＭ３層１９と、Ｍ３層１９からプロセス基準値ａを満たすよう離間し、口字型に形成されたＭ３層１２と、Ｍ３層１９の上にプロセス基準値を満たす矩形に形成されたＶＩＡ３層１５と、Ｍ４層にＶＩＡ３層１５に接して、プロセス基準値ｃを満たす幅で伸長した矩形に形成されたＭ４層１１と、Ｍ３層１９の下にＶＩＡ３層１５と同じ平面形状に形成されたＶＩＡ２層１６と、Ｍ２層にＶＩＡ２層１６に接して、Ｍ４層１１と同じ平面形状に形成されたＭ２層１３と、を有するものである。 （もっと読む）

【課題】任意の配線設計に適用でき、高精度な抵抗比を有する２個の抵抗体を備えた小型の半導体装置を提供する。
【解決手段】抵抗体Ｒ１ｆ，Ｒ２ｆの長さをＬ、配線４ａ，４ｂの直上にある抵抗体Ｒ１ｆ，Ｒ２ｆの外辺の長さを配線上長さＨ、外辺配線被覆率Ｖを、Ｖ＝Ｈ／２Ｌで定義したとき、２個の抵抗体Ｒ１ｆ，Ｒ２ｆのうち少なくとも外辺配線被覆率Ｖの小さい抵抗体Ｒ２ｆの下方において、配線４ａ，４ｂと同じ配線層から形成された反射補正パッドＰａ，Ｐｂが、外辺の直下に配置されてなり、反射補正パッドＰａ，Ｐｂの直上にある抵抗体Ｒ２ｆの外辺の長さを補正パッド上長さＰとし、抵抗体Ｒ１ｆ，Ｒ２ｆの外辺配線層被覆率Ｗを、Ｗ＝（Ｈ＋Ｐ）／２Ｌで定義したとき、２個の抵抗体Ｒ１ｆ，Ｒ２ｆについて、外辺配線層被覆率Ｗの差が、記外辺配線被覆率Ｖの差より小さく設定されてなる半導体装置１００とする。 （もっと読む）

【課題】半導体集積回路に対し、ダミーパターン配置後に、ダミーパターンを使用したＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｈａｎｇｅ Ｏｒｄｅｒ）配線設計を行う。
【解決手段】配線設計装置は、半導体集積回路にダミーパターンを配置し、ダミーパターンをＥＣＯ配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくＥＣＯ配線を行う。これにより、ＥＣＯ配線を行う時に、ダミーパターン再挿入や、既存配線とのショートを発生せずに、設計ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）増を抑制することを可能とする。 （もっと読む）

【課題】高周波配線と相異なる層に設けられたダミー導体パターンに発生する渦電流を抑制する。
【解決手段】半導体装置１は、高周波配線、およびダミー導体パターン２０（第２のダミー導体パターン）を備えている。ダミー導体パターン２０は、高周波配線と相異なる層中に形成されている。ダミー導体パターン２０は、平面視で、高周波配線と重なる領域を避けるように配置されている。これにより、高周波配線と相異なる層に設けられたダミー導体パターンに発生する渦電流を抑制できる。 （もっと読む）

【課題】従来の半導体装置においては、配線の伝送特性が不安定となってしまう。
【解決手段】半導体装置１は、配線１０、およびダミー導体パターン２０を備えている。配線１０は、５ＧＨｚ以上の周波数を有する電流が流れる配線である。配線１０の近傍には、ダミー導体パターン２０が配置されている。ダミー導体パターン２０の平面形状は、１８０°を超える内角を有する図形に等しい。 （もっと読む）

【課題】抵抗体とヒューズ素子が並列に接続された半導体装置において、ヒューズ素子切断時に抵抗体への損傷がなく、抵抗体とヒューズ素子とを積層すること。
【解決手段】半導体基板上に第１の絶縁膜を介して形成された抵抗体を設け、抵抗体の上に第２の絶縁膜を介して形成された遮光層を設け、遮光層の上に第３の絶縁膜を介して形成されたヒューズ素子のヒューズ部を有し、抵抗体と遮光層とヒューズ部を重畳した半導体装置とする。 （もっと読む）

【課題】
実施形態は、解析が簡便な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、内部信号を伝送可能な第１配線１０１と、第１配線１０１
と電気的に接続された測定電極１００と、測定電極１００と隣接するように配置され、内
部信号を計測するときに接地電位ＶＳＳが印加され、内部信号を計測する以外のときに所
望の電圧が印加されたダミー電極１０２，１０３とを備える。
例えば、測定電極１００は、環状に形成されており、ダミー電極は、第１電極１０２と
第２電極１０３とを有し、第１電極１０２は、測定電極１００の内側に形成された空間に
隣接するように配置され、第２電極１０３は、測定電極１００の外側に隣接するように配
置される。 （もっと読む）

【課題】配線間の影響を抑制することができる多層配線を有する半導体装置を実現する。
【解決手段】本発明の実施形態における半導体装置は、下層の配線層に第１の方向に沿って形成された信号配線１１と、下層の配線層と絶縁膜を介して配置される上層の配線層に第１の方向と交差する第２の方向に沿って形成された基準電位配線１３と、 上層の配線層に基準電位配線１３に沿って近接して形成されたシールド線１４ａ、１４ｂと、を有し、信号配線１１と基準電位配線１３の交差部１５ｃにおいて基準電位配線１３とシールド線１４ａ、１４ｂとの距離が他の部分に比べてより狭くなっていることを特徴とする。 （もっと読む）

【課題】インダクタの下方の層間絶縁膜への水の浸入を抑制し、かつ、インダクタ性能の低下を抑制する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜の上部に設けられたインダクタと、前記半導体基板上に設けられ、前記インダクタの下方の前記層間絶縁膜を前記半導体基板の平面方向で囲む第一の金属壁と、前記半導体基板上に設けられ、前記第一の金属壁で囲まれた領域の外側の前記層間絶縁膜を前記半導体基板の平面方向で挟む一対の第二の金属壁と、を備え、前記第一の金属壁は、前記第一の金属壁の両端部を非接触の状態とする開口を有し、前記第二の金属壁は、前記第一の金属壁の両端部にそれぞれの一端を連結するとともに、前記第一の金属壁で囲まれた領域の外側の位置に開口を有する。 （もっと読む）

【課題】 発振器に含まれる複数の遅延反転増幅回路の配線容量を高い精度で一定にすることにより、容易に正確、かつ高周波数の多相クロックを生成できる発振器を提供する。
【解決手段】 リング状に接続された遅延反転増幅回路１０１〜１０５を、１列にレイアウトし、かつ、遅延反転増幅回路１０２の出力端子から１０３の入力端子までの配線長と、遅延反転増幅回路１０３の出力端子から１０４の入力端子までの配線長と、遅延反転増幅回路１０４の出力端子から１０５の入力端子までの配線長と、遅延反転増幅回路１０５の出力端子から１０１の入力端子までの配線長と、遅延反転増幅回路１０１〜１０５の出力端子と接続されている配線の配線長を全て等しくする。 （もっと読む）

【課題】半導体基板においてダミーパターンの配置密度を高める。
【解決手段】半導体基板１０４には、配線パターン１０２とダミーパターン１０６がレイアウトされる。配線パターン１０２の周囲にはマージン領域がレイアウトされ、マージン領域の周囲にダミー領域がレイアウトされる。このダミー領域に、複数のダミーパターン１０６がレイアウトされる。ダミーパターン１０６は、ダミー領域の延伸方向に配列される。マージン領域とダミー領域は、配線パターン１０２を基準として交互にレイアウトされる。 （もっと読む）

【課題】高周波配線を含む半導体装置において、エロージョンやディッシングを効果的に防いで半導体装置を安定的に製造するとともに、高周波配線への周囲のダミーメタルからの影響を低減して特性を向上させる。
【解決手段】半導体装置１００は、半導体基板上の多層配線層中に設けられた高周波配線１０２と、多層配線層中の半導体基板と高周波配線１０２が設けられた層との間の第２の配線層１２２ｂに設けられたダミーメタル１０４とを含む。ダミーメタル１０４は、平面視で、高周波配線１０２の外縁で囲まれる第１の領域１０６とその周囲の第２の領域１０８とを含む高周波配線近傍領域１１０と、それ以外の外部領域１１２とにそれぞれ分散配置され、高周波配線近傍領域１１０のダミーメタル１０４間の平均間隔が、外部領域１１２のダミーメタル１０４間の平均間隔よりも広い。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）

【課題】配線層間膜の平坦化を行いながら、クラックの伝搬と配線層間膜の剥がれを抑制することを目的とする。
【解決手段】電極パッド１１３形成領域の、低誘電率膜より誘電率の高い配線層間膜からなる多層配線層領域において、ダミービアを形成しないことにより、配線層間膜の平坦化を行いながら、クラックの伝搬と配線層間膜の剥がれを抑制することができる。 （もっと読む）

【課題】多層配線構造を有する半導体装置にダミーパタンを配線空隙に効率よく製造容易的に形成する。
【解決手段】多層配線構造の半導体装置において、狭い配線空隙（Ａｒｅａ＿Ｓ１）に、広い配線空隙（Ａｒｅａ＿Ｓ２）に形成されたダミーパタン（２２，２３）と異なる向きのダミーパタン（２１）が形成されている。 （もっと読む）

【課題】再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について、パッケージング工程で発生する応力を利用してＰＭＯＳＦＥＴの電流駆動能力を制御する。
【解決手段】メタルポスト２１の形成に起因して半導体基板に圧縮応力が生じる範囲内にＰＭＯＳＦＥＴ３１が配置されている。ＰＭＯＳＦＥＴ３１はそのチャネル方向がメタルポスト２３の配置範囲の重心Ｏ及びＰＭＯＳＦＥＴ３１のチャネル領域の配置範囲の重心Ｇを通る直線と直交する向きに配置されている。重心Ｇで、メタルポスト２１の形成に起因して半導体基板に生じる圧縮応力は、重心Ｇの位置で、重心Ｇと中心Ｏを通る直線に直交する方向に印加される。重心Ｇでの圧縮応力の方向とＰＭＯＳＦＥＴ３１のチャネル方向は一致するので、ＰＭＯＳＦＥＴ３１の電流駆動能力は、当該圧縮応力が印加されない場合に比べて向上する。 （もっと読む）

【課題】ピラーを確実に配置することが可能な半導体装置、及びその製造方法を提供する。
【解決手段】本発明の一態様にかかる半導体装置３０は、内部回路領域２０と、内部回路領域２０の外側に設けられたＩ／Ｏ領域１０と、を備える半導体チップ１と、半導体チップ１とフリップチップ接続されたパッケージ基板６と、半導体チップ１とパッケージ基板６との間に配置され、半導体チップ１の最上層配線層１２に含まれる２本以上の接地配線１２ａ上に形成されて、２本以上の接地配線１２ａを接続する導電性のピラー４と、を備えるものである。 （もっと読む）

【課題】小型化を実現し得る半導体装置を提供することにある。
【解決手段】半導体基板に形成され、素子分離領域により画定された第１の素子領域１２ｂと、第１の素子領域上に形成された第１のゲート電極２１ｂと、第１のゲート電極の第１の側における第１の素子領域に形成された第１のソース領域３２Ｓと、第１のゲート電極の第２の側における第１の素子領域に形成された第１のドレイン領域３２Ｄとを有する第１のトランジスタ３６と、第１のゲート電極の第１の側における素子分離領域上に、第１のゲート電極と並行するように形成された第１のパターン３８ａと、第１のソース領域に接続された第１の導体プラグ４４ｃとを有し、第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、第１のパターンは、接地線及び電源線のうちの他方に電気的に接続されている。 （もっと読む）

【課題】ビアの信頼性を改良するための技術を提供する。
【解決手段】別の半導体デバイスが、複数の導電性配線（１２−２０）を含む第１層（２１）および第２層（３３）を含み、複数の非機能的ビアパッド（３４）が、第２層または第１層と第２層との間に含まれる。複数のダングリングビア（４０）は、第１層の特定の領域内に含まれる。ダングリングビアは、第１層の１つまたは複数の配線をビアパッドの対応する一つに接続する。 （もっと読む）