半導体装置および半導体装置設計方法
【課題】半導体基板においてダミーパターンの配置密度を高める。
【解決手段】半導体基板104には、配線パターン102とダミーパターン106がレイアウトされる。配線パターン102の周囲にはマージン領域がレイアウトされ、マージン領域の周囲にダミー領域がレイアウトされる。このダミー領域に、複数のダミーパターン106がレイアウトされる。ダミーパターン106は、ダミー領域の延伸方向に配列される。マージン領域とダミー領域は、配線パターン102を基準として交互にレイアウトされる。
【解決手段】半導体基板104には、配線パターン102とダミーパターン106がレイアウトされる。配線パターン102の周囲にはマージン領域がレイアウトされ、マージン領域の周囲にダミー領域がレイアウトされる。このダミー領域に、複数のダミーパターン106がレイアウトされる。ダミーパターン106は、ダミー領域の延伸方向に配列される。マージン領域とダミー領域は、配線パターン102を基準として交互にレイアウトされる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置とその設計方法に関し、特に、CMP(Chemical Mechanical Polishing)による平坦化プロセスを用いる半導体装置とその設計方法に関する。
【背景技術】
【0002】
近年の半導体デバイス開発において、リソグラフィー法における光学系(光源)の進歩による解像度向上により、焦点深度に対するスペックが非常に厳しくなっている。その反面、微細化技術や多層配線技術の導入により、半導体デバイス表面には複雑な凹凸形状(段差)が形成され、微細なパターンを所望の寸法で加工するのが困難になっている。本問題の解決のために導入されたのがCMP技術である。CMPは、半導体デバイス表面に形成された局所段差やグローバル段差を同時に解消可能な研磨技術である。CMPにより、半導体デバイス表面を平坦化することで焦点深度のスペックを満たし、微細なパターンを正確に加工することが可能となった。しかし、CMPは被研磨面のパターン密度に非常に敏感な研磨特性を示す。パターン密度差が顕著な場所においては、平坦性を劣化させる「ディッシング・エロージョン」が発生し、焦点深度スペックを満たせなくなる問題がある。
【0003】
そこで、電気的に寄与するパターン(以下「配線パターン」と呼ぶ)とは別に、パターン密度差を解消するためのパターン(以下「ダミーパターン」と呼ぶ)を配置しおくことにより(特許文献1参照)、CMP適用時に生じるディッシング・エロ−ジョンといった不具合を抑制する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2006−39687号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ディッシング・エロージョンを効果的に抑制するには、設計基準などで決められた配線パターンとダミーパターンのマージン以上、かつ、過剰マージンとならない最小基準値でダミーパターンを配置することが望ましい。
【0006】
しかし、従来技術においては、ダミーパターン配置可能領域を抽出し、その抽出領域に対して、左下原点、もしくは、中央原点、としてダミーパターンを配置するため、一番重要な配線パターン近傍領域などにおいても、必ずしもダミーパターンが最小基準値で配置されていない。
【0007】
本発明の主たる目的は、ダミーパターンを配線パターンを基準にして配置することにより、最小基準値に近いマージンでダミーパターンを配置することである。
【課題を解決するための手段】
【0008】
本発明における半導体装置は、配線パターンおよびダミーパターンを含む半導体基板を備える。半導体基板においては、配線パターンの周囲に必要最小値になるべく近いマージン領域が形成され、マージン領域の周囲に更にダミー配置領域が形成される。ダミーパターンは、ダミー配置領域内に形成される。また、配線パターンからのマージン領域、ダミーパターン同士のマージン領域の幅は、それぞれ対象の設計基準値の最小値を適用する。
【0009】
本発明における半導体装置の設計方法は、配線パターンおよびダミーパターンのレイアウトを設計するための方法に関する。この設計方法においては、半導体基板上における配線パターンの配線領域を設定し、配線領域の周囲に配線パターンとダミーパターンとの必要なマージン領域を設定し、マージン領域の周囲にダミー領域を設定した上で、ダミー領域の延伸方向に複数のダミーパターンをレイアウトする。
【発明の効果】
【0010】
本発明によれば、半導体基板において必要最小限のマージンにてダミーパターンを配置することにより、ディッシング・エロージョンを抑制しやすくなる。その結果、安定した平坦化が可能となり、焦点深度に対するスペックに対応加えて、レイアウト密度を高めやすくなる。
【図面の簡単な説明】
【0011】
【図1】半導体装置における配線パターンのレイアウト図である。
【図2】部分領域P1における配線パターンのレイアウト図である。
【図3】部分領域P1におけるマージン領域のレイアウト図である。
【図4】部分領域P1におけるダミー領域のレイアウト図である。
【図5】部分領域P1におけるダミーパターン作成時の第1のレイアウト図である。
【図6】部分領域P1におけるダミーパターン作成時の第2のレイアウト図である。
【図7】部分領域P1におけるダミーパターンのレイアウト図である。
【図8】部分領域P1における2層目のマージン領域のレイアウト図である。
【図9】部分領域P1における2層目ダミーパターンのレイアウト図である。
【図10】部分領域P1におけるダミーパターンの全体的なレイアウト図である。
【図11】部分領域P2における配線パターンのレイアウト図である。
【図12】部分領域P2におけるマージン領域、ダミー領域のレイアウト図である。
【図13】部分領域P2におけるダミーパターンのレイアウト図である。
【図14】部分領域P3における配線パターン、マージン領域、ダミー領域のレイアウト図である。
【図15】部分領域P3におけるダミーパターンのレイアウト図である。
【図16】ダミーパターンの設計過程を示すフローチャートである。
【発明を実施するための形態】
【0012】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【0013】
図1は、半導体装置100における配線パターン102のレイアウト図である。同図右方向にx軸、上方向にy軸、紙面から手前に向かう方向にz軸を設定する。z軸方向が膜厚方向である。半導体基板104のxy平面には、複数の配線パターン102がレイアウトされる。配線パターン102は、半導体装置100に形成されるトランジスタやキャパシタ等の各種電子素子を連結するための金属配線である。配線パターン102は、層間絶縁膜によりいったん埋められたあと、CMPプロセスによりxy平面は平坦化される。
【0014】
配線パターン102が形成される領域を「配線領域」、配線パターン102が形成されない領域を「非配線領域」とよぶことにする。CMPによる平坦化を安定させるために非配線領域にはダミーパターンとよばれる金属配線が配置される。ダミーパターンを配置することにより、xy平面方向における配線分布が一様化される。ダミーパターンは、マージン一定(スペース一定)、かつ、一様に配置することが望ましい。本実施形態においては、非配線領域へのダミーパターンの配置方法について提案する。
【0015】
半導体装置100を実際に製造する前に、半導体基板104における配線パターン102やダミーパターンのレイアウトは設計ソフトウェア(半導体装置設計支援プログラム)によりデザインされる。本実施形態においては、ダミーパターンのレイアウトは配線パターン102を基準として、所定のアルゴリズムにしたがって決定される。図2以降においては、図1に示す部分領域P1、P2、P3の周辺を対象として、それぞれ、ダミーパターンの配置方法を説明する。まず、部分領域P1により基本的な考え方について説明し、部分領域P2、P3により応用的な考え方を説明する。
【0016】
図2は、部分領域P1における配線パターン102のレイアウト図である。本実施形態においては、配線パターン102の周縁から放射状にダミーパターンを配列していく。図2は、配線パターン102の端部を拡大した図である。
【0017】
図3は、部分領域P1におけるマージン領域108のレイアウト図である。配線パターン102(配線領域)を囲むように、ダミーパターンに対して所定幅のマージン領域108が設定される。配線領域と配線パターン102のレイアウト領域は完全一致でもよいが、少なくとも配線領域は配線パターン102を含む領域として設定されればよい。
【0018】
図4は、部分領域P1におけるダミー領域110のレイアウト図である。マージン領域108を囲むように、更に、所定幅のダミー領域110が設定される。
【0019】
図5、図6は、部分領域P1におけるダミーパターン106の作成時のレイアウト図である。図7は、ダミーパターン106の作成後のレイアウト図である。ダミーパターン106は、ダミー領域110に配列される。まず、ダミー領域110の角部分に正方形のダミーパターン106a、106bが設定される(図5)。ダミーパターン106a、106bに対して必要なマージンを付加した領域を設定し、その領域に更にダミーパターンを設定する(図6)。
【0020】
次に、ダミーパターン106a、106b以外の各ダミーパターンの面積を算出する。設計基準などで決められた面積基準を満たない大面積図形に関しては、面積基準を満たすまで、対象図形の分割処理をおこなう。また、面積基準を満たない小面積図形に関しては、対象図形の拡幅処理をおこなう。拡幅処理に際しては、拡幅図形とダミー領域110のOR処理を取ることで、X軸方向・Y軸方向の拡幅をコントロールできる。こうして、正方形または長方形の複数種類のダミーパターン106が配線パターン102を囲むように配置される(図7)。
【0021】
なお、実際に半導体装置100を製造するときには、配線パターン102とダミーパターン106は同一プロセスにて形成される。このため、配線パターン102とダミーパターン106は同一の材質であることが多い。
【0022】
図8は、部分領域P1における2層目のマージン領域108のレイアウト図である。ダミーパターン106の外側には、2層目のマージン領域108が設定される。ここでのマージン領域108は、ダミーパターン間のマージン領域である。図3のマージン領域108の幅と図8のマージン領域108の幅は、同一であってもよいが、同一である必要もない。
【0023】
図9は、部分領域P1における2層目のダミーパターン106のレイアウト図である。2層目のマージン領域108の外側にも、更に、ダミー領域110が設定される。そして、このダミー領域110にダミーパターン106が再び配列される。配列方法は図5に関連して説明した内容と同様である。以下同様であり、配線パターン102の周囲には、マージン領域108とダミー領域110(ダミーパターン106)が交互に配置される。
【0024】
図10は、部分領域P1におけるダミーパターン106の全体的なレイアウト図である。図2〜図9に関連して説明したように、配線パターン102の周辺にマージン領域108とダミー領域110を交互に配置していくことにより、非配線領域はマージン領域108とダミー領域110のいずれかに埋められていく。図10に示すように、配線パターン102からみるとダミーパターン106が放射状に配列される。この結果、ダミーパターン106を非配線領域に一様かつ高密度にてレイアウトできる。
【0025】
図11は、部分領域P2における配線パターン102のレイアウト図である。部分領域P2においては、2つの配線パターン102a、102bが共にy方向に延びている。また、配線パターン102aと配線パターン102bは互いに接近している。
【0026】
図12は、部分領域P2におけるマージン領域108、ダミー領域110のレイアウト図である。図3と同様、配線パターン102a、102bの周囲にそれぞれマージン領域108a、108bを設定する。次に、マージン領域108a、108bの周囲にそれぞれダミー領域110a、110bを設定する。部分領域P2においては、配線パターン102aと配線パターン102aが近いため、ダミー領域110aとダミー領域110bが一部重複している。この重複部分を「重複領域112」とよぶことにする。
【0027】
図13は、部分領域P2におけるダミーパターン106のレイアウト図である。部分領域P2においては、ダミー領域110aとダミー領域110bは結合される。いいかえれば、重複領域112は、ダミー領域110a、110bの共有のダミー領域となる。こうして結合されたダミー領域110a、110bに、図5〜図7に関連して説明したのと同様の方法にて、ダミーパターン106を設定する。ダミーパターン106の周縁には、更に、マージン領域108とダミー領域110が交互に配置される。
【0028】
なお、ダミー領域110ではなくマージン領域108に重複が発生したときも、重複部分においてマージン領域108を結合してもよい。
【0029】
図14は、部分領域P3における配線パターン102、マージン領域108、ダミー領域110のレイアウト図である。部分領域P3においても、配線パターン102c、102dが共にy方向に延びている。配線パターン102c、102dは接近しているが、部分領域P2の配線パターン102a、102bほど接近していない。
【0030】
配線パターン102c、102dの周囲にはマージン領域108c、108dが設定され、その周囲には更にダミー領域110c、110dが設定される。部分領域P3においてはダミー領域110c、110dの重複は発生していないが、ダミー領域110c、110dの間のマージン114が狭くなっている。部分領域P3において、ダミー領域110cとダミー領域110dが所定の閾値以下のマージン114にて隣接する領域を「近接領域116」とよぶ。閾値は任意でよいが、たとえば、解像度の限界値として定められてもよい。
【0031】
配線パターン102a用のダミー領域110cと配線パターン102b用のダミー領域110dは近接領域116において結合される。いいかえれば、近接領域116は、ダミー領域110c、110dの共有のダミー領域となる。
【0032】
図15は、部分領域P3におけるダミーパターン106のレイアウト図である。部分領域P3においては、ダミー領域110c、110dは近接領域116において結合され、この結合されたダミー領域110c、110dにダミーパターン106を配列する。ダミーパターン106の周縁には、更に、マージン領域108とダミー領域110が交互に配置される。
【0033】
なお、ダミー領域110ではなくマージン領域108が近接したときも、隣接部分においてマージン領域108を結合してもよい。
【0034】
図16は、ダミーパターン106の設計過程を示すフローチャートである。設計者は、パーソナルコンピュータなどに導入される設計用ソフトウェア(半導体装置設計支援プログラム)により、半導体基板104における配線パターン102とダミーパターン106のレイアウトを決定していく。本実施形態においては、設計者は、まず、配線パターン102のレイアウトを決定する(S10)。次に、配線領域を指定する(S11)。残りの領域が非配線領域となる。S10、S11は手動の作業であり、S12以降の処理は自動実行される。したがって、以下の各機能は、このような半導体装置設計支援プログラムの機能として実現される。
【0035】
まず、すべての配線パターン102の周囲にマージン領域108を設定する(S12)。次に、どのマージン領域108の周囲にもダミー領域110を設定できるだけの余裕スペースが残っていなければ(S14のN)、処理は終了する。余裕スペースが残っていれば(S14のY)、マージン領域108の周囲にダミー領域110を設定する(S16)。
【0036】
ダミー領域110に一部でも重複が発生していれば(S18)、図12、図13に関連して説明したようにダミー領域110が結合される(S20)。重複がなければ(S18のN)、S20はスキップされる。
【0037】
隣り合うダミー領域110のマージン114が所定閾値以下であれば、いいかえれば、近接領域116があれば(S22のY)、図14、図15に関連して説明したようにダミー領域110が結合される(S24)。近接がなければ(S22のN)、S24はスキップされる。
【0038】
このようにして設定されたダミー領域110に、ダミーパターン106を設定する(S26)。いずれかのダミー領域110に更にマージン領域108を設定する余裕があれば(S28のY)、処理はS12に戻り、再びマージン領域108が設定される。余裕がなければ(S28のN)、処理は終了する。配線パターン102(配線領域)を基準として、マージン領域108とダミー領域110が非配線領域が完全に埋まるまで交互に設定される。
【0039】
以上、実施形態に基づいて、ダミーパターン106のレイアウト方法について説明した。本実施形態によれば、非配線領域において、ダミーパターン106を一様かつ高密度にて配置しやすくなる。ダミー領域110を重複部分や近接部分で適宜結合することにより、多様な配線パターン102に対応しやすくなる。特に、ダミー領域110を近接部分で結合すれば、マージン領域108が過度に狭くなるのを防止できる。また、ダミーパターン106は、すべて、xy方向の長方形、正方形として形成できる。斜め方向や特殊形状のダミーパターン106は不要であるため、製造しやすいというメリットもある。
【0040】
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【符号の説明】
【0041】
100 半導体装置、102 配線パターン、104 半導体基板、106 ダミーパターン、108 マージン領域、110 ダミー領域、112 重複領域、114 マージン、116 近接領域、P1〜P3 部分領域。
【技術分野】
【0001】
本発明は半導体装置とその設計方法に関し、特に、CMP(Chemical Mechanical Polishing)による平坦化プロセスを用いる半導体装置とその設計方法に関する。
【背景技術】
【0002】
近年の半導体デバイス開発において、リソグラフィー法における光学系(光源)の進歩による解像度向上により、焦点深度に対するスペックが非常に厳しくなっている。その反面、微細化技術や多層配線技術の導入により、半導体デバイス表面には複雑な凹凸形状(段差)が形成され、微細なパターンを所望の寸法で加工するのが困難になっている。本問題の解決のために導入されたのがCMP技術である。CMPは、半導体デバイス表面に形成された局所段差やグローバル段差を同時に解消可能な研磨技術である。CMPにより、半導体デバイス表面を平坦化することで焦点深度のスペックを満たし、微細なパターンを正確に加工することが可能となった。しかし、CMPは被研磨面のパターン密度に非常に敏感な研磨特性を示す。パターン密度差が顕著な場所においては、平坦性を劣化させる「ディッシング・エロージョン」が発生し、焦点深度スペックを満たせなくなる問題がある。
【0003】
そこで、電気的に寄与するパターン(以下「配線パターン」と呼ぶ)とは別に、パターン密度差を解消するためのパターン(以下「ダミーパターン」と呼ぶ)を配置しおくことにより(特許文献1参照)、CMP適用時に生じるディッシング・エロ−ジョンといった不具合を抑制する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2006−39687号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ディッシング・エロージョンを効果的に抑制するには、設計基準などで決められた配線パターンとダミーパターンのマージン以上、かつ、過剰マージンとならない最小基準値でダミーパターンを配置することが望ましい。
【0006】
しかし、従来技術においては、ダミーパターン配置可能領域を抽出し、その抽出領域に対して、左下原点、もしくは、中央原点、としてダミーパターンを配置するため、一番重要な配線パターン近傍領域などにおいても、必ずしもダミーパターンが最小基準値で配置されていない。
【0007】
本発明の主たる目的は、ダミーパターンを配線パターンを基準にして配置することにより、最小基準値に近いマージンでダミーパターンを配置することである。
【課題を解決するための手段】
【0008】
本発明における半導体装置は、配線パターンおよびダミーパターンを含む半導体基板を備える。半導体基板においては、配線パターンの周囲に必要最小値になるべく近いマージン領域が形成され、マージン領域の周囲に更にダミー配置領域が形成される。ダミーパターンは、ダミー配置領域内に形成される。また、配線パターンからのマージン領域、ダミーパターン同士のマージン領域の幅は、それぞれ対象の設計基準値の最小値を適用する。
【0009】
本発明における半導体装置の設計方法は、配線パターンおよびダミーパターンのレイアウトを設計するための方法に関する。この設計方法においては、半導体基板上における配線パターンの配線領域を設定し、配線領域の周囲に配線パターンとダミーパターンとの必要なマージン領域を設定し、マージン領域の周囲にダミー領域を設定した上で、ダミー領域の延伸方向に複数のダミーパターンをレイアウトする。
【発明の効果】
【0010】
本発明によれば、半導体基板において必要最小限のマージンにてダミーパターンを配置することにより、ディッシング・エロージョンを抑制しやすくなる。その結果、安定した平坦化が可能となり、焦点深度に対するスペックに対応加えて、レイアウト密度を高めやすくなる。
【図面の簡単な説明】
【0011】
【図1】半導体装置における配線パターンのレイアウト図である。
【図2】部分領域P1における配線パターンのレイアウト図である。
【図3】部分領域P1におけるマージン領域のレイアウト図である。
【図4】部分領域P1におけるダミー領域のレイアウト図である。
【図5】部分領域P1におけるダミーパターン作成時の第1のレイアウト図である。
【図6】部分領域P1におけるダミーパターン作成時の第2のレイアウト図である。
【図7】部分領域P1におけるダミーパターンのレイアウト図である。
【図8】部分領域P1における2層目のマージン領域のレイアウト図である。
【図9】部分領域P1における2層目ダミーパターンのレイアウト図である。
【図10】部分領域P1におけるダミーパターンの全体的なレイアウト図である。
【図11】部分領域P2における配線パターンのレイアウト図である。
【図12】部分領域P2におけるマージン領域、ダミー領域のレイアウト図である。
【図13】部分領域P2におけるダミーパターンのレイアウト図である。
【図14】部分領域P3における配線パターン、マージン領域、ダミー領域のレイアウト図である。
【図15】部分領域P3におけるダミーパターンのレイアウト図である。
【図16】ダミーパターンの設計過程を示すフローチャートである。
【発明を実施するための形態】
【0012】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【0013】
図1は、半導体装置100における配線パターン102のレイアウト図である。同図右方向にx軸、上方向にy軸、紙面から手前に向かう方向にz軸を設定する。z軸方向が膜厚方向である。半導体基板104のxy平面には、複数の配線パターン102がレイアウトされる。配線パターン102は、半導体装置100に形成されるトランジスタやキャパシタ等の各種電子素子を連結するための金属配線である。配線パターン102は、層間絶縁膜によりいったん埋められたあと、CMPプロセスによりxy平面は平坦化される。
【0014】
配線パターン102が形成される領域を「配線領域」、配線パターン102が形成されない領域を「非配線領域」とよぶことにする。CMPによる平坦化を安定させるために非配線領域にはダミーパターンとよばれる金属配線が配置される。ダミーパターンを配置することにより、xy平面方向における配線分布が一様化される。ダミーパターンは、マージン一定(スペース一定)、かつ、一様に配置することが望ましい。本実施形態においては、非配線領域へのダミーパターンの配置方法について提案する。
【0015】
半導体装置100を実際に製造する前に、半導体基板104における配線パターン102やダミーパターンのレイアウトは設計ソフトウェア(半導体装置設計支援プログラム)によりデザインされる。本実施形態においては、ダミーパターンのレイアウトは配線パターン102を基準として、所定のアルゴリズムにしたがって決定される。図2以降においては、図1に示す部分領域P1、P2、P3の周辺を対象として、それぞれ、ダミーパターンの配置方法を説明する。まず、部分領域P1により基本的な考え方について説明し、部分領域P2、P3により応用的な考え方を説明する。
【0016】
図2は、部分領域P1における配線パターン102のレイアウト図である。本実施形態においては、配線パターン102の周縁から放射状にダミーパターンを配列していく。図2は、配線パターン102の端部を拡大した図である。
【0017】
図3は、部分領域P1におけるマージン領域108のレイアウト図である。配線パターン102(配線領域)を囲むように、ダミーパターンに対して所定幅のマージン領域108が設定される。配線領域と配線パターン102のレイアウト領域は完全一致でもよいが、少なくとも配線領域は配線パターン102を含む領域として設定されればよい。
【0018】
図4は、部分領域P1におけるダミー領域110のレイアウト図である。マージン領域108を囲むように、更に、所定幅のダミー領域110が設定される。
【0019】
図5、図6は、部分領域P1におけるダミーパターン106の作成時のレイアウト図である。図7は、ダミーパターン106の作成後のレイアウト図である。ダミーパターン106は、ダミー領域110に配列される。まず、ダミー領域110の角部分に正方形のダミーパターン106a、106bが設定される(図5)。ダミーパターン106a、106bに対して必要なマージンを付加した領域を設定し、その領域に更にダミーパターンを設定する(図6)。
【0020】
次に、ダミーパターン106a、106b以外の各ダミーパターンの面積を算出する。設計基準などで決められた面積基準を満たない大面積図形に関しては、面積基準を満たすまで、対象図形の分割処理をおこなう。また、面積基準を満たない小面積図形に関しては、対象図形の拡幅処理をおこなう。拡幅処理に際しては、拡幅図形とダミー領域110のOR処理を取ることで、X軸方向・Y軸方向の拡幅をコントロールできる。こうして、正方形または長方形の複数種類のダミーパターン106が配線パターン102を囲むように配置される(図7)。
【0021】
なお、実際に半導体装置100を製造するときには、配線パターン102とダミーパターン106は同一プロセスにて形成される。このため、配線パターン102とダミーパターン106は同一の材質であることが多い。
【0022】
図8は、部分領域P1における2層目のマージン領域108のレイアウト図である。ダミーパターン106の外側には、2層目のマージン領域108が設定される。ここでのマージン領域108は、ダミーパターン間のマージン領域である。図3のマージン領域108の幅と図8のマージン領域108の幅は、同一であってもよいが、同一である必要もない。
【0023】
図9は、部分領域P1における2層目のダミーパターン106のレイアウト図である。2層目のマージン領域108の外側にも、更に、ダミー領域110が設定される。そして、このダミー領域110にダミーパターン106が再び配列される。配列方法は図5に関連して説明した内容と同様である。以下同様であり、配線パターン102の周囲には、マージン領域108とダミー領域110(ダミーパターン106)が交互に配置される。
【0024】
図10は、部分領域P1におけるダミーパターン106の全体的なレイアウト図である。図2〜図9に関連して説明したように、配線パターン102の周辺にマージン領域108とダミー領域110を交互に配置していくことにより、非配線領域はマージン領域108とダミー領域110のいずれかに埋められていく。図10に示すように、配線パターン102からみるとダミーパターン106が放射状に配列される。この結果、ダミーパターン106を非配線領域に一様かつ高密度にてレイアウトできる。
【0025】
図11は、部分領域P2における配線パターン102のレイアウト図である。部分領域P2においては、2つの配線パターン102a、102bが共にy方向に延びている。また、配線パターン102aと配線パターン102bは互いに接近している。
【0026】
図12は、部分領域P2におけるマージン領域108、ダミー領域110のレイアウト図である。図3と同様、配線パターン102a、102bの周囲にそれぞれマージン領域108a、108bを設定する。次に、マージン領域108a、108bの周囲にそれぞれダミー領域110a、110bを設定する。部分領域P2においては、配線パターン102aと配線パターン102aが近いため、ダミー領域110aとダミー領域110bが一部重複している。この重複部分を「重複領域112」とよぶことにする。
【0027】
図13は、部分領域P2におけるダミーパターン106のレイアウト図である。部分領域P2においては、ダミー領域110aとダミー領域110bは結合される。いいかえれば、重複領域112は、ダミー領域110a、110bの共有のダミー領域となる。こうして結合されたダミー領域110a、110bに、図5〜図7に関連して説明したのと同様の方法にて、ダミーパターン106を設定する。ダミーパターン106の周縁には、更に、マージン領域108とダミー領域110が交互に配置される。
【0028】
なお、ダミー領域110ではなくマージン領域108に重複が発生したときも、重複部分においてマージン領域108を結合してもよい。
【0029】
図14は、部分領域P3における配線パターン102、マージン領域108、ダミー領域110のレイアウト図である。部分領域P3においても、配線パターン102c、102dが共にy方向に延びている。配線パターン102c、102dは接近しているが、部分領域P2の配線パターン102a、102bほど接近していない。
【0030】
配線パターン102c、102dの周囲にはマージン領域108c、108dが設定され、その周囲には更にダミー領域110c、110dが設定される。部分領域P3においてはダミー領域110c、110dの重複は発生していないが、ダミー領域110c、110dの間のマージン114が狭くなっている。部分領域P3において、ダミー領域110cとダミー領域110dが所定の閾値以下のマージン114にて隣接する領域を「近接領域116」とよぶ。閾値は任意でよいが、たとえば、解像度の限界値として定められてもよい。
【0031】
配線パターン102a用のダミー領域110cと配線パターン102b用のダミー領域110dは近接領域116において結合される。いいかえれば、近接領域116は、ダミー領域110c、110dの共有のダミー領域となる。
【0032】
図15は、部分領域P3におけるダミーパターン106のレイアウト図である。部分領域P3においては、ダミー領域110c、110dは近接領域116において結合され、この結合されたダミー領域110c、110dにダミーパターン106を配列する。ダミーパターン106の周縁には、更に、マージン領域108とダミー領域110が交互に配置される。
【0033】
なお、ダミー領域110ではなくマージン領域108が近接したときも、隣接部分においてマージン領域108を結合してもよい。
【0034】
図16は、ダミーパターン106の設計過程を示すフローチャートである。設計者は、パーソナルコンピュータなどに導入される設計用ソフトウェア(半導体装置設計支援プログラム)により、半導体基板104における配線パターン102とダミーパターン106のレイアウトを決定していく。本実施形態においては、設計者は、まず、配線パターン102のレイアウトを決定する(S10)。次に、配線領域を指定する(S11)。残りの領域が非配線領域となる。S10、S11は手動の作業であり、S12以降の処理は自動実行される。したがって、以下の各機能は、このような半導体装置設計支援プログラムの機能として実現される。
【0035】
まず、すべての配線パターン102の周囲にマージン領域108を設定する(S12)。次に、どのマージン領域108の周囲にもダミー領域110を設定できるだけの余裕スペースが残っていなければ(S14のN)、処理は終了する。余裕スペースが残っていれば(S14のY)、マージン領域108の周囲にダミー領域110を設定する(S16)。
【0036】
ダミー領域110に一部でも重複が発生していれば(S18)、図12、図13に関連して説明したようにダミー領域110が結合される(S20)。重複がなければ(S18のN)、S20はスキップされる。
【0037】
隣り合うダミー領域110のマージン114が所定閾値以下であれば、いいかえれば、近接領域116があれば(S22のY)、図14、図15に関連して説明したようにダミー領域110が結合される(S24)。近接がなければ(S22のN)、S24はスキップされる。
【0038】
このようにして設定されたダミー領域110に、ダミーパターン106を設定する(S26)。いずれかのダミー領域110に更にマージン領域108を設定する余裕があれば(S28のY)、処理はS12に戻り、再びマージン領域108が設定される。余裕がなければ(S28のN)、処理は終了する。配線パターン102(配線領域)を基準として、マージン領域108とダミー領域110が非配線領域が完全に埋まるまで交互に設定される。
【0039】
以上、実施形態に基づいて、ダミーパターン106のレイアウト方法について説明した。本実施形態によれば、非配線領域において、ダミーパターン106を一様かつ高密度にて配置しやすくなる。ダミー領域110を重複部分や近接部分で適宜結合することにより、多様な配線パターン102に対応しやすくなる。特に、ダミー領域110を近接部分で結合すれば、マージン領域108が過度に狭くなるのを防止できる。また、ダミーパターン106は、すべて、xy方向の長方形、正方形として形成できる。斜め方向や特殊形状のダミーパターン106は不要であるため、製造しやすいというメリットもある。
【0040】
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【符号の説明】
【0041】
100 半導体装置、102 配線パターン、104 半導体基板、106 ダミーパターン、108 マージン領域、110 ダミー領域、112 重複領域、114 マージン、116 近接領域、P1〜P3 部分領域。
【特許請求の範囲】
【請求項1】
配線パターンおよびダミーパターンを含む半導体基板を備え、
前記半導体基板においては、前記配線パターンの周囲にマージン領域が形成され、前記マージン領域の周囲に更にダミー領域が形成されており、
前記ダミーパターンは前記ダミー領域に形成され、かつ、前記マージン領域の幅が略一定であることを特徴とする半導体装置。
【請求項2】
前記ダミーパターンは、前記ダミー領域の延伸方向に配列されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ダミーパターンは、複数種類の形状を有することを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記ダミー領域の屈曲部分にも、前記ダミーパターンが配置されることを特徴とする請求項2に記載の半導体装置。
【請求項5】
前記ダミー領域の延伸方向には、前記延伸方向に延びる長方形状のダミーパターンが配列されることを特徴とする請求項2に記載の半導体装置。
【請求項6】
第1の配線パターンに対して確保される第1のダミー領域と第2の配線パターンに対して確保される第2のダミー領域が重なるとき、重複部分における前記第1および第2のダミー領域は共有のダミー領域として結合されることを特徴とする請求項2に記載の半導体装置。
【請求項7】
第1の配線パターンに対して確保される第1のダミー領域と第2の配線パターンに対して確保される第2のダミー領域が所定閾値以下のマージンにて隣接するとき、隣接部分における前記第1および第2のダミー領域は前記マージンも含めた共有のダミー領域として結合されることを特徴とする請求項2に記載の半導体装置。
【請求項8】
前記配線パターンの周囲には前記マージン領域と前記ダミー領域が交互に形成されることを特徴とする請求項1に記載の半導体装置。
【請求項9】
配線パターンおよびダミーパターンを含む半導体基板を備え、
前記半導体基板においては、前記配線パターンの周囲にマージン領域が形成され、前記マージン領域の周囲に更にダミー領域が形成されており、
前記ダミーパターンは、前記ダミー領域の延伸方向に配列されることを特徴とする半導体装置。
【請求項10】
配線パターンおよびダミーパターンのレイアウトを設計するための方法であって、
半導体基板上における前記配線パターンの配線領域を設定するステップと、
前記配線領域の周囲にマージン領域を設定するステップと、
前記マージン領域の周囲にダミー領域を設定するステップと、
前記ダミー領域の延伸方向に複数の前記ダミーパターンを配列するステップと、を含むことを特徴とする半導体装置設計方法。
【請求項11】
前記マージン領域の幅が略一定であることを特徴とする請求項10に記載の半導体装置設計方法。
【請求項12】
第1の配線パターンに対して確保される第1のダミー領域と、第2の配線パターンに対して確保される第2のダミー領域が重なるときには、重複部分における前記第1および第2のダミー領域を共有のダミー領域として結合するステップ、を更に含むことを特徴とする請求項10に記載の半導体装置設計方法。
【請求項13】
第1の配線パターンに対して確保される第1のダミー領域と、第2の配線パターンに対して確保される第2のダミー領域の間のマージンが所定閾値以下にて隣接するとき、隣接部分における前記第1および第2のダミー領域を前記マージンも含めた共有のダミー領域として結合するステップ、を更に含むことを特徴とする請求項10に記載の半導体装置設計方法。
【請求項1】
配線パターンおよびダミーパターンを含む半導体基板を備え、
前記半導体基板においては、前記配線パターンの周囲にマージン領域が形成され、前記マージン領域の周囲に更にダミー領域が形成されており、
前記ダミーパターンは前記ダミー領域に形成され、かつ、前記マージン領域の幅が略一定であることを特徴とする半導体装置。
【請求項2】
前記ダミーパターンは、前記ダミー領域の延伸方向に配列されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ダミーパターンは、複数種類の形状を有することを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記ダミー領域の屈曲部分にも、前記ダミーパターンが配置されることを特徴とする請求項2に記載の半導体装置。
【請求項5】
前記ダミー領域の延伸方向には、前記延伸方向に延びる長方形状のダミーパターンが配列されることを特徴とする請求項2に記載の半導体装置。
【請求項6】
第1の配線パターンに対して確保される第1のダミー領域と第2の配線パターンに対して確保される第2のダミー領域が重なるとき、重複部分における前記第1および第2のダミー領域は共有のダミー領域として結合されることを特徴とする請求項2に記載の半導体装置。
【請求項7】
第1の配線パターンに対して確保される第1のダミー領域と第2の配線パターンに対して確保される第2のダミー領域が所定閾値以下のマージンにて隣接するとき、隣接部分における前記第1および第2のダミー領域は前記マージンも含めた共有のダミー領域として結合されることを特徴とする請求項2に記載の半導体装置。
【請求項8】
前記配線パターンの周囲には前記マージン領域と前記ダミー領域が交互に形成されることを特徴とする請求項1に記載の半導体装置。
【請求項9】
配線パターンおよびダミーパターンを含む半導体基板を備え、
前記半導体基板においては、前記配線パターンの周囲にマージン領域が形成され、前記マージン領域の周囲に更にダミー領域が形成されており、
前記ダミーパターンは、前記ダミー領域の延伸方向に配列されることを特徴とする半導体装置。
【請求項10】
配線パターンおよびダミーパターンのレイアウトを設計するための方法であって、
半導体基板上における前記配線パターンの配線領域を設定するステップと、
前記配線領域の周囲にマージン領域を設定するステップと、
前記マージン領域の周囲にダミー領域を設定するステップと、
前記ダミー領域の延伸方向に複数の前記ダミーパターンを配列するステップと、を含むことを特徴とする半導体装置設計方法。
【請求項11】
前記マージン領域の幅が略一定であることを特徴とする請求項10に記載の半導体装置設計方法。
【請求項12】
第1の配線パターンに対して確保される第1のダミー領域と、第2の配線パターンに対して確保される第2のダミー領域が重なるときには、重複部分における前記第1および第2のダミー領域を共有のダミー領域として結合するステップ、を更に含むことを特徴とする請求項10に記載の半導体装置設計方法。
【請求項13】
第1の配線パターンに対して確保される第1のダミー領域と、第2の配線パターンに対して確保される第2のダミー領域の間のマージンが所定閾値以下にて隣接するとき、隣接部分における前記第1および第2のダミー領域を前記マージンも含めた共有のダミー領域として結合するステップ、を更に含むことを特徴とする請求項10に記載の半導体装置設計方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2012−253071(P2012−253071A)
【公開日】平成24年12月20日(2012.12.20)
【国際特許分類】
【出願番号】特願2011−122292(P2011−122292)
【出願日】平成23年5月31日(2011.5.31)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成24年12月20日(2012.12.20)
【国際特許分類】
【出願日】平成23年5月31日(2011.5.31)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
[ Back to top ]