【課題】常時動作領域と電源遮断可能領域とが混在する半導体集積回路を提供する。
【解決手段】半導体基板に設けられ、複数の基本セル（１０）の配置が可能なセル配置領域と、空間的に前記セル配置領域と重なって設けられた基本電源配線（１１）と、前記基本電源配線（１１）から前記セル配置領域への電源供給を停止するスイッチセル（６）と、前記スイッチセル（６）に隣接して前記セル配置領域に配置され、前記スイッチセル（６）が前記セル配置領域への電源供給を停止した場合においても、前記スイッチセル（６）から電源供給を受ける常時動作セル（５）とを具備する。 （もっと読む）

【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板１０上にメインブロック１１と周辺ブロック１２とが混載された半導体集積回路において、半導体基板１０上のメインブロック１１に形成され、第１のトレンチキャパシタを有するメイン回路と、半導体基板１０上の周辺ブロック１２に形成され、第２のトレンチキャパシタを有するアナログ回路とを備える。 （もっと読む）

【課題】セルベースの半導体集積回路において、異なるセル高さを有するセルを効率良く配置するための技術を提供する。
【解決手段】半導体集積回路が、基準ハイトセル３０、マルチハイトセル４０、ＶＤＤ電源配線、ＶＳＳ電源配線を備え、マルチハイトセルは、Ｙ軸方向に延伸するＶＤＤ側電源供給配線５Ｂ、ＶＳＳ側電源供給配線６Ｂを備え、基準ハイトセルの高さをａ、マルチハイトセルの高さをｂ、ＶＤＤ、ＶＳＳ電源配線の幅をｗとしたときに、ＶＳＳ側電源供給配線は、少なくとも、マルチハイトセルの下端からｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ａ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられ、ＶＤＤ側電源供給配線は、少なくとも、マルチハイトセルの下端からａ＋ｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられる。 （もっと読む）

【課題】フィードバックパスのバラツキの影響を最小限に抑え、クロックの位相の調整を高精度に行うことができるクロック分配回路を提供する。
【解決手段】クロック分配回路２１は、クロック信号を生成するクロック生成回路、前記クロック信号が分配されるクロック分配網２２、前記クロック分配網の分岐点Ｎ１を通じて分配されるクロック信号で動作する順序回路２６、を有する。クロック分配回路は更に、前記分岐点から分岐した前記クロック信号をフィードバック信号として入力し、該入力したフィードバック信号とリファレンスクロック信号とに基づいて、前記クロック信号を前記クロック分配網へ出力するクロック生成回路を有する。前記分岐点は、前記クロック分配網の順序回路の前段のクロックドライバ２５のうち、前記クロック生成回路の近傍にあるクロックドライバに設けられる。 （もっと読む）

【課題】配線層に形成される信号配線をなるべく迂回させずに配線できるように電源スタックビアが配置された半導体集積回路を提供すること。
【解決手段】半導体集積回路は、第１の方向に延伸された第１，第２の下層電源配線１１Ａ，１１Ｂと、第２の方向に延伸された第１，第２の上層電源配線１２Ａ，１２Ｂと、上層，下層電源配線を接続させる第１，第２接続部３Ａ，３Ｂと、を備え、第１，第２接続部は、第１，第２の接続用配線２６Ａ，２６Ｂと、第１，第２の位置変換用配線２７Ａ，２７Ｂと、第１，第２の上側ビア２８Ａ，２８Ｂと、を有して構成され、第１，第２の接続用配線は、第２の方向に沿った同一ライン上に配置され、第１，第２の位置変換用配線は、第１，第２の接続用配線を第２の方向に沿って延長した領域内に形成され、第１，第２の上側ビアは、第１の方向に沿った同一ライン上となる位置に配置される。 （もっと読む）

【課題】ＥＭＩ低減に有効な半導体集積回路システムを提供する。
【解決手段】バスライン８上に配置された中央演算処理装置１と、演算論理装置６と、デカップリングキャパシタ形成領域１００・合成論理形成領域２００・インピーダンス形成領域３００を有する半導体集積回路４００と、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６・電源配線配置配線情報格納部２８を有する記憶装置２とを備え、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６のそれぞれの格納データに基づいて、それぞれ合成論理形成領域２００・デカップリングキャパシタ形成領域１００・インピーダンス形成領域３００における配置配線を実行する半導体集積回路システム１０。 （もっと読む）

【課題】フロアプラン設計におけるイタレーションを防ぎ、設計期間を短縮する。
【解決手段】複数の回路モジュールの接続情報を含むネットリストと、前記複数の回路モジュールにグループを設定するためのグループ設定情報と、を記憶部に記憶し、ネットリスト及びグループ設定情報に基づき、複数の回路モジュールにグループを設定し（Ｓ２１）、設定されたグループ間におけるタイミング制約を満たす距離を算出し（Ｓ２３）、算出されたグループ間の距離を含み、フロアプランを作成するためのフロアプラン作成情報を生成する（Ｓ２５）。 （もっと読む）

【課題】半導体集積回路のクロック設計において、異なる２種類のクロック間の「セル遅延と配線遅延の比率α」の差を抑制する。
【解決手段】半導体集積回路は、第１クロック（ＣＬＫ１）が供給される第１素子群と、第１クロック（ＣＬＫ１）と異なる第２クロック（ＣＬＫ２）が供給される第２素子群と、を備える。クロック設計方法は、第１クロック（ＣＬＫ１）に関するクロックツリーシンセシスを実施することによって、第１クロックツリー構造１０を作成するステップと、第１クロックツリー構造１０の少なくとも一部を流用することによって、第２素子群に第２クロック（ＣＬＫ２）を供給する第２クロックツリー構造２０を作成するステップと、を含む。 （もっと読む）

【課題】スタンダードセル回路のレイアウト面積を削減する。
【解決手段】配線導体Ｌａは電源電圧ＶＤＤａを出力する電源に接続される。レギュレータ６ａは、配線導体Ｌａからの電源電圧ＶＤＤａを電源電圧ＶＤＤａより低い電源電圧ＶＤＤｂに変換し、配線導体Ｌｂを介してレベルシフタ２−１〜２−３，３，及びスタンダードセル４に出力する。レベルシフタ２−１は、入力されるデータの電圧レベルを電源電圧ＶＤＤａの電圧レベルから電源電圧ＶＤＤｂの電圧レベルに電圧シフトしてスタンダードセル４に出力する。レベルシフタ３は、スタンダードセル４からの出力信号の電圧レベルを電源電圧ＶＤＤｂの電圧レベルから電源電圧ＶＤＤａの電圧レベルに電圧シフトし、出力端子Ｔｑを介して出力する。 （もっと読む）

【課題】チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は論理が同一のセルＡ−１，Ｂ−１，Ｃ−１を備えている。セルＢ−１はセルＡ−１よりセル幅Ｗ２が大きいが、ＭＯＳトランジスタのゲート長Ｌ１はセルＡ−１と等しい。セルＣ−１は、セルＢ−１とセル幅Ｗ２が等しいが、ゲート長Ｌ２が大きいＭＯＳトランジスタを有しており、セルＡ−１，Ｂ−１と比べて回路遅延は遅くなるがリーク電流は小さくなる。このため例えば、空き領域に隣接したセルＡ−１をセルＢ−１に置き換え、タイミングに余裕があるパスにおけるセルＢ−１をセルＣ−１に置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】故障検査のために観測用フリップフロップ回路を配置することなく，故障検査を可能とする半導体集積回路，その検査方法を提供する。
【解決手段】第2の論理回路51の試験の際に試験モードを示す制御信号TSMが，故障検査用回路41に入力され，この試験モードに対応するテスト値が，論理回路51に入力されると，故障検査用回路41により，論理回路51の出力論理が，論理回路13に対応するフリップフロップ回路14に入力される。さらに，通常モード時に，論理回路13の出力論理が，故障検査用回路41により，論理回路13に対応するフリップフロップ回路14にそのまま入力される。 （もっと読む）

【課題】 寄生バイポーラの生成を抑制しつつ、開発遅延を効果的に防止できるＥＳＤ保護検証装置を提供する。
【解決手段】 回路図データを受け付ける回路図データ取得手段１１ａと、回路図データから外部端子を抽出する外部端子抽出手段１１ｂと、回路図データからＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段１１ｃと、寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、第１判定条件を満たすＥＳＤ保護素子を対象素子として設定する第１判定手段１１ｄと、配置配線処理において、寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように対象素子の配置処理を実行して、レイアウトデータを作成するレイアウト作成手段１１ｅと、レイアウトデータを出力するレイアウトデータ出力手段１１ｆと、を備える。 （もっと読む）

【課題】チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようにする。
【解決手段】熱解析部１１は、設計する半導体集積回路のデータから熱解析を行い、温度分布を算出し、ベクトル生成部１２は、算出された温度分布の温度勾配に応じたベクトルを生成し、ダミーパターン生成部１３は、生成されたベクトルにしたがってダミーパターンを生成し、半導体集積回路のレイアウトデータに追加する。このようなダミーパターンを生成することで、温度分布が平均化され、チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようになる。 （もっと読む）

【課題】ダブルパターニングによるトランジスタの特性ばらつきを抑える。
【解決手段】並列に配置される複数のゲート電極パターン１０〜１５を交互に、ダブルパターニングの第１の露光工程で形成する第１のパターン及び第２の露光工程で形成する第２のパターンとして設定し（ステップＳ１）、第１のパターンと第２のパターンとを並列に接続したトランジスタ対を含む回路をレイアウトすることで（ステップＳ２）、ダブルパターニングによるトランジスタの特性ばらつきが抑えられる。 （もっと読む）

【課題】セルベース設計において複数の記憶素子セルが配置される構成において、効率的に且つ確実に複数ビットのソフトエラーの発生を抑制することが可能なセルの配置構造を提供する。
【解決手段】回路素子セルの配置構造は、第１の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、複数の記憶素子セルの各々の領域において第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェルと、複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に設けられ、セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルとを含み、第１のＮウェルと第２のＮウェルとは一体であり、第１のＰウェルと第２のＰウェルとは一体である。 （もっと読む）

【課題】半導体集積回路の面積を増大させることなく、配線性のよいテスト専用回路の電源遮断を実現する半導体集積回路を提供する。
【解決手段】テスト実行時のみ動作するテスト専用回路を有する半導体集積回路１であって、当該半導体集積回路１の内部回路領域（内部制御回路部１００）に電源を供給する通常電源（通常動作用電源）１０４と、当該内部回路領域の全面にメッシュ状に配線され、テスト専用回路に電源供給するテスト用電源１０３と、テスト用電源１０３と通常電源１０４とを接続及び遮断して、通常電源１０４からテスト用電源１０３への電源供給を制御する電源遮断スイッチ１０９と、を備える。 （もっと読む）

【課題】チップサイズの増大を抑制できる半導体集積回路装置のレイアウト設計方法を提供する。
【解決手段】外部電源電圧が供給される第一電源線と第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、ＳＣＲＣ方式を採用した半導体集積回路装置において、第二電源ドライバのレイアウト面積の増大を抑制するために、半導体集積回路装置の全回路を機能別回路に分割し、機能別回路領域毎に、ＳＣＲＣ方式による制御対象の回路であるＳＣＲＣ使用動作回路のトランジスサイズに応じて第二電源ドライバとして用いるＭＯＳトランジスタのサイズを決定する。 （もっと読む）

【課題】半導体基板においてダミーパターンの配置密度を高める。
【解決手段】半導体基板１０４には、配線パターン１０２とダミーパターン１０６がレイアウトされる。配線パターン１０２の周囲にはマージン領域がレイアウトされ、マージン領域の周囲にダミー領域がレイアウトされる。このダミー領域に、複数のダミーパターン１０６がレイアウトされる。ダミーパターン１０６は、ダミー領域の延伸方向に配列される。マージン領域とダミー領域は、配線パターン１０２を基準として交互にレイアウトされる。 （もっと読む）