半導体集積回路装置
【課題】チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は論理が同一のセルＡ−１，Ｂ−１，Ｃ−１を備えている。セルＢ−１はセルＡ−１よりセル幅Ｗ２が大きいが、ＭＯＳトランジスタのゲート長Ｌ１はセルＡ−１と等しい。セルＣ−１は、セルＢ−１とセル幅Ｗ２が等しいが、ゲート長Ｌ２が大きいＭＯＳトランジスタを有しており、セルＡ−１，Ｂ−１と比べて回路遅延は遅くなるがリーク電流は小さくなる。このため例えば、空き領域に隣接したセルＡ−１をセルＢ−１に置き換え、タイミングに余裕があるパスにおけるセルＢ−１をセルＣ−１に置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。
【解決手段】半導体集積回路装置は論理が同一のセルＡ−１，Ｂ−１，Ｃ−１を備えている。セルＢ−１はセルＡ−１よりセル幅Ｗ２が大きいが、ＭＯＳトランジスタのゲート長Ｌ１はセルＡ−１と等しい。セルＣ−１は、セルＢ−１とセル幅Ｗ２が等しいが、ゲート長Ｌ２が大きいＭＯＳトランジスタを有しており、セルＡ−１，Ｂ−１と比べて回路遅延は遅くなるがリーク電流は小さくなる。このため例えば、空き領域に隣接したセルＡ−１をセルＢ−１に置き換え、タイミングに余裕があるパスにおけるセルＢ−１をセルＣ−１に置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、スタンダードセル方式を用いたレイアウト設計により形成された半導体集積回路装置に関する。
【背景技術】
【０００２】
スタンダードセル方式を用いた半導体集積回路装置のレイアウト設計では、自動配置配線ツールと呼ばれるレイアウト生成ツールが用いられる。これは、スタンダードセルをデータベースであるスタンダードセルライブラリに予め登録しておき、そのデータベースから所望の基本回路のスタンダードセルのデータを読み出して、所定領域に配置、配線することによって所望の半導体集積回路装置を得るものである。スタンダードセルには、インバータ、ＮＡＮＤ、ＮＯＲ等、それぞれ異なる論理や機能を実現するセルが存在する。ここで、スタンダードセルライブラリに含まれるスタンダードセルの大半は、デザインルールで規定される最小ルールが優先されてレイアウトが作成されている。
【０００３】
近年、半導体集積回路装置における製造プロセスの微細化が進んでおり、ゲートはますますゲート長が短くなる傾向にある。ここで、ゲート長は、ＭＯＳトランジスタのドレイン−ソース間の距離のことである。スタンダードセル方式を用いた半導体集積回路装置では、この微細化プロセスの進展により、デバイスのリーク電流抑制とオン電流増大とを同時に実現することが難しくなってきている。すなわち、ゲート長を短くすることによってオン電流を増大させることはできるものの、リーク電流も増大してしまうため、オン電流が大きい高性能なチップでは、リーク電流が増加しており、これが消費電力増加の要因となっている。
【０００４】
そこでリーク電流を抑制するために、高性能でリーク電流の多いデバイスを用いたスタンダードセルと、性能は低いがリーク電流の少ないデバイスを用いたスタンダードセルとを用意し、論理合成および配置配線の工程で、これらのスタンダードセルを選択的に組み合わせて、性能に応じた半導体集積回路装置を形成する手法がある。
【０００５】
高性能でリーク電流が多いデバイスとリーク電流の少ないデバイスとを作り分ける方法としては、注入マスク等を複数セット備え、デバイスのしきい値電圧Ｖｔを制御し、複数のしきい値電圧Ｖｔに作り分ける方法や、ゲート長のレイアウトを調整し、複数のゲート長に作り分ける方法などがある。ゲート長を制御する方法は、しきい値電圧Ｖｔを制御する方法と比べて、注入マスク、注入工程の増加がないため、コスト、サイクルタイムにおいて有利となっている。
【０００６】
特許文献１では、リーク電流を抑制するためにゲート長を制御可能にしたスタンダードセルのレイアウト構成が開示されている。このスタンダードセルは、ＭＯＳトランジスタのゲートと、隣接するコンタクトとの間にゲート長を延長するための領域を備え、既存のプロセス工程を変更することなくリーク電流を抑制できるように、レイアウトが改善されている。
【０００７】
図１５は特許文献１に開示されたスタンダードセルのレイアウトの例である。図１５（ａ）に示すスタンダードセルレイアウトは、幅Width-2のゲートポリ１０１と、隣接するコンタクト１０２との間に、延長ポリを配置するための領域を備えている。すなわち、ゲートポリ１０１とコンタクト１０２との距離Space-2は、デザインルールで規定される最小距離より大とされている。これにより、ゲートポリ１０１以外のレイアウトを変更することなく延長ポリを配置することができ、このゲートポリの改定だけでゲート長を拡張し、ショートチャネル効果を抑制することができる。図１５（ｂ）は延長ポリ１０３を配置したレイアウト例である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２３６２１０号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に開示されたスタンダードセルは、ゲート以外のレイアウトを変更することなく、リーク電流を抑制することができるという点で有用である。しかしながら、リーク電流を効果的に抑制するためには、ゲート長を数十％程度大きくする必要がある。このため、特許文献１の技術をただ単に用いた場合には、各スタンダードセルにおいて、ゲート長を延長可能な領域を十分に確保しておくために、ゲートと隣接するコンタクトとの間隔を予め最小間隔よりも相当広くとっておく必要がある。これにより、各スタンダードセルのサイズが大きく設計されることになり、このようなスタンダードセルを用いることにより、結果としてチップ面積が大きくなってしまう、という問題が生じる。
【００１０】
そこで、本発明は、チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第１のセル幅を有し、回路を構成するＭＯＳトランジスタが第１のゲート長を有する第１のスタンダードセルと、前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅より大きい第２のセル幅を有し、回路を構成するＭＯＳトランジスタが前記第１のゲート長を有する第２のスタンダードセルと、前記第１および第２のスタンダードセルと論理が同一であり、かつ、前記第２のセル幅を有し、回路を構成するＭＯＳトランジスタのゲートの形状が、前記第２のスタンダードセルと異なっている第３のスタンダードセルとを備え、前記第３のスタンダードセルは、前記第１のゲート長よりも大きい第２のゲート長を有するＭＯＳトランジスタを少なくとも１つ含む。
【００１２】
この第１態様によると、半導体集積回路装置は、論理が同一の第１、第２および第３のスタンダードセルを備えている。第２のスタンダードセルは、第１のスタンダードセルよりセル幅が大きいが、回路を構成するＭＯＳトランジスタのゲート長は第１のスタンダードセルと等しい。第３のスタンダードセルは、第２のスタンダードセルとセル幅が等しいが、回路を構成するＭＯＳトランジスタのゲートの形状が第２のスタンダードセルと異なっている。すなわち、第３のスタンダードセルは、第１および第２のスタンダードセルよりもゲート長が大きいＭＯＳトランジスタを有しており、これにより、第１および第２のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えば、空き領域に隣接した第１のスタンダードセルを第２のスタンダードセルに置き換え、タイミングに余裕があるパスにおける第２のスタンダードセルを第３のスタンダードセルに置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。
【００１３】
本発明の第２態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第１のセル幅を有し、回路を構成するＭＯＳトランジスタが第１のゲート長を有する第１のスタンダードセルと、前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅より大きい第２のセル幅を有し、回路を構成するＭＯＳトランジスタが前記第１のゲート長を有する第２のスタンダードセルと、前記第１および第２のスタンダードセルと論理が同一であり、かつ、前記第２のセル幅を有し、回路を構成するＭＯＳトランジスタのゲートの形状が前記第２のスタンダードセルと異なっている第３のスタンダードセルとを備え、前記第３のスタンダードセルは、前記第２のスタンダードセルが有する１個のＭＯＳトランジスタに対応しており、前記第１のゲート長を有し、かつ、直列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタを含む。
【００１４】
この第２態様によると、半導体集積回路装置は、論理が同一の第１、第２および第３のスタンダードセルを備えている。第２のスタンダードセルは、第１のスタンダードセルよりセル幅が大きいが、回路を構成するＭＯＳトランジスタのゲート長は第１のスタンダードセルと等しい。第３のスタンダードセルは、第２のスタンダードセルとセル幅が等しいが、回路を構成するＭＯＳトランジスタのゲートのレイアウト形状が第２のスタンダードセルと異なっている。すなわち、第３のスタンダードセルは、第２のスタンダードセルが有する１個のＭＯＳトランジスタに対応するものであり、第１および第２のスタンダードセルとゲート長が等しく、かつ、直列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタを有している。これにより、第３のスタンダードセルは、ゲート長を大きくした場合と同様に、第１および第２のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えばデザインルールによりゲート長を大きくできないような場合であっても、第１態様と同様に、チップ面積を増加させることなく、リーク電流を抑えることができる。
【００１５】
本発明の第３態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、第１のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を含む第１のスタンダードセルと、前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、前記第１の並列トランジスタ群に対応する第２の並列トランジスタ群を含む第２のスタンダードセルとを備え、前記第２の並列トランジスタ群は、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなり、前記第１の並列トランジスタ群よりも並列数が少なく、かつ、前記第１のゲート長よりも大きい第２のゲート長を有するＭＯＳトランジスタを少なくとも１つ含む。
【００１６】
この第３態様によると、半導体集積回路装置は、論理が同一の第１および第２のスタンダードセルを備えている。第１のスタンダードセルは、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を有している。第２のスタンダードセルは、第１のスタンダードセルとセル幅が等しく、第１の並列トランジスタ群に対応する第２の並列トランジスタ群を有している。この第２の並列トランジスタ群は、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなり、第１の並列トランジスタ群よりも並列数が少なく、かつ、ゲート長が第１の並列トランジスタ群よりも大きいＭＯＳトランジスタを少なくとも１つ有している。これにより、第２のスタンダードセルは、第１のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えば、タイミングに余裕があるパスにおける第１のスタンダードセルを第２のスタンダードセルに置き換えることによって、チップ面積を増加させることなく、効率良くリーク電流を抑制することができる。
【００１７】
本発明の第４態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、第１のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を含む第１のスタンダードセルと、前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、前記第１の並列トランジスタ群に対応する第２の並列トランジスタ群を含む第２のスタンダードセルとを備え、前記第２の並列トランジスタ群は、直列に接続された２個以上のＭＯＳトランジスタが、並列に接続され、ゲートが共通に接続されており、前記第１の並列トランジスタ群よりも並列数が少なく、かつ、各ＭＯＳトランジスタが前記第１のゲート長を有する。
【００１８】
この第４態様によると、半導体集積回路装置は、論理が同一の第１および第２のスタンダードセルを備えている。第１のスタンダードセルは、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を有している。第２のスタンダードセルは、第１のスタンダードセルとセル幅が等しく、第１の並列トランジスタ群に対応する第２の並列トランジスタ群を有している。この第２の並列トランジスタ群は、直列に接続された２個以上のＭＯＳトランジスタが、並列に接続され、ゲートが共通に接続されており、第１の並列トランジスタ群よりも並列数が少なく、かつ、ゲート長が第１の並列トランジスタ群と等しい。これにより、ゲート長を大きくした場合と同様に、第２のスタンダードセルは、第１のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えばデザインルールによりゲート長を大きくできないような場合であっても、第３態様と同様に、チップ面積を増加させることなく、リーク電流を抑えることができる。
【発明の効果】
【００１９】
本発明によると、半導体集積回路装置は、セル幅やゲート長などのレイアウトが適正に調整された複数のスタンダードセルを組み合わせて用いて、レイアウトが生成されているので、チップ面積を増加させることなく、設計の後戻りなく、リーク電流を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】（ａ）〜（ｃ）は第１の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。
【図２】図１のようなスタンダードセルを用いたレイアウト設計方法の一例を示すフローチャートである。
【図３】図１のようなスタンダードセルを用いた半導体集積回路装置のレイアウトを概念的に示した図である。
【図４】第１の実施形態における他のスタンダードセルのレイアウト例を示す平面図である。
【図５】図４のスタンダードセルの回路図である。
【図６】（ａ），（ｂ）は第２の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。
【図７】（ａ），（ｂ）は図６のスタンダードセルの回路図である。
【図８】（ａ），（ｂ）は第３の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。
【図９】（ａ），（ｂ）は図８のスタンダードセルの回路図である。
【図１０】図８のようなスタンダードセルを用いたレイアウト設計方法の一例を示すフローチャートである。
【図１１】図８のようなスタンダードセルを用いた半導体集積回路装置のレイアウトを概念的に示した図である。
【図１２】第３の実施形態における他のスタンダードセルのレイアウト例を示す平面図である。
【図１３】第３の実施形態における他のスタンダードセルのレイアウト例を示す平面図である。
【図１４】図１３のスタンダードセルの回路図である。
【図１５】従来技術のスタンダードセルレイアウトの例を示す図である。
【発明を実施するための形態】
【００２１】
次に本発明の実施形態について、図面に基づいて説明する。
【００２２】
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。図１において、（ａ）のセルＡ−１、（ｂ）のセルＢ−１、および（ｃ）のセルＣ−１は全て同一論理のスタンダードセルであり、ここでは２入力ＮＡＮＤセルの例を示している。
【００２３】
図１において、１１はＭＯＳトランジスタのゲート、１２はコンタクト、１３はＰ型拡散領域、１４はＮ型拡散領域、１５は第１層メタル、１６は第１層メタルと第２層メタルをつなぐビア、１７は第２層メタル、１８はＮウェル領域を示している。コンタクト１２は、ゲートまたは拡散層と第１層メタルとを接続するものである。また、回路要素として、２１は電源電位が供給される電源線、２２は接地線、２３は入力端子（ＩＮ１）となる端子配線、２４は入力端子（ＩＮ２）となる端子配線、２５は出力端子（ＯＵＴ）となる端子配線である。電源線２１および接地線２２は第１層メタル１５に形成されており、端子配線２３，２４，２５は第２層メタル１７に形成されている。また、ＣＬはセル枠を示している。
【００２４】
図１（ａ）のセルＡ−１はセル幅Ｗ１を有しており、回路を構成するＭＯＳトランジスタのゲート長がＬ１である。ここではゲート長Ｌ１は、デザインルールで規定される最小値であるものとする。すなわちセルＡ−１は、デザインルールで規定される最小値が優先されてレイアウトされた一般的なスタンダードセルであり、回路の遅延時間が最小になるよう設計されている。また、ＰＭＯＳトランジスタのゲート幅がＷｐ１、ＮＭＯＳトランジスタのゲート幅がＷｎ１でレイアウトされている。
【００２５】
これに対して、図１（ｂ）のセルＢ−１は、ゲート長およびゲート幅がセルＡ−１と等しく、回路の遅延時間がセルＡ−１と同一になるよう設計されている。ただし、セルＡ−１よりもセル幅が広くなっていることが主な違いである。すなわちセルＢ−１は、Ｗ１よりも大きいセル幅Ｗ２（Ｗ２＞Ｗ１）を有しており、回路を構成するＭＯＳトランジスタのゲート長はセルＡ−１と同じＬ１であり、ＰＭＯＳトランジスタのゲート幅がＷｐ１、ＮＭＯＳトランジスタのゲート幅がＷｎ１である。
【００２６】
また、図１の例では、セルＡ−１とセルＢ−１は、ゲート幅に加えて、隣接するゲート同士の間隔、ゲートの形状、Ｎ型拡散領域およびＰ型拡散領域の形状、並びに、ゲートとコンタクトとの位置関係が、全て同じになるようレイアウトされている。このようにレイアウトすることによって、レイアウト形状の影響によるＭＯＳトランジスタの特性差をより少なくすることができ、セルＡ−１、セルＢ−１の遅延時間を同一にすることができる。ただし、セルＡ−１、セルＢ−１の遅延時間を厳密に同一する必要は必ずしもないため、ゲート幅、ゲート間隔、ゲート形状、拡散領域の形状、並びに、ゲートとコンタクトとの位置関係等について、全て同一にする必要は必ずしもない。
【００２７】
さらに、図１（ｃ）のセルＣ−１は、セルＢ−１と比べると、回路の遅延時間が長くなるがリーク電流を抑えることができるように、回路を構成するＭＯＳトランジスタのゲート長が大きくなるように設計されている。すなわちセルＣ−１は、セルＢ−１と同じセル幅Ｗ２を有しており、回路を構成するＭＯＳトランジスタのゲート長は、Ｌ１よりも大きいＬ２（Ｌ２＞Ｌ１）となっている。
【００２８】
また、図１の例では、セルＢ−１とセルＣ−１は、端子配線２３〜２５、およびこれらに接続されたビア１６の位置関係が同一になるようにレイアウトされている。このようにレイアウトすることにより、入出力端子への配線を行った後に、セルＢ−１とセルＣ−１の置き換えを、配線のやり直しを招くことなく実行することが可能になる。
【００２９】
また図１において、端子配線２３〜２５は図面縦方向（Ｙ方向）に延びている。この場合、端子配線２３〜２５に関しては、図面縦方向における位置の多少のずれがあっても、例えば第２層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルＢ−１とセルＣ−１の置き換えを容易にするためには、端子配線２３〜２５については、図面横方向（Ｘ方向）すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。
【００３０】
図２は図１に示したようなスタンダードセルを用いた、半導体集積回路装置のレイアウト設計方法の一例を示すフローチャートである。なお、ここで示すレイアウト設計方法はあくまでも一例であり、他の方法を採用してもかまわない。
【００３１】
スタンダードセルライブラリのデータベース４１には、図１（ａ）に示すセルＡ−１と同様の特徴を持つ様々な基本回路のセルＡが格納されている。スタンダードセルライブラリのデータベース４２には、図１（ｂ）に示すセルＢ−１と同様の特徴を持つ様々な基本回路のセルＢが格納されている。スタンダードセルライブラリのデータベース４３には、図１（ｃ）に示すセルＣ−１と同様の特徴を持つ様々な基本回路のセルＣが格納されている。
【００３２】
まず、ステップＳ１０１では、データベース４１に格納されたセルＡを用いて、スタンダードセル配置領域に自動的にセル配置を行う。ステップＳ１０２では、配置された各セルＡの入出力端子を接続する配線を行う。
【００３３】
ここで、ステップＳ１０１，Ｓ１０２の配置配線後のスタンダードセル配置領域は、できるだけ隙間がないようにセルＡが並べられている。しかしながら、配線が混雑している箇所では、入出力端子の接続配線を通すために隣接するセルＡの間隔を空ける必要があり、一般的にスタンダードセル配置領域の１０％〜３０％程度は空き領域が存在している。この空き領域を活用して、後述するステップＳ１０４において、スタンダードセル配置領域の面積を増やすことなく、セルＡから面積のより大きいセルＢへの置き換えを行う。
【００３４】
ステップＳ１０３では、局所的にまとまった空き領域がある場合に、セルＡの再配置を行い、空き領域を分散させる。これは、空き領域をより効果的に活用し、より多くのセルＡをセルＢに置き換えることができるようにするとともに、配線経路の変更をできるだけ少なくするためである。
【００３５】
ステップＳ１０４では、データベース４２に格納されたセルＢを用いて、空き領域に隣接したセルＡをセルＢに置き換える。ここで、セルＡとセルＢの回路遅延時間は同じであるため、セルを置き換えることによるタイミングへの影響はない。ステップＳ１０５では、各セルＢの入出力端子を接続する配線を行う。ステップＳ１０６では、再配置および再配線後の各セルＡおよびセルＢの消費電力、および電源配線の抵抗によって生じる電圧降下量の計算を行う。
【００３６】
ステップＳ１０７では、各セルＡおよびセルＢの遅延時間、セルの入出力端子を接続する配線の抵抗や容量による遅延時間、並びに電圧降下による遅延時間の変動を考慮して、タイミング検証を行う。
【００３７】
ステップＳ１０８では、ステップＳ１０７のタイミング検証の結果を利用して、データベース４３に格納されたセルＣを用いて、タイミングに余裕があるパスに存在するセルＢをセルＣに置き換える。これにより、スタンダードセル配置領域の面積を増やすことなく、リーク電流を抑えることができる。
【００３８】
図３は図１に示すスタンダードセルを用いた半導体集積回路装置のレイアウトを概念的に示した図である。図３では、スタンダードセル配置領域３１の中に、同一論理の３種類のスタンダードセル３２，３３，３４が混在して配置されている。スタンダードセル３２，３３，３４はそれぞれ、図１（ａ），（ｂ），（ｃ）のレイアウトを有している。例えば図２に示すようなレイアウト設計方法で設計した場合、ステップＳ１０１において配置されたセルＡのうち、空き領域が隣接したセルＡがステップＳ１０４においてセルＢに置き換えられ、さらに、タイミングに余裕のあるパスに存在するセルＢがステップＳ１０８においてセルＣに置き換えられる。この結果、スタンダードセル配置領域３１に、セルＡ（スタンダードセル３２）、セルＢ（スタンダードセル３３）、セルＣ（スタンダードセル３４）が混在して配置される。図３に示す半導体集積回路装置では、スタンダードセル配置領域３１の面積増加を招くことなく、リーク電流が抑制されている。
【００３９】
以上のように本実施形態によると、同一論理のスタンダードセルとして、セル幅やゲート長等のレイアウトが適正に調整されたセルＡ、セルＢ、セルＣが、半導体集積回路装置に配置される。これにより、チップ面積を増加させることなく、リーク電流を抑制することができる。また、セルＢの配置配線後に、設計の後戻りなく、セルＣに置き換えることが可能である。
【００４０】
（他のスタンダードセルの例）
図４は本実施形態における他のスタンダードセルのレイアウト例を示す平面図である。図４に示すセルＣ−２は、図１（ａ）〜（ｃ）と同一論理のスタンダードセルであり、２入力ＮＡＮＤセルである。そして、図１（ｂ）のセルＢ−１と同じセル幅Ｗ２を有しており、回路を構成するＭＯＳトランジスタのゲート長は、ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ８１はＬ１であるが、ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ８２はＬ１よりも大きいＬ２となっている。このセルＣ−２を、例えば上述した図２のフローにおけるステップＳ１０８において、セルＢ−１からの置換に必要に応じて用いることによって、遅延時間の増加とリーク電流の抑制をより細かく調整することが可能になる。
【００４１】
図５は図４のセルＣ−２のレイアウトに対応した回路図である。図５では、図４と共通の構成要素に図４と同一の符号を付している。ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ８１のゲート長はＬ１であり、オン電流が大きいため、入力端子ＩＮ１に入力される信号で回路が動作するときの遅延時間は小さい。一方、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ８２のゲート長はＬ２であり、オン電流が小さいため、入力端子ＩＮ２に入力される信号で回路が動作するときの遅延時間は、オン電流が小さい分、大きくなってしまう。ただし、ＮＭＯＳトランジスタ８２がオフして回路が停止しているとき、リーク電流は、ゲート長Ｌ２が大きい分、より抑制される。
【００４２】
このように、高い性能が必要な回路部分とリーク電流を抑制したい回路部分とでゲート長が異なっているスタンダードセルを用いることによって、半導体集積回路装置において、より適正にリーク電流を抑制することができる。
【００４３】
（第２の実施形態）
図６は第２の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。図６において、（ａ）のセルＢ−２、（ｂ）のセルＣ−３は図１に示したセルＡ−１等と同一論理のスタンダードセルであり、２入力ＮＡＮＤセルである。図６では、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００４４】
図６（ａ）のセルＢ−２は、ゲート長およびゲート幅が図１（ａ）のセルＡ−１と等しく、回路の遅延時間がセルＡ−１と同一になるよう設計されている。ただし、セルＡ−１よりもセル幅が広くなっていることが主な違いである。すなわちセルＢ−２は、Ｗ１よりも大きいセル幅Ｗ３（Ｗ３＞Ｗ１）を有しており、回路を構成するＭＯＳトランジスタのゲート長はセルＡ−１と同じＬ１であり、ＰＭＯＳトランジスタ５３，５４のゲート幅がＷｐ１、ＮＭＯＳトランジスタのゲート幅がＷｎ１である。
【００４５】
また、図６の例では、セルＢ−２は、ゲート幅に加えて、隣接するゲート同士の間隔、ゲートの形状、Ｎ型拡散領域およびＰ型拡散領域の形状、並びに、ゲートとコンタクトとの位置関係が、全て図１（ａ）のセルＡ−１と同じになるようレイアウトされている。このようにレイアウトすることにより、レイアウト形状の影響によるＭＯＳトランジスタの特性差をより少なくすることができ、セルＡ−１、セルＢ−２の遅延時間を同一にすることができる。ただし、セルＡ−１、セルＢ−２の遅延時間を厳密に同一する必要は必ずしもないため、ゲート幅、ゲート間隔、ゲート形状、拡散領域の形状、並びに、ゲートとコンタクトとの位置関係等について、全て同一にする必要は必ずしもない。
【００４６】
さらに、図６（ｂ）のセルＣ−３は、セルＢ−２と対比すると、回路の遅延時間が長くなるがリーク電流を抑えることができるように、回路を構成するＭＯＳトランジスタが、分割された２個のＭＯＳトランジスタを直列に接続した構成に変更されている。例えば、セルＢ−２のＰＭＯＳトランジスタ５３が、セルＣ−３では、直列に接続され、ゲートが共通に入力端子ＩＮ１に接続された２個のＰＭＯＳトランジスタ５３ａ，５３ｂに置き換えられている。同様に、ＰＭＯＳトランジスタ５４は２個のＰＭＯＳトランジスタ５４ａ，５４ｂに、ＮＭＯＳトランジスタ８３は２個のＮＭＯＳトランジスタ８３ａ，８３ｂに、ＮＭＯＳトランジスタ８４は２個のＮＭＯＳトランジスタ８４ａ，８４ｂに、それぞれ置き換えられている。ただし、セルＣ−３は、セルＢ−２と同じセル幅Ｗ３を有しており、各ＭＯＳトランジスタのゲート長はセルＢ−２と同じＬ１である。これにより、セルＢ−２とセルＣ−３は、面積を変えずに置き換えが可能である。
【００４７】
図７は図６のセルＢ−２およびセルＣ−３のレイアウトに対応した回路図である。図７では、図６と共通の構成要素に図６と同一の符号を付している。図７（ａ），（ｂ）を対比すると分かるように、セルＣ−３における、ゲートが共通に接続されたＰＭＯＳトランジスタ５３ａ，５３ｂの直列接続が、セルＢ−２におけるＰＭＯＳトランジスタ５３に対応している。ここでの「ＭＯＳトランジスタに対応する」とは、スタンダードセルの回路構成上において、当該ＭＯＳトランジスタと同一の回路部分を実現している、という意味である。同様に、セルＣ−３における、ゲートが共通に接続されたＰＭＯＳトランジスタ５４ａ，５４ｂの直列接続が、セルＢ−２におけるＰＭＯＳトランジスタ５４に対応しており、セルＣ−３における、ゲートが共通に接続されたＮＭＯＳトランジスタ８３ａ，８３ｂの直列接続が、セルＢ−２におけるＮＭＯＳトランジスタ８３に対応しており、セルＣ−３における、ゲートが共通に接続されたＮＭＯＳトランジスタ８４ａ，８４ｂの直列接続が、セルＢ−２におけるＮＭＯＳトランジスタ８４に対応している。このような回路構成にすることによって、セルＣ−３は、セルＢ−２のゲート長Ｌ１を２倍にした場合と同程度にリーク電流を抑制することができる。
【００４８】
図６に示したようなスタンダードセルを用いて、例えば図２のようなレイアウト設計方法を実行することによって、レイアウト面積の増加を招くことなく、半導体集積回路装置のリーク電流を抑制することができる。さらに、図６のスタンダードセルではゲート長は大きくなっていないので、例えば、デザインルールでゲート長を大きくすることが禁止されており、ゲート長を揃える必要がある場合であっても、ゲート長を大きくした場合と同様に、リーク電流抑制の効果を得ることができる。
【００４９】
なお図６において、端子配線２３〜２５は図面縦方向（Ｙ方向）に延びている。この場合、端子配線２３〜２５に関しては、図面縦方向における位置の多少のずれがあっても、例えば第２層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルＢ−２とセルＣ−３の置き換えを容易にするためには、端子配線２３〜２５については、図面横方向（Ｘ方向）すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。
【００５０】
また図６では、セルＢ−２が有するＭＯＳトランジスタを全て、セルＣ−３において、ゲートが共通に接続された２個のＭＯＳトランジスタの直列接続に置き換えているが、これに限られるものではない。例えば、セルＢ−２が有するＭＯＳトランジスタの一部のみを置き換えても、リーク電流抑制の効果は得られる。また、セルＢ−２が有するＭＯＳトランジスタを、ゲートが共通に接続された３個またはそれ以上のＭＯＳトランジスタの直列接続に置き換えてもかまわない。
【００５１】
（第３の実施形態）
図８は第３の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。図８において、（ａ）のセルＡ−２、（ｂ）のセルＤ−１は同一論理のスタンダードセルであり、ここではインバータセルの例を示している。
【００５２】
図８において、１１はＭＯＳトランジスタのゲート、１２はコンタクト、１３はＰ型拡散領域、１４はＮ型拡散領域、１５は第１層メタル、１６は第１層メタルと第２層メタルをつなぐビア、１７は第２層メタル、１８はＮウェル領域を示している。コンタクト１２は、ゲートまたは拡散層と第１層メタルとを接続するものである。また、回路要素として、２１は電源電位が供給される電源線、２２は接地線、２６は入力端子（ＩＮ）となる端子配線、２７は出力端子（ＯＵＴ）となる端子配線である。電源線２１および接地線２２は第１層メタル１５に形成されており、端子配線２６，２７は第２層メタル１７に形成されている。また、ＣＬはセル枠を示している。
【００５３】
図８（ａ）のセルＡ−２はセル幅Ｗ４を有しており、回路を構成するＭＯＳトランジスタのゲート長がＬ１である。ここではゲート長Ｌ１は、デザインルールで規定される最小値であるものとする。すなわちセルＡ−２は、デザインルールで規定される最小値が優先されてレイアウトされた一般的なスタンダードセルであり、回路の遅延時間が最小になるよう設計されている。そして、４個のＰＭＯＳトランジスタ６０，６１，６２，６３が並列に接続されており、ゲートが共通に接続されている。また、４個のＮＭＯＳトランジスタ９０，９１，９２，９３が並列に接続されており、ゲートが共通に接続されている。言いかえると、セルＡ−２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるインバータが４個並列に接続されたレイアウトになっている。
【００５４】
これに対して図８（ｂ）のセルＤ−１は、セルＡ−２と比べると、回路の遅延時間が長くなるがリーク電流を抑えることができるように、回路を構成するＭＯＳトランジスタのゲート長が大きくなるように設計されている。すなわちセルＤ−１は、セルＡ−２と同じセル幅Ｗ４を有しており、回路を構成するＭＯＳトランジスタのゲート長は、Ｌ１よりも大きいＬ２（Ｌ２＞Ｌ１）となっている。そして、３個のＰＭＯＳトランジスタ６４，６５，６６が並列に接続されており、ゲートが共通に接続されている。また、３個のＮＭＯＳトランジスタ９４，９５，９６が並列に接続されており、ゲートが共通に接続されている。言いかえると、セルＤ−１は、セルＡ−２よりもＭＯＳトランジスタの並列数が少なく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるインバータが３個並列に接続されたレイアウトになっている。
【００５５】
図９は図８のセルＡ−２およびセルＤ−１のレイアウトに対応した回路図である。図９では、図８と共通の構成要素に図８と同一の符号を付している。図９（ａ），（ｂ）を対比すると分かるように、セルＤ−１における第２の並列トランジスタ群６Ｂが、セルＡ−２における第１の並列トランジスタ群６Ａに対応している。ここでの「並列トランジスタ群に対応する」とは、スタンダードセルの回路構成上において、当該並列トランジスタ群と同一の回路部分を実現している、という意味である。そして、セルＡ−２における第１の並列トランジスタ群６Ａは、並列数が４であり、ＰＭＯＳトランジスタ６０，６１，６２，６３のゲート長はＬ１であるのに対して、セルＤ−１における第２の並列トランジスタ群６Ｂは、並列数が３であり、ＰＭＯＳトランジスタ６４，６５，６６のゲート長はＬ１よりも大きいＬ２である。ＮＭＯＳトランジスタに関しても同様の構成になっている。
【００５６】
また、図８の例では、セルＡ−２とセルＤ−１は、端子配線２６，２７、およびこれらに接続されたビア１６の位置関係が同一になるようにレイアウトされている。このようにレイアウトすることにより、入出力端子への配線を行った後に、セルＡ−２とセルＤ−１の置き換えを、配線のやり直しを招くことなく実行することが可能になる。
【００５７】
また図８において、端子配線２６，２７は図面縦方向（Ｙ方向）に延びている。この場合、端子配線２６，２７に関しては、図面縦方向における位置の多少のずれがあっても、例えば第２層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルＡ−２とセルＤ−１の置き換えを容易にするためには、端子配線２６，２７については、図面横方向（Ｘ方向）すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。
【００５８】
図１０は図８に示したようなスタンダードセルを用いた、半導体集積回路装置のレイアウト設計方法の一例を示すフローチャートである。なお、ここで示すレイアウト設計方法はあくまでも一例であり、他の方法を採用してもかまわない。
【００５９】
スタンダードセルライブラリのデータベース４４には、図８（ａ）に示すセルＡ−２と同様の特徴を持つ様々な基本回路のセルＡが格納されている。スタンダードセルライブラリのデータベース４５には、図８（ｂ）に示すセルＤ−１と同様の特徴を持つ様々な基本回路のセルＤが格納されている。
【００６０】
まずステップＳ１０１では、データベース４４に格納されたセルＡを用いて、スタンダードセル配置領域に自動的に配置を行う。ステップＳ１０２では、配置された各セルＡの入出力端子を接続する配線を行う。
【００６１】
ステップＳ１０６では、配置配線後の各セルＡの消費電力、電源配線の抵抗によって生じる電圧降下量の計算を行う。
【００６２】
ステップＳ１０７では、各セルＡの遅延時間および、セルの入出力端子を接続する配線の抵抗や容量による遅延時間、並びに電圧降下による遅延時間の変動を考慮して、タイミング検証を行う。
【００６３】
ステップＳ１０９では、ステップＳ１０７のタイミング検証の結果を利用して、データベース４５に格納されたセルＤを用いて、タイミングに余裕があるパスに存在するセルＡをセルＤに置き換える。これにより、スタンダードセル配置領域の面積を増やすことなく、リーク電流を抑えることができる。
【００６４】
また、図１０のレイアウト設計方法では、第１の実施形態で示した図２のレイアウト設計方法と比して、ステップＳ１０３，Ｓ１０４，Ｓ１０５が不要となり、設計時間を短縮することができる。
【００６５】
図１１は図８に示すスタンダードセルを用いた半導体集積回路装置のレイアウトを概念的に示した図である。図１１では、スタンダードセル配置領域３１の中に、論理が同一の２種類のスタンダードセル３５，３６が混在して配置されている。スタンダードセル３５，３６はそれぞれ、図８（ａ），（ｂ）のレイアウトを有している。例えば図１０に示すようなレイアウト設計方法で設計した場合、ステップＳ１０１において配置されたセルＡのうち、タイミングに余裕があるパスに存在するセルＢがステップＳ１０９においてセルＤに置き換えられる。この結果、スタンダード配置領域３１に、セルＡ（スタンダードセル３５）、セルＤ（スタンダードセル３６）が混在して配置される。
【００６６】
以上のように本実施形態によると、同一の論理のスタンダードセルとして、ＭＯＳトランジスタが並列に接続された回路部分を有し、ＭＯＳトランジスタの並列数やゲート長等のレイアウトが適正に調整されたセルＡ、セルＤが、半導体集積回路装置に配置される。これにより、チップ面積を増加させることなく、リーク電流を抑制することができる。また、セルＡの配置配線後に、設計の後戻りなく、セルＤに置き換えることが可能である。
【００６７】
なお、図８および図９の例では、セルＡ−２が有する並列トランジスタ群について全て、セルＤ−１において、並列数を少なくし、ゲート長を大きくしているが、これに限られるものではない。例えば、セルＡ−２が有する並列トランジスタ群のうち、ＰＭＯＳトランジスタのみについて、並列数を少なくし、ゲート長を大きくしてもかまわない。
【００６８】
（他のスタンダードセルの例その１）
図１２は本実施形態における他のスタンダードセルのレイアウト例を示す平面図である。図１２に示すセルＤ−２は、図８（ａ），（ｂ）と同一論理のスタンダードセルであり、インバータセルである。そして、図８（ａ）のセルＡ−２と同じセル幅Ｗ４を有しており、図８（ｂ）のセルＤ−１とほぼ同様のレイアウトを有している。すなわち、セルＤ−２は、セルＡ−２よりもＭＯＳトランジスタの並列数が少なく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるインバータが３個並列に接続されたレイアウトになっている。
【００６９】
ただし、セルＤ−２では、トランジスタ６４，９４のゲート長がＬ１になっている。すなわち、並列トランジスタ群が、ゲート長がＬ１よりも大きいＬ２であるＭＯＳトランジスタ６５，６６，９５，９６に加えて、ゲート長がＬ１と等しいＭＯＳトランジスタ６４，９４を有している。
【００７０】
セルＤ−２のリーク電流は、並列に接続された３つのインバータそれぞれのリーク電流の合計であり、セルＤ−２の遅延時間は、並列に接続された３つのインバータのそれぞれのオン電流の合計から決まる。このため、並列トランジスタ群において、ゲート長Ｌ１のＭＯＳトランジスタと、Ｌ１より大きいゲート長Ｌ２のＭＯＳトランジスタの個数を変えることによって、セルＤ−２のリーク電流および遅延時間を調整することができる。
【００７１】
このように、並列トランジスタ群におけるＭＯＳトランジスタのゲート長が個別に調整されたスタンダードセルを用いることによって、半導体集積回路装置において、遅延時間の増加量とリーク電流の抑制量をより細かく調整することができる。
【００７２】
（他のスタンダードセルの例その２）
図１３は本実施形態における他のスタンダードセルのレイアウト例を示す平面図である。図１３に示すセルＤ−３は、図８（ａ），（ｂ）と同一論理のスタンダードセルであり、インバータセルである。そして、図８（ａ）のセルＡ−２と同じセル幅Ｗ４を有しており、図８（ａ）のセルＡ−２と同様に、ゲート長Ｌ１の４個のＰＭＯＳトランジスタ６７ａ，６７ｂ，６８ａ，６８ｂと、ゲート長Ｌ１の４個のＮＭＯＳトランジスタ９７ａ，９７ｂ，９８ａ，９８ｂとを備えている。
【００７３】
ただし、セルＤ−３では、直列に接続された２個のＰＭＯＳトランジスタ６７ａ，６７ｂと、直列に接続された２個のＰＭＯＳトランジスタ６８ａ，６８ｂとが、並列に接続され、ゲートが共通に接続されている。また、直列に接続された２個のＮＭＯＳトランジスタ９７ａ，９７ｂと、直列に接続された２個のＮＭＯＳトランジスタ９８ａ，９８ｂとが、並列に接続され、ゲートが共通に接続されている。すなわち、セルＤ−３は、セルＡ−２よりもＭＯＳトランジスタの並列数が少なくなっており、かつ、１個のＭＯＳトランジスタが、ゲートが共通に接続された２個のＭＯＳトランジスタの直列接続に置き換えられている。並列数を減らしてセル幅を同じにすることによって、セルＡ−２とセルＤ−３は、面積を変えずに置き換えが可能である。
【００７４】
図１４は図１３のセルＤ−３のレイアウトに対応した回路図である。図１４では、図１３と共通の構成要素に図１３と同一の符号を付している。図９（ａ）と図１４とを対比すると分かるように、セルＤ−３における第２の並列トランジスタ群６Ｃが、セルＡ−２における第１の並列トランジスタ群６Ａに対応している。そして、セルＡ−２における第１の並列トランジスタ群６Ａは、並列数が４であるのに対して、セルＤ−３における第２の並列トランジスタ群６Ｂは、並列数が２であり、１個のＭＯＳトランジスタに代えて、ゲートが共通に接続された２個のＭＯＳトランジスタの直列接続が配置されている。ＮＭＯＳトランジスタに関しても同様の構成になっている。このような回路構成にすることによって、セルＤ−３は、セルＡ−２のゲート長Ｌ１を２倍にして、インバータの並列数を半分にした場合と同程度にリーク電流を抑制することができる。
【００７５】
図１３に示したようなセルＤ−３を用いて、例えば図１０のようなレイアウト設計方法を実行することによって、レイアウト面積の増加を招くことなく、半導体集積回路装置のリーク電流を抑制することができる。さらに、図１３のセルＤ−３ではゲート長は大きくなっていないので、例えば、デザインルールでゲート長を大きくすることが禁止されており、ゲート長を揃える必要がある場合であっても、ゲート長を大きくした場合と同様に、リーク電流抑制の効果を得ることができる。
【００７６】
また、図１３の例では、セルＡ−２とセルＤ−３は、端子配線２６，２７、およびこれらに接続されたビア１６の位置関係が同一になるようにレイアウトされている。このようにレイアウトすることにより、入出力端子への配線を行った後に、セルＡ−２とセルＤ−３の置き換えを、配線のやり直しを招くことなく実行することが可能になる。
【００７７】
また図１３において、端子配線２６，２７は図面縦方向（Ｙ方向）に延びている。この場合、端子配線２６，２７に関しては、図面縦方向における位置の多少のずれがあっても、例えば第２層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルＡ−２とセルＤ−３の置き換えを容易にするためには、端子配線２６，２７については、図面横方向（Ｘ方向）すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。
【００７８】
なお、上述した各実施形態は、互いに組み合わせて実行してもよい。例えば、第１の実施形態と第３の実施形態とを組み合わせて実行することによって、タイミングに余裕があるが隣接した空き領域がなくセルＣに置き換えることができないセルＡを、セルＤに置き換えることができる。これにより、リーク電流の抑制効果をより高めることができる。
【００７９】
また、第１および第２の実施形態では２入力ＮＡＮＤセルを例にとって説明を行い、第３の実施形態ではインバータセルを例にとって説明を行ったが、これらはあくまでも一例に過ぎず、その他の論理のスタンダードセルについても、上述の各実施形態は同様に適用可能である。
【産業上の利用可能性】
【００８０】
本発明では、半導体集積回路装置について、チップ面積を増加させることなく、リーク電流を抑制することができるので、例えば、チップの小型化やコスト減に有用である。
【符号の説明】
【００８１】
Ｌ１ 第１のゲート長
Ｌ２ 第２のゲート長
Ｗ１ 第１のセル幅
Ｗ２ 第２のセル幅
Ｗ３ 第２のセル幅
Ｗ４ 第１のセル幅
１１ ゲート
１２ コンタクト
１３ Ｐ型拡散層
１４ Ｎ型拡散層
１６ ビア
２３，２４，２５ 端子配線
２６，２７ 端子配線
３２ 第１のスタンダードセル
３３ 第２のスタンダードセル
３４ 第３のスタンダードセル
３５ 第１のスタンダードセル
３６ 第２のスタンダードセル
５１，５２，５３，５４ ＰＭＯＳトランジスタ
５３ａ，５３ｂ，５４ａ，５４ｂ ＰＭＯＳトランジスタ
６Ａ 第１の並列トランジスタ群
６Ｂ 第２の並列トランジスタ群
６Ｃ 第２の並列トランジスタ群
６０，６１，６２，６３ ＰＭＯＳトランジスタ
６４，６５，６６ ＰＭＯＳトランジスタ
６７ａ，６７ｂ，６８ａ，６８ｂ ＰＭＯＳトランジスタ
８１，８２，８３，８４ ＮＭＯＳトランジスタ
８３ａ，８３ｂ，８４ａ，８４ｂ ＮＭＯＳトランジスタ
９０，９１，９２，９３ ＮＭＯＳトランジスタ
９４，９５，９６ ＮＭＯＳトランジスタ
９７ａ，９７ｂ，９８ａ，９８ｂ ＮＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、スタンダードセル方式を用いたレイアウト設計により形成された半導体集積回路装置に関する。
【背景技術】
【０００２】
スタンダードセル方式を用いた半導体集積回路装置のレイアウト設計では、自動配置配線ツールと呼ばれるレイアウト生成ツールが用いられる。これは、スタンダードセルをデータベースであるスタンダードセルライブラリに予め登録しておき、そのデータベースから所望の基本回路のスタンダードセルのデータを読み出して、所定領域に配置、配線することによって所望の半導体集積回路装置を得るものである。スタンダードセルには、インバータ、ＮＡＮＤ、ＮＯＲ等、それぞれ異なる論理や機能を実現するセルが存在する。ここで、スタンダードセルライブラリに含まれるスタンダードセルの大半は、デザインルールで規定される最小ルールが優先されてレイアウトが作成されている。
【０００３】
近年、半導体集積回路装置における製造プロセスの微細化が進んでおり、ゲートはますますゲート長が短くなる傾向にある。ここで、ゲート長は、ＭＯＳトランジスタのドレイン−ソース間の距離のことである。スタンダードセル方式を用いた半導体集積回路装置では、この微細化プロセスの進展により、デバイスのリーク電流抑制とオン電流増大とを同時に実現することが難しくなってきている。すなわち、ゲート長を短くすることによってオン電流を増大させることはできるものの、リーク電流も増大してしまうため、オン電流が大きい高性能なチップでは、リーク電流が増加しており、これが消費電力増加の要因となっている。
【０００４】
そこでリーク電流を抑制するために、高性能でリーク電流の多いデバイスを用いたスタンダードセルと、性能は低いがリーク電流の少ないデバイスを用いたスタンダードセルとを用意し、論理合成および配置配線の工程で、これらのスタンダードセルを選択的に組み合わせて、性能に応じた半導体集積回路装置を形成する手法がある。
【０００５】
高性能でリーク電流が多いデバイスとリーク電流の少ないデバイスとを作り分ける方法としては、注入マスク等を複数セット備え、デバイスのしきい値電圧Ｖｔを制御し、複数のしきい値電圧Ｖｔに作り分ける方法や、ゲート長のレイアウトを調整し、複数のゲート長に作り分ける方法などがある。ゲート長を制御する方法は、しきい値電圧Ｖｔを制御する方法と比べて、注入マスク、注入工程の増加がないため、コスト、サイクルタイムにおいて有利となっている。
【０００６】
特許文献１では、リーク電流を抑制するためにゲート長を制御可能にしたスタンダードセルのレイアウト構成が開示されている。このスタンダードセルは、ＭＯＳトランジスタのゲートと、隣接するコンタクトとの間にゲート長を延長するための領域を備え、既存のプロセス工程を変更することなくリーク電流を抑制できるように、レイアウトが改善されている。
【０００７】
図１５は特許文献１に開示されたスタンダードセルのレイアウトの例である。図１５（ａ）に示すスタンダードセルレイアウトは、幅Width-2のゲートポリ１０１と、隣接するコンタクト１０２との間に、延長ポリを配置するための領域を備えている。すなわち、ゲートポリ１０１とコンタクト１０２との距離Space-2は、デザインルールで規定される最小距離より大とされている。これにより、ゲートポリ１０１以外のレイアウトを変更することなく延長ポリを配置することができ、このゲートポリの改定だけでゲート長を拡張し、ショートチャネル効果を抑制することができる。図１５（ｂ）は延長ポリ１０３を配置したレイアウト例である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２３６２１０号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に開示されたスタンダードセルは、ゲート以外のレイアウトを変更することなく、リーク電流を抑制することができるという点で有用である。しかしながら、リーク電流を効果的に抑制するためには、ゲート長を数十％程度大きくする必要がある。このため、特許文献１の技術をただ単に用いた場合には、各スタンダードセルにおいて、ゲート長を延長可能な領域を十分に確保しておくために、ゲートと隣接するコンタクトとの間隔を予め最小間隔よりも相当広くとっておく必要がある。これにより、各スタンダードセルのサイズが大きく設計されることになり、このようなスタンダードセルを用いることにより、結果としてチップ面積が大きくなってしまう、という問題が生じる。
【００１０】
そこで、本発明は、チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第１のセル幅を有し、回路を構成するＭＯＳトランジスタが第１のゲート長を有する第１のスタンダードセルと、前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅より大きい第２のセル幅を有し、回路を構成するＭＯＳトランジスタが前記第１のゲート長を有する第２のスタンダードセルと、前記第１および第２のスタンダードセルと論理が同一であり、かつ、前記第２のセル幅を有し、回路を構成するＭＯＳトランジスタのゲートの形状が、前記第２のスタンダードセルと異なっている第３のスタンダードセルとを備え、前記第３のスタンダードセルは、前記第１のゲート長よりも大きい第２のゲート長を有するＭＯＳトランジスタを少なくとも１つ含む。
【００１２】
この第１態様によると、半導体集積回路装置は、論理が同一の第１、第２および第３のスタンダードセルを備えている。第２のスタンダードセルは、第１のスタンダードセルよりセル幅が大きいが、回路を構成するＭＯＳトランジスタのゲート長は第１のスタンダードセルと等しい。第３のスタンダードセルは、第２のスタンダードセルとセル幅が等しいが、回路を構成するＭＯＳトランジスタのゲートの形状が第２のスタンダードセルと異なっている。すなわち、第３のスタンダードセルは、第１および第２のスタンダードセルよりもゲート長が大きいＭＯＳトランジスタを有しており、これにより、第１および第２のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えば、空き領域に隣接した第１のスタンダードセルを第２のスタンダードセルに置き換え、タイミングに余裕があるパスにおける第２のスタンダードセルを第３のスタンダードセルに置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。
【００１３】
本発明の第２態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第１のセル幅を有し、回路を構成するＭＯＳトランジスタが第１のゲート長を有する第１のスタンダードセルと、前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅より大きい第２のセル幅を有し、回路を構成するＭＯＳトランジスタが前記第１のゲート長を有する第２のスタンダードセルと、前記第１および第２のスタンダードセルと論理が同一であり、かつ、前記第２のセル幅を有し、回路を構成するＭＯＳトランジスタのゲートの形状が前記第２のスタンダードセルと異なっている第３のスタンダードセルとを備え、前記第３のスタンダードセルは、前記第２のスタンダードセルが有する１個のＭＯＳトランジスタに対応しており、前記第１のゲート長を有し、かつ、直列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタを含む。
【００１４】
この第２態様によると、半導体集積回路装置は、論理が同一の第１、第２および第３のスタンダードセルを備えている。第２のスタンダードセルは、第１のスタンダードセルよりセル幅が大きいが、回路を構成するＭＯＳトランジスタのゲート長は第１のスタンダードセルと等しい。第３のスタンダードセルは、第２のスタンダードセルとセル幅が等しいが、回路を構成するＭＯＳトランジスタのゲートのレイアウト形状が第２のスタンダードセルと異なっている。すなわち、第３のスタンダードセルは、第２のスタンダードセルが有する１個のＭＯＳトランジスタに対応するものであり、第１および第２のスタンダードセルとゲート長が等しく、かつ、直列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタを有している。これにより、第３のスタンダードセルは、ゲート長を大きくした場合と同様に、第１および第２のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えばデザインルールによりゲート長を大きくできないような場合であっても、第１態様と同様に、チップ面積を増加させることなく、リーク電流を抑えることができる。
【００１５】
本発明の第３態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、第１のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を含む第１のスタンダードセルと、前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、前記第１の並列トランジスタ群に対応する第２の並列トランジスタ群を含む第２のスタンダードセルとを備え、前記第２の並列トランジスタ群は、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなり、前記第１の並列トランジスタ群よりも並列数が少なく、かつ、前記第１のゲート長よりも大きい第２のゲート長を有するＭＯＳトランジスタを少なくとも１つ含む。
【００１６】
この第３態様によると、半導体集積回路装置は、論理が同一の第１および第２のスタンダードセルを備えている。第１のスタンダードセルは、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を有している。第２のスタンダードセルは、第１のスタンダードセルとセル幅が等しく、第１の並列トランジスタ群に対応する第２の並列トランジスタ群を有している。この第２の並列トランジスタ群は、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなり、第１の並列トランジスタ群よりも並列数が少なく、かつ、ゲート長が第１の並列トランジスタ群よりも大きいＭＯＳトランジスタを少なくとも１つ有している。これにより、第２のスタンダードセルは、第１のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えば、タイミングに余裕があるパスにおける第１のスタンダードセルを第２のスタンダードセルに置き換えることによって、チップ面積を増加させることなく、効率良くリーク電流を抑制することができる。
【００１７】
本発明の第４態様では、複数のスタンダードセルが配置された半導体集積回路装置として、第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、第１のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を含む第１のスタンダードセルと、前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、前記第１の並列トランジスタ群に対応する第２の並列トランジスタ群を含む第２のスタンダードセルとを備え、前記第２の並列トランジスタ群は、直列に接続された２個以上のＭＯＳトランジスタが、並列に接続され、ゲートが共通に接続されており、前記第１の並列トランジスタ群よりも並列数が少なく、かつ、各ＭＯＳトランジスタが前記第１のゲート長を有する。
【００１８】
この第４態様によると、半導体集積回路装置は、論理が同一の第１および第２のスタンダードセルを備えている。第１のスタンダードセルは、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を有している。第２のスタンダードセルは、第１のスタンダードセルとセル幅が等しく、第１の並列トランジスタ群に対応する第２の並列トランジスタ群を有している。この第２の並列トランジスタ群は、直列に接続された２個以上のＭＯＳトランジスタが、並列に接続され、ゲートが共通に接続されており、第１の並列トランジスタ群よりも並列数が少なく、かつ、ゲート長が第１の並列トランジスタ群と等しい。これにより、ゲート長を大きくした場合と同様に、第２のスタンダードセルは、第１のスタンダードセルと比べて、回路遅延は遅くなるがリーク電流は小さくなる。このため、例えばデザインルールによりゲート長を大きくできないような場合であっても、第３態様と同様に、チップ面積を増加させることなく、リーク電流を抑えることができる。
【発明の効果】
【００１９】
本発明によると、半導体集積回路装置は、セル幅やゲート長などのレイアウトが適正に調整された複数のスタンダードセルを組み合わせて用いて、レイアウトが生成されているので、チップ面積を増加させることなく、設計の後戻りなく、リーク電流を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】（ａ）〜（ｃ）は第１の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。
【図２】図１のようなスタンダードセルを用いたレイアウト設計方法の一例を示すフローチャートである。
【図３】図１のようなスタンダードセルを用いた半導体集積回路装置のレイアウトを概念的に示した図である。
【図４】第１の実施形態における他のスタンダードセルのレイアウト例を示す平面図である。
【図５】図４のスタンダードセルの回路図である。
【図６】（ａ），（ｂ）は第２の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。
【図７】（ａ），（ｂ）は図６のスタンダードセルの回路図である。
【図８】（ａ），（ｂ）は第３の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。
【図９】（ａ），（ｂ）は図８のスタンダードセルの回路図である。
【図１０】図８のようなスタンダードセルを用いたレイアウト設計方法の一例を示すフローチャートである。
【図１１】図８のようなスタンダードセルを用いた半導体集積回路装置のレイアウトを概念的に示した図である。
【図１２】第３の実施形態における他のスタンダードセルのレイアウト例を示す平面図である。
【図１３】第３の実施形態における他のスタンダードセルのレイアウト例を示す平面図である。
【図１４】図１３のスタンダードセルの回路図である。
【図１５】従来技術のスタンダードセルレイアウトの例を示す図である。
【発明を実施するための形態】
【００２１】
次に本発明の実施形態について、図面に基づいて説明する。
【００２２】
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。図１において、（ａ）のセルＡ−１、（ｂ）のセルＢ−１、および（ｃ）のセルＣ−１は全て同一論理のスタンダードセルであり、ここでは２入力ＮＡＮＤセルの例を示している。
【００２３】
図１において、１１はＭＯＳトランジスタのゲート、１２はコンタクト、１３はＰ型拡散領域、１４はＮ型拡散領域、１５は第１層メタル、１６は第１層メタルと第２層メタルをつなぐビア、１７は第２層メタル、１８はＮウェル領域を示している。コンタクト１２は、ゲートまたは拡散層と第１層メタルとを接続するものである。また、回路要素として、２１は電源電位が供給される電源線、２２は接地線、２３は入力端子（ＩＮ１）となる端子配線、２４は入力端子（ＩＮ２）となる端子配線、２５は出力端子（ＯＵＴ）となる端子配線である。電源線２１および接地線２２は第１層メタル１５に形成されており、端子配線２３，２４，２５は第２層メタル１７に形成されている。また、ＣＬはセル枠を示している。
【００２４】
図１（ａ）のセルＡ−１はセル幅Ｗ１を有しており、回路を構成するＭＯＳトランジスタのゲート長がＬ１である。ここではゲート長Ｌ１は、デザインルールで規定される最小値であるものとする。すなわちセルＡ−１は、デザインルールで規定される最小値が優先されてレイアウトされた一般的なスタンダードセルであり、回路の遅延時間が最小になるよう設計されている。また、ＰＭＯＳトランジスタのゲート幅がＷｐ１、ＮＭＯＳトランジスタのゲート幅がＷｎ１でレイアウトされている。
【００２５】
これに対して、図１（ｂ）のセルＢ−１は、ゲート長およびゲート幅がセルＡ−１と等しく、回路の遅延時間がセルＡ−１と同一になるよう設計されている。ただし、セルＡ−１よりもセル幅が広くなっていることが主な違いである。すなわちセルＢ−１は、Ｗ１よりも大きいセル幅Ｗ２（Ｗ２＞Ｗ１）を有しており、回路を構成するＭＯＳトランジスタのゲート長はセルＡ−１と同じＬ１であり、ＰＭＯＳトランジスタのゲート幅がＷｐ１、ＮＭＯＳトランジスタのゲート幅がＷｎ１である。
【００２６】
また、図１の例では、セルＡ−１とセルＢ−１は、ゲート幅に加えて、隣接するゲート同士の間隔、ゲートの形状、Ｎ型拡散領域およびＰ型拡散領域の形状、並びに、ゲートとコンタクトとの位置関係が、全て同じになるようレイアウトされている。このようにレイアウトすることによって、レイアウト形状の影響によるＭＯＳトランジスタの特性差をより少なくすることができ、セルＡ−１、セルＢ−１の遅延時間を同一にすることができる。ただし、セルＡ−１、セルＢ−１の遅延時間を厳密に同一する必要は必ずしもないため、ゲート幅、ゲート間隔、ゲート形状、拡散領域の形状、並びに、ゲートとコンタクトとの位置関係等について、全て同一にする必要は必ずしもない。
【００２７】
さらに、図１（ｃ）のセルＣ−１は、セルＢ−１と比べると、回路の遅延時間が長くなるがリーク電流を抑えることができるように、回路を構成するＭＯＳトランジスタのゲート長が大きくなるように設計されている。すなわちセルＣ−１は、セルＢ−１と同じセル幅Ｗ２を有しており、回路を構成するＭＯＳトランジスタのゲート長は、Ｌ１よりも大きいＬ２（Ｌ２＞Ｌ１）となっている。
【００２８】
また、図１の例では、セルＢ−１とセルＣ−１は、端子配線２３〜２５、およびこれらに接続されたビア１６の位置関係が同一になるようにレイアウトされている。このようにレイアウトすることにより、入出力端子への配線を行った後に、セルＢ−１とセルＣ−１の置き換えを、配線のやり直しを招くことなく実行することが可能になる。
【００２９】
また図１において、端子配線２３〜２５は図面縦方向（Ｙ方向）に延びている。この場合、端子配線２３〜２５に関しては、図面縦方向における位置の多少のずれがあっても、例えば第２層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルＢ−１とセルＣ−１の置き換えを容易にするためには、端子配線２３〜２５については、図面横方向（Ｘ方向）すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。
【００３０】
図２は図１に示したようなスタンダードセルを用いた、半導体集積回路装置のレイアウト設計方法の一例を示すフローチャートである。なお、ここで示すレイアウト設計方法はあくまでも一例であり、他の方法を採用してもかまわない。
【００３１】
スタンダードセルライブラリのデータベース４１には、図１（ａ）に示すセルＡ−１と同様の特徴を持つ様々な基本回路のセルＡが格納されている。スタンダードセルライブラリのデータベース４２には、図１（ｂ）に示すセルＢ−１と同様の特徴を持つ様々な基本回路のセルＢが格納されている。スタンダードセルライブラリのデータベース４３には、図１（ｃ）に示すセルＣ−１と同様の特徴を持つ様々な基本回路のセルＣが格納されている。
【００３２】
まず、ステップＳ１０１では、データベース４１に格納されたセルＡを用いて、スタンダードセル配置領域に自動的にセル配置を行う。ステップＳ１０２では、配置された各セルＡの入出力端子を接続する配線を行う。
【００３３】
ここで、ステップＳ１０１，Ｓ１０２の配置配線後のスタンダードセル配置領域は、できるだけ隙間がないようにセルＡが並べられている。しかしながら、配線が混雑している箇所では、入出力端子の接続配線を通すために隣接するセルＡの間隔を空ける必要があり、一般的にスタンダードセル配置領域の１０％〜３０％程度は空き領域が存在している。この空き領域を活用して、後述するステップＳ１０４において、スタンダードセル配置領域の面積を増やすことなく、セルＡから面積のより大きいセルＢへの置き換えを行う。
【００３４】
ステップＳ１０３では、局所的にまとまった空き領域がある場合に、セルＡの再配置を行い、空き領域を分散させる。これは、空き領域をより効果的に活用し、より多くのセルＡをセルＢに置き換えることができるようにするとともに、配線経路の変更をできるだけ少なくするためである。
【００３５】
ステップＳ１０４では、データベース４２に格納されたセルＢを用いて、空き領域に隣接したセルＡをセルＢに置き換える。ここで、セルＡとセルＢの回路遅延時間は同じであるため、セルを置き換えることによるタイミングへの影響はない。ステップＳ１０５では、各セルＢの入出力端子を接続する配線を行う。ステップＳ１０６では、再配置および再配線後の各セルＡおよびセルＢの消費電力、および電源配線の抵抗によって生じる電圧降下量の計算を行う。
【００３６】
ステップＳ１０７では、各セルＡおよびセルＢの遅延時間、セルの入出力端子を接続する配線の抵抗や容量による遅延時間、並びに電圧降下による遅延時間の変動を考慮して、タイミング検証を行う。
【００３７】
ステップＳ１０８では、ステップＳ１０７のタイミング検証の結果を利用して、データベース４３に格納されたセルＣを用いて、タイミングに余裕があるパスに存在するセルＢをセルＣに置き換える。これにより、スタンダードセル配置領域の面積を増やすことなく、リーク電流を抑えることができる。
【００３８】
図３は図１に示すスタンダードセルを用いた半導体集積回路装置のレイアウトを概念的に示した図である。図３では、スタンダードセル配置領域３１の中に、同一論理の３種類のスタンダードセル３２，３３，３４が混在して配置されている。スタンダードセル３２，３３，３４はそれぞれ、図１（ａ），（ｂ），（ｃ）のレイアウトを有している。例えば図２に示すようなレイアウト設計方法で設計した場合、ステップＳ１０１において配置されたセルＡのうち、空き領域が隣接したセルＡがステップＳ１０４においてセルＢに置き換えられ、さらに、タイミングに余裕のあるパスに存在するセルＢがステップＳ１０８においてセルＣに置き換えられる。この結果、スタンダードセル配置領域３１に、セルＡ（スタンダードセル３２）、セルＢ（スタンダードセル３３）、セルＣ（スタンダードセル３４）が混在して配置される。図３に示す半導体集積回路装置では、スタンダードセル配置領域３１の面積増加を招くことなく、リーク電流が抑制されている。
【００３９】
以上のように本実施形態によると、同一論理のスタンダードセルとして、セル幅やゲート長等のレイアウトが適正に調整されたセルＡ、セルＢ、セルＣが、半導体集積回路装置に配置される。これにより、チップ面積を増加させることなく、リーク電流を抑制することができる。また、セルＢの配置配線後に、設計の後戻りなく、セルＣに置き換えることが可能である。
【００４０】
（他のスタンダードセルの例）
図４は本実施形態における他のスタンダードセルのレイアウト例を示す平面図である。図４に示すセルＣ−２は、図１（ａ）〜（ｃ）と同一論理のスタンダードセルであり、２入力ＮＡＮＤセルである。そして、図１（ｂ）のセルＢ−１と同じセル幅Ｗ２を有しており、回路を構成するＭＯＳトランジスタのゲート長は、ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ８１はＬ１であるが、ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ８２はＬ１よりも大きいＬ２となっている。このセルＣ−２を、例えば上述した図２のフローにおけるステップＳ１０８において、セルＢ−１からの置換に必要に応じて用いることによって、遅延時間の増加とリーク電流の抑制をより細かく調整することが可能になる。
【００４１】
図５は図４のセルＣ−２のレイアウトに対応した回路図である。図５では、図４と共通の構成要素に図４と同一の符号を付している。ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ８１のゲート長はＬ１であり、オン電流が大きいため、入力端子ＩＮ１に入力される信号で回路が動作するときの遅延時間は小さい。一方、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ８２のゲート長はＬ２であり、オン電流が小さいため、入力端子ＩＮ２に入力される信号で回路が動作するときの遅延時間は、オン電流が小さい分、大きくなってしまう。ただし、ＮＭＯＳトランジスタ８２がオフして回路が停止しているとき、リーク電流は、ゲート長Ｌ２が大きい分、より抑制される。
【００４２】
このように、高い性能が必要な回路部分とリーク電流を抑制したい回路部分とでゲート長が異なっているスタンダードセルを用いることによって、半導体集積回路装置において、より適正にリーク電流を抑制することができる。
【００４３】
（第２の実施形態）
図６は第２の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。図６において、（ａ）のセルＢ−２、（ｂ）のセルＣ−３は図１に示したセルＡ−１等と同一論理のスタンダードセルであり、２入力ＮＡＮＤセルである。図６では、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００４４】
図６（ａ）のセルＢ−２は、ゲート長およびゲート幅が図１（ａ）のセルＡ−１と等しく、回路の遅延時間がセルＡ−１と同一になるよう設計されている。ただし、セルＡ−１よりもセル幅が広くなっていることが主な違いである。すなわちセルＢ−２は、Ｗ１よりも大きいセル幅Ｗ３（Ｗ３＞Ｗ１）を有しており、回路を構成するＭＯＳトランジスタのゲート長はセルＡ−１と同じＬ１であり、ＰＭＯＳトランジスタ５３，５４のゲート幅がＷｐ１、ＮＭＯＳトランジスタのゲート幅がＷｎ１である。
【００４５】
また、図６の例では、セルＢ−２は、ゲート幅に加えて、隣接するゲート同士の間隔、ゲートの形状、Ｎ型拡散領域およびＰ型拡散領域の形状、並びに、ゲートとコンタクトとの位置関係が、全て図１（ａ）のセルＡ−１と同じになるようレイアウトされている。このようにレイアウトすることにより、レイアウト形状の影響によるＭＯＳトランジスタの特性差をより少なくすることができ、セルＡ−１、セルＢ−２の遅延時間を同一にすることができる。ただし、セルＡ−１、セルＢ−２の遅延時間を厳密に同一する必要は必ずしもないため、ゲート幅、ゲート間隔、ゲート形状、拡散領域の形状、並びに、ゲートとコンタクトとの位置関係等について、全て同一にする必要は必ずしもない。
【００４６】
さらに、図６（ｂ）のセルＣ−３は、セルＢ−２と対比すると、回路の遅延時間が長くなるがリーク電流を抑えることができるように、回路を構成するＭＯＳトランジスタが、分割された２個のＭＯＳトランジスタを直列に接続した構成に変更されている。例えば、セルＢ−２のＰＭＯＳトランジスタ５３が、セルＣ−３では、直列に接続され、ゲートが共通に入力端子ＩＮ１に接続された２個のＰＭＯＳトランジスタ５３ａ，５３ｂに置き換えられている。同様に、ＰＭＯＳトランジスタ５４は２個のＰＭＯＳトランジスタ５４ａ，５４ｂに、ＮＭＯＳトランジスタ８３は２個のＮＭＯＳトランジスタ８３ａ，８３ｂに、ＮＭＯＳトランジスタ８４は２個のＮＭＯＳトランジスタ８４ａ，８４ｂに、それぞれ置き換えられている。ただし、セルＣ−３は、セルＢ−２と同じセル幅Ｗ３を有しており、各ＭＯＳトランジスタのゲート長はセルＢ−２と同じＬ１である。これにより、セルＢ−２とセルＣ−３は、面積を変えずに置き換えが可能である。
【００４７】
図７は図６のセルＢ−２およびセルＣ−３のレイアウトに対応した回路図である。図７では、図６と共通の構成要素に図６と同一の符号を付している。図７（ａ），（ｂ）を対比すると分かるように、セルＣ−３における、ゲートが共通に接続されたＰＭＯＳトランジスタ５３ａ，５３ｂの直列接続が、セルＢ−２におけるＰＭＯＳトランジスタ５３に対応している。ここでの「ＭＯＳトランジスタに対応する」とは、スタンダードセルの回路構成上において、当該ＭＯＳトランジスタと同一の回路部分を実現している、という意味である。同様に、セルＣ−３における、ゲートが共通に接続されたＰＭＯＳトランジスタ５４ａ，５４ｂの直列接続が、セルＢ−２におけるＰＭＯＳトランジスタ５４に対応しており、セルＣ−３における、ゲートが共通に接続されたＮＭＯＳトランジスタ８３ａ，８３ｂの直列接続が、セルＢ−２におけるＮＭＯＳトランジスタ８３に対応しており、セルＣ−３における、ゲートが共通に接続されたＮＭＯＳトランジスタ８４ａ，８４ｂの直列接続が、セルＢ−２におけるＮＭＯＳトランジスタ８４に対応している。このような回路構成にすることによって、セルＣ−３は、セルＢ−２のゲート長Ｌ１を２倍にした場合と同程度にリーク電流を抑制することができる。
【００４８】
図６に示したようなスタンダードセルを用いて、例えば図２のようなレイアウト設計方法を実行することによって、レイアウト面積の増加を招くことなく、半導体集積回路装置のリーク電流を抑制することができる。さらに、図６のスタンダードセルではゲート長は大きくなっていないので、例えば、デザインルールでゲート長を大きくすることが禁止されており、ゲート長を揃える必要がある場合であっても、ゲート長を大きくした場合と同様に、リーク電流抑制の効果を得ることができる。
【００４９】
なお図６において、端子配線２３〜２５は図面縦方向（Ｙ方向）に延びている。この場合、端子配線２３〜２５に関しては、図面縦方向における位置の多少のずれがあっても、例えば第２層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルＢ−２とセルＣ−３の置き換えを容易にするためには、端子配線２３〜２５については、図面横方向（Ｘ方向）すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。
【００５０】
また図６では、セルＢ−２が有するＭＯＳトランジスタを全て、セルＣ−３において、ゲートが共通に接続された２個のＭＯＳトランジスタの直列接続に置き換えているが、これに限られるものではない。例えば、セルＢ−２が有するＭＯＳトランジスタの一部のみを置き換えても、リーク電流抑制の効果は得られる。また、セルＢ−２が有するＭＯＳトランジスタを、ゲートが共通に接続された３個またはそれ以上のＭＯＳトランジスタの直列接続に置き換えてもかまわない。
【００５１】
（第３の実施形態）
図８は第３の実施形態に係る半導体集積回路装置に用いるスタンダードセルのレイアウト例を示す平面図である。図８において、（ａ）のセルＡ−２、（ｂ）のセルＤ−１は同一論理のスタンダードセルであり、ここではインバータセルの例を示している。
【００５２】
図８において、１１はＭＯＳトランジスタのゲート、１２はコンタクト、１３はＰ型拡散領域、１４はＮ型拡散領域、１５は第１層メタル、１６は第１層メタルと第２層メタルをつなぐビア、１７は第２層メタル、１８はＮウェル領域を示している。コンタクト１２は、ゲートまたは拡散層と第１層メタルとを接続するものである。また、回路要素として、２１は電源電位が供給される電源線、２２は接地線、２６は入力端子（ＩＮ）となる端子配線、２７は出力端子（ＯＵＴ）となる端子配線である。電源線２１および接地線２２は第１層メタル１５に形成されており、端子配線２６，２７は第２層メタル１７に形成されている。また、ＣＬはセル枠を示している。
【００５３】
図８（ａ）のセルＡ−２はセル幅Ｗ４を有しており、回路を構成するＭＯＳトランジスタのゲート長がＬ１である。ここではゲート長Ｌ１は、デザインルールで規定される最小値であるものとする。すなわちセルＡ−２は、デザインルールで規定される最小値が優先されてレイアウトされた一般的なスタンダードセルであり、回路の遅延時間が最小になるよう設計されている。そして、４個のＰＭＯＳトランジスタ６０，６１，６２，６３が並列に接続されており、ゲートが共通に接続されている。また、４個のＮＭＯＳトランジスタ９０，９１，９２，９３が並列に接続されており、ゲートが共通に接続されている。言いかえると、セルＡ−２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるインバータが４個並列に接続されたレイアウトになっている。
【００５４】
これに対して図８（ｂ）のセルＤ−１は、セルＡ−２と比べると、回路の遅延時間が長くなるがリーク電流を抑えることができるように、回路を構成するＭＯＳトランジスタのゲート長が大きくなるように設計されている。すなわちセルＤ−１は、セルＡ−２と同じセル幅Ｗ４を有しており、回路を構成するＭＯＳトランジスタのゲート長は、Ｌ１よりも大きいＬ２（Ｌ２＞Ｌ１）となっている。そして、３個のＰＭＯＳトランジスタ６４，６５，６６が並列に接続されており、ゲートが共通に接続されている。また、３個のＮＭＯＳトランジスタ９４，９５，９６が並列に接続されており、ゲートが共通に接続されている。言いかえると、セルＤ−１は、セルＡ−２よりもＭＯＳトランジスタの並列数が少なく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるインバータが３個並列に接続されたレイアウトになっている。
【００５５】
図９は図８のセルＡ−２およびセルＤ−１のレイアウトに対応した回路図である。図９では、図８と共通の構成要素に図８と同一の符号を付している。図９（ａ），（ｂ）を対比すると分かるように、セルＤ−１における第２の並列トランジスタ群６Ｂが、セルＡ−２における第１の並列トランジスタ群６Ａに対応している。ここでの「並列トランジスタ群に対応する」とは、スタンダードセルの回路構成上において、当該並列トランジスタ群と同一の回路部分を実現している、という意味である。そして、セルＡ−２における第１の並列トランジスタ群６Ａは、並列数が４であり、ＰＭＯＳトランジスタ６０，６１，６２，６３のゲート長はＬ１であるのに対して、セルＤ−１における第２の並列トランジスタ群６Ｂは、並列数が３であり、ＰＭＯＳトランジスタ６４，６５，６６のゲート長はＬ１よりも大きいＬ２である。ＮＭＯＳトランジスタに関しても同様の構成になっている。
【００５６】
また、図８の例では、セルＡ−２とセルＤ−１は、端子配線２６，２７、およびこれらに接続されたビア１６の位置関係が同一になるようにレイアウトされている。このようにレイアウトすることにより、入出力端子への配線を行った後に、セルＡ−２とセルＤ−１の置き換えを、配線のやり直しを招くことなく実行することが可能になる。
【００５７】
また図８において、端子配線２６，２７は図面縦方向（Ｙ方向）に延びている。この場合、端子配線２６，２７に関しては、図面縦方向における位置の多少のずれがあっても、例えば第２層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルＡ−２とセルＤ−１の置き換えを容易にするためには、端子配線２６，２７については、図面横方向（Ｘ方向）すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。
【００５８】
図１０は図８に示したようなスタンダードセルを用いた、半導体集積回路装置のレイアウト設計方法の一例を示すフローチャートである。なお、ここで示すレイアウト設計方法はあくまでも一例であり、他の方法を採用してもかまわない。
【００５９】
スタンダードセルライブラリのデータベース４４には、図８（ａ）に示すセルＡ−２と同様の特徴を持つ様々な基本回路のセルＡが格納されている。スタンダードセルライブラリのデータベース４５には、図８（ｂ）に示すセルＤ−１と同様の特徴を持つ様々な基本回路のセルＤが格納されている。
【００６０】
まずステップＳ１０１では、データベース４４に格納されたセルＡを用いて、スタンダードセル配置領域に自動的に配置を行う。ステップＳ１０２では、配置された各セルＡの入出力端子を接続する配線を行う。
【００６１】
ステップＳ１０６では、配置配線後の各セルＡの消費電力、電源配線の抵抗によって生じる電圧降下量の計算を行う。
【００６２】
ステップＳ１０７では、各セルＡの遅延時間および、セルの入出力端子を接続する配線の抵抗や容量による遅延時間、並びに電圧降下による遅延時間の変動を考慮して、タイミング検証を行う。
【００６３】
ステップＳ１０９では、ステップＳ１０７のタイミング検証の結果を利用して、データベース４５に格納されたセルＤを用いて、タイミングに余裕があるパスに存在するセルＡをセルＤに置き換える。これにより、スタンダードセル配置領域の面積を増やすことなく、リーク電流を抑えることができる。
【００６４】
また、図１０のレイアウト設計方法では、第１の実施形態で示した図２のレイアウト設計方法と比して、ステップＳ１０３，Ｓ１０４，Ｓ１０５が不要となり、設計時間を短縮することができる。
【００６５】
図１１は図８に示すスタンダードセルを用いた半導体集積回路装置のレイアウトを概念的に示した図である。図１１では、スタンダードセル配置領域３１の中に、論理が同一の２種類のスタンダードセル３５，３６が混在して配置されている。スタンダードセル３５，３６はそれぞれ、図８（ａ），（ｂ）のレイアウトを有している。例えば図１０に示すようなレイアウト設計方法で設計した場合、ステップＳ１０１において配置されたセルＡのうち、タイミングに余裕があるパスに存在するセルＢがステップＳ１０９においてセルＤに置き換えられる。この結果、スタンダード配置領域３１に、セルＡ（スタンダードセル３５）、セルＤ（スタンダードセル３６）が混在して配置される。
【００６６】
以上のように本実施形態によると、同一の論理のスタンダードセルとして、ＭＯＳトランジスタが並列に接続された回路部分を有し、ＭＯＳトランジスタの並列数やゲート長等のレイアウトが適正に調整されたセルＡ、セルＤが、半導体集積回路装置に配置される。これにより、チップ面積を増加させることなく、リーク電流を抑制することができる。また、セルＡの配置配線後に、設計の後戻りなく、セルＤに置き換えることが可能である。
【００６７】
なお、図８および図９の例では、セルＡ−２が有する並列トランジスタ群について全て、セルＤ−１において、並列数を少なくし、ゲート長を大きくしているが、これに限られるものではない。例えば、セルＡ−２が有する並列トランジスタ群のうち、ＰＭＯＳトランジスタのみについて、並列数を少なくし、ゲート長を大きくしてもかまわない。
【００６８】
（他のスタンダードセルの例その１）
図１２は本実施形態における他のスタンダードセルのレイアウト例を示す平面図である。図１２に示すセルＤ−２は、図８（ａ），（ｂ）と同一論理のスタンダードセルであり、インバータセルである。そして、図８（ａ）のセルＡ−２と同じセル幅Ｗ４を有しており、図８（ｂ）のセルＤ−１とほぼ同様のレイアウトを有している。すなわち、セルＤ−２は、セルＡ−２よりもＭＯＳトランジスタの並列数が少なく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるインバータが３個並列に接続されたレイアウトになっている。
【００６９】
ただし、セルＤ−２では、トランジスタ６４，９４のゲート長がＬ１になっている。すなわち、並列トランジスタ群が、ゲート長がＬ１よりも大きいＬ２であるＭＯＳトランジスタ６５，６６，９５，９６に加えて、ゲート長がＬ１と等しいＭＯＳトランジスタ６４，９４を有している。
【００７０】
セルＤ−２のリーク電流は、並列に接続された３つのインバータそれぞれのリーク電流の合計であり、セルＤ−２の遅延時間は、並列に接続された３つのインバータのそれぞれのオン電流の合計から決まる。このため、並列トランジスタ群において、ゲート長Ｌ１のＭＯＳトランジスタと、Ｌ１より大きいゲート長Ｌ２のＭＯＳトランジスタの個数を変えることによって、セルＤ−２のリーク電流および遅延時間を調整することができる。
【００７１】
このように、並列トランジスタ群におけるＭＯＳトランジスタのゲート長が個別に調整されたスタンダードセルを用いることによって、半導体集積回路装置において、遅延時間の増加量とリーク電流の抑制量をより細かく調整することができる。
【００７２】
（他のスタンダードセルの例その２）
図１３は本実施形態における他のスタンダードセルのレイアウト例を示す平面図である。図１３に示すセルＤ−３は、図８（ａ），（ｂ）と同一論理のスタンダードセルであり、インバータセルである。そして、図８（ａ）のセルＡ−２と同じセル幅Ｗ４を有しており、図８（ａ）のセルＡ−２と同様に、ゲート長Ｌ１の４個のＰＭＯＳトランジスタ６７ａ，６７ｂ，６８ａ，６８ｂと、ゲート長Ｌ１の４個のＮＭＯＳトランジスタ９７ａ，９７ｂ，９８ａ，９８ｂとを備えている。
【００７３】
ただし、セルＤ−３では、直列に接続された２個のＰＭＯＳトランジスタ６７ａ，６７ｂと、直列に接続された２個のＰＭＯＳトランジスタ６８ａ，６８ｂとが、並列に接続され、ゲートが共通に接続されている。また、直列に接続された２個のＮＭＯＳトランジスタ９７ａ，９７ｂと、直列に接続された２個のＮＭＯＳトランジスタ９８ａ，９８ｂとが、並列に接続され、ゲートが共通に接続されている。すなわち、セルＤ−３は、セルＡ−２よりもＭＯＳトランジスタの並列数が少なくなっており、かつ、１個のＭＯＳトランジスタが、ゲートが共通に接続された２個のＭＯＳトランジスタの直列接続に置き換えられている。並列数を減らしてセル幅を同じにすることによって、セルＡ−２とセルＤ−３は、面積を変えずに置き換えが可能である。
【００７４】
図１４は図１３のセルＤ−３のレイアウトに対応した回路図である。図１４では、図１３と共通の構成要素に図１３と同一の符号を付している。図９（ａ）と図１４とを対比すると分かるように、セルＤ−３における第２の並列トランジスタ群６Ｃが、セルＡ−２における第１の並列トランジスタ群６Ａに対応している。そして、セルＡ−２における第１の並列トランジスタ群６Ａは、並列数が４であるのに対して、セルＤ−３における第２の並列トランジスタ群６Ｂは、並列数が２であり、１個のＭＯＳトランジスタに代えて、ゲートが共通に接続された２個のＭＯＳトランジスタの直列接続が配置されている。ＮＭＯＳトランジスタに関しても同様の構成になっている。このような回路構成にすることによって、セルＤ−３は、セルＡ−２のゲート長Ｌ１を２倍にして、インバータの並列数を半分にした場合と同程度にリーク電流を抑制することができる。
【００７５】
図１３に示したようなセルＤ−３を用いて、例えば図１０のようなレイアウト設計方法を実行することによって、レイアウト面積の増加を招くことなく、半導体集積回路装置のリーク電流を抑制することができる。さらに、図１３のセルＤ−３ではゲート長は大きくなっていないので、例えば、デザインルールでゲート長を大きくすることが禁止されており、ゲート長を揃える必要がある場合であっても、ゲート長を大きくした場合と同様に、リーク電流抑制の効果を得ることができる。
【００７６】
また、図１３の例では、セルＡ−２とセルＤ−３は、端子配線２６，２７、およびこれらに接続されたビア１６の位置関係が同一になるようにレイアウトされている。このようにレイアウトすることにより、入出力端子への配線を行った後に、セルＡ−２とセルＤ−３の置き換えを、配線のやり直しを招くことなく実行することが可能になる。
【００７７】
また図１３において、端子配線２６，２７は図面縦方向（Ｙ方向）に延びている。この場合、端子配線２６，２７に関しては、図面縦方向における位置の多少のずれがあっても、例えば第２層メタルの縦方向の長さを若干変えるだけで、入出力配線との接続は容易となる。このため、セルＡ−２とセルＤ−３の置き換えを容易にするためには、端子配線２６，２７については、図面横方向（Ｘ方向）すなわちこれらが延びる方向に垂直な方向における位置関係が、同一であればよい。同様に、端子配線が図面横方向に延びている場合は、図面縦方向における位置関係が同一であることが好ましい。
【００７８】
なお、上述した各実施形態は、互いに組み合わせて実行してもよい。例えば、第１の実施形態と第３の実施形態とを組み合わせて実行することによって、タイミングに余裕があるが隣接した空き領域がなくセルＣに置き換えることができないセルＡを、セルＤに置き換えることができる。これにより、リーク電流の抑制効果をより高めることができる。
【００７９】
また、第１および第２の実施形態では２入力ＮＡＮＤセルを例にとって説明を行い、第３の実施形態ではインバータセルを例にとって説明を行ったが、これらはあくまでも一例に過ぎず、その他の論理のスタンダードセルについても、上述の各実施形態は同様に適用可能である。
【産業上の利用可能性】
【００８０】
本発明では、半導体集積回路装置について、チップ面積を増加させることなく、リーク電流を抑制することができるので、例えば、チップの小型化やコスト減に有用である。
【符号の説明】
【００８１】
Ｌ１ 第１のゲート長
Ｌ２ 第２のゲート長
Ｗ１ 第１のセル幅
Ｗ２ 第２のセル幅
Ｗ３ 第２のセル幅
Ｗ４ 第１のセル幅
１１ ゲート
１２ コンタクト
１３ Ｐ型拡散層
１４ Ｎ型拡散層
１６ ビア
２３，２４，２５ 端子配線
２６，２７ 端子配線
３２ 第１のスタンダードセル
３３ 第２のスタンダードセル
３４ 第３のスタンダードセル
３５ 第１のスタンダードセル
３６ 第２のスタンダードセル
５１，５２，５３，５４ ＰＭＯＳトランジスタ
５３ａ，５３ｂ，５４ａ，５４ｂ ＰＭＯＳトランジスタ
６Ａ 第１の並列トランジスタ群
６Ｂ 第２の並列トランジスタ群
６Ｃ 第２の並列トランジスタ群
６０，６１，６２，６３ ＰＭＯＳトランジスタ
６４，６５，６６ ＰＭＯＳトランジスタ
６７ａ，６７ｂ，６８ａ，６８ｂ ＰＭＯＳトランジスタ
８１，８２，８３，８４ ＮＭＯＳトランジスタ
８３ａ，８３ｂ，８４ａ，８４ｂ ＮＭＯＳトランジスタ
９０，９１，９２，９３ ＮＭＯＳトランジスタ
９４，９５，９６ ＮＭＯＳトランジスタ
９７ａ，９７ｂ，９８ａ，９８ｂ ＮＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
複数のスタンダードセルが配置された半導体集積回路装置であって、
第１のセル幅を有し、回路を構成するＭＯＳトランジスタが第１のゲート長を有する、第１のスタンダードセルと、
前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅より大きい第２のセル幅を有し、回路を構成するＭＯＳトランジスタが前記第１のゲート長を有する、第２のスタンダードセルと、
前記第１および第２のスタンダードセルと論理が同一であり、かつ、前記第２のセル幅を有し、回路を構成するＭＯＳトランジスタのゲートの形状が前記第２のスタンダードセルと異なっている、第３のスタンダードセルとを備え、
前記第３のスタンダードセルは、
前記第１のゲート長よりも大きい第２のゲート長を有するＭＯＳトランジスタを、少なくとも１つ、含む
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第３のスタンダードセルは、
前記第２のゲート長を有するＭＯＳトランジスタに加えて、前記第１のゲート長を有するＭＯＳトランジスタを含む
ことを特徴とする半導体集積回路装置。
【請求項３】
複数のスタンダードセルが配置された半導体集積回路装置であって、
第１のセル幅を有し、回路を構成するＭＯＳトランジスタが第１のゲート長を有する、第１のスタンダードセルと、
前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅より大きい第２のセル幅を有し、回路を構成するＭＯＳトランジスタが前記第１のゲート長を有する、第２のスタンダードセルと、
前記第１および第２のスタンダードセルと論理が同一であり、かつ、前記第２のセル幅を有し、回路を構成するＭＯＳトランジスタのゲートの形状が前記第２のスタンダードセルと異なっている、第３のスタンダードセルとを備え、
前記第３のスタンダードセルは、
前記第２のスタンダードセルが有する１個のＭＯＳトランジスタに対応しており、前記第１のゲート長を有し、かつ、直列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタを含む
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のうちいずれか１項記載の半導体集積回路装置において、
前記第２および第３のスタンダードセルは、
入力端子および出力端子となる複数の端子配線に接続されたビアの位置関係が、同一である
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜３のうちいずれか１項記載の半導体集積回路装置において、
前記第２および第３のスタンダードセルは、
入力端子および出力端子となる複数の端子配線が第１の方向に延びており、かつ、
前記複数の端子配線の、前記第１の方向に垂直な第２の方向における位置関係が、同一である
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜３のうちいずれか１項記載の半導体集積回路装置において、
前記第１および第２のスタンダードセルは、
隣接するゲート同士の間隔、ゲート幅、ゲートの形状、拡散領域の形状、および、ゲートとコンタクトとの位置関係のうち、少なくともいずれか１つが、同一である
ことを特徴とする半導体集積回路装置。
【請求項７】
複数のスタンダードセルが配置された半導体集積回路装置であって、
第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、第１のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を含む、第１のスタンダードセルと、
前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、前記第１の並列トランジスタ群に対応する第２の並列トランジスタ群を含む、第２のスタンダードセルとを備え、
前記第２の並列トランジスタ群は、
並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなり、
前記第１の並列トランジスタ群よりも並列数が少なく、かつ、
前記第１のゲート長よりも大きい第２のゲート長を有するＭＯＳトランジスタを、少なくとも１つ、含む
を備えることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記第２の並列トランジスタ群は、
前記第２のゲート長を有するＭＯＳトランジスタに加えて、前記第１のゲート長を有するＭＯＳトランジスタを含む
ことを特徴とする半導体集積回路装置。
【請求項９】
複数のスタンダードセルが配置された半導体集積回路装置であって、
第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、第１のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を含む、第１のスタンダードセルと、
前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、前記第１の並列トランジスタ群に対応する第２の並列トランジスタ群を含む、第２のスタンダードセルとを備え、
前記第２の並列トランジスタ群は、
直列に接続された２個以上のＭＯＳトランジスタが、並列に接続され、ゲートが共通に接続されており、
前記第１の並列トランジスタ群よりも並列数が少なく、かつ、
各ＭＯＳトランジスタが、前記第１のゲート長を有する
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項７〜９のうちいずれか１項記載の半導体集積回路装置において、
前記第１および第２のスタンダードセルは、
入力端子および出力端子となる複数の端子配線に接続されたビアの位置関係が、同一である
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項７〜９のうちいずれか１項記載の半導体集積回路装置において、
前記第１および第２のスタンダードセルは、
入力端子および出力端子となる複数の端子配線が第１の方向に延びており、かつ、
前記複数の端子配線の、前記第１の方向に垂直な第２の方向における位置関係が、同一である
ことを特徴とする半導体集積回路装置。
【請求項１】
複数のスタンダードセルが配置された半導体集積回路装置であって、
第１のセル幅を有し、回路を構成するＭＯＳトランジスタが第１のゲート長を有する、第１のスタンダードセルと、
前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅より大きい第２のセル幅を有し、回路を構成するＭＯＳトランジスタが前記第１のゲート長を有する、第２のスタンダードセルと、
前記第１および第２のスタンダードセルと論理が同一であり、かつ、前記第２のセル幅を有し、回路を構成するＭＯＳトランジスタのゲートの形状が前記第２のスタンダードセルと異なっている、第３のスタンダードセルとを備え、
前記第３のスタンダードセルは、
前記第１のゲート長よりも大きい第２のゲート長を有するＭＯＳトランジスタを、少なくとも１つ、含む
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第３のスタンダードセルは、
前記第２のゲート長を有するＭＯＳトランジスタに加えて、前記第１のゲート長を有するＭＯＳトランジスタを含む
ことを特徴とする半導体集積回路装置。
【請求項３】
複数のスタンダードセルが配置された半導体集積回路装置であって、
第１のセル幅を有し、回路を構成するＭＯＳトランジスタが第１のゲート長を有する、第１のスタンダードセルと、
前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅より大きい第２のセル幅を有し、回路を構成するＭＯＳトランジスタが前記第１のゲート長を有する、第２のスタンダードセルと、
前記第１および第２のスタンダードセルと論理が同一であり、かつ、前記第２のセル幅を有し、回路を構成するＭＯＳトランジスタのゲートの形状が前記第２のスタンダードセルと異なっている、第３のスタンダードセルとを備え、
前記第３のスタンダードセルは、
前記第２のスタンダードセルが有する１個のＭＯＳトランジスタに対応しており、前記第１のゲート長を有し、かつ、直列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタを含む
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のうちいずれか１項記載の半導体集積回路装置において、
前記第２および第３のスタンダードセルは、
入力端子および出力端子となる複数の端子配線に接続されたビアの位置関係が、同一である
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜３のうちいずれか１項記載の半導体集積回路装置において、
前記第２および第３のスタンダードセルは、
入力端子および出力端子となる複数の端子配線が第１の方向に延びており、かつ、
前記複数の端子配線の、前記第１の方向に垂直な第２の方向における位置関係が、同一である
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜３のうちいずれか１項記載の半導体集積回路装置において、
前記第１および第２のスタンダードセルは、
隣接するゲート同士の間隔、ゲート幅、ゲートの形状、拡散領域の形状、および、ゲートとコンタクトとの位置関係のうち、少なくともいずれか１つが、同一である
ことを特徴とする半導体集積回路装置。
【請求項７】
複数のスタンダードセルが配置された半導体集積回路装置であって、
第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、第１のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を含む、第１のスタンダードセルと、
前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、前記第１の並列トランジスタ群に対応する第２の並列トランジスタ群を含む、第２のスタンダードセルとを備え、
前記第２の並列トランジスタ群は、
並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなり、
前記第１の並列トランジスタ群よりも並列数が少なく、かつ、
前記第１のゲート長よりも大きい第２のゲート長を有するＭＯＳトランジスタを、少なくとも１つ、含む
を備えることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記第２の並列トランジスタ群は、
前記第２のゲート長を有するＭＯＳトランジスタに加えて、前記第１のゲート長を有するＭＯＳトランジスタを含む
ことを特徴とする半導体集積回路装置。
【請求項９】
複数のスタンダードセルが配置された半導体集積回路装置であって、
第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、第１のゲート長を有し、かつ、並列に接続され、ゲートが共通に接続された２個以上のＭＯＳトランジスタからなる第１の並列トランジスタ群を含む、第１のスタンダードセルと、
前記第１のスタンダードセルと論理が同一であり、かつ、前記第１のセル幅を有し、回路を構成するＭＯＳトランジスタとして、前記第１の並列トランジスタ群に対応する第２の並列トランジスタ群を含む、第２のスタンダードセルとを備え、
前記第２の並列トランジスタ群は、
直列に接続された２個以上のＭＯＳトランジスタが、並列に接続され、ゲートが共通に接続されており、
前記第１の並列トランジスタ群よりも並列数が少なく、かつ、
各ＭＯＳトランジスタが、前記第１のゲート長を有する
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項７〜９のうちいずれか１項記載の半導体集積回路装置において、
前記第１および第２のスタンダードセルは、
入力端子および出力端子となる複数の端子配線に接続されたビアの位置関係が、同一である
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項７〜９のうちいずれか１項記載の半導体集積回路装置において、
前記第１および第２のスタンダードセルは、
入力端子および出力端子となる複数の端子配線が第１の方向に延びており、かつ、
前記複数の端子配線の、前記第１の方向に垂直な第２の方向における位置関係が、同一である
ことを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−３０６０２（Ｐ２０１３−３０６０２Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６５３０６（Ｐ２０１１−１６５３０６）
【出願日】平成２３年７月２８日（２０１１．７．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２８日（２０１１．７．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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