【課題】ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制する。
【解決手段】ｘ方向に延伸する接地配線Ｇと、接地配線のｙ方向の一方側に設けられたヒューズ素子領域Ａにｘ方向に沿って３列に並べて配置され、かつそれぞれの一端が接地配線Ｇに共通に接続される複数のヒューズ素子と、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられ、ヒューズ素子領域Ａに配置された複数のヒューズ素子それぞれの他端と接続される救済回路とを備え、上記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する所定個のヒューズ素子は、同一列に配置されることを特徴とする （もっと読む）

【課題】従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのピラーの径の変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置するレイアウトデータ作成装置を提供する。
【解決手段】本発明のレイアウトデータ作成装置は、集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な単位ピラー型トランジスタの整数単位に分割し、配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部２を備えている。 （もっと読む）

【課題】信号の重要度を考慮に入れたセルの自動配置を行うアルゴリズムは存在しない。従って、重要配線が不必要に長くなる場合がある。重要配線が長くなると、重要配線を伝達する信号を劣化させる原因となり得る。そのため、信号の重要度を考慮に入れたセルの自動配置を行うことで、重要度の高い信号の品質を維持する半導体装置を設計できる半導体設計装置、が望まれる。
【解決手段】半導体設計装置は、半導体装置に含まれる複数のセルを接続する複数の信号配線から、伝達する信号が重要であることを示す重要配線情報が付された重要配線と、複数の信号配線のそれぞれに接続されているセルの数を示すセル接続数と、を抽出する配線情報抽出部と、配線情報抽出部が抽出した重要配線及びセル接続数に応じて、複数のセルの配置を決定するセル自動配置部と、を備えている。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】チップ面積を増加させることなく、効率良くリーク電流を抑制することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は論理が同一のセルＡ−１，Ｂ−１，Ｃ−１を備えている。セルＢ−１はセルＡ−１よりセル幅Ｗ２が大きいが、ＭＯＳトランジスタのゲート長Ｌ１はセルＡ−１と等しい。セルＣ−１は、セルＢ−１とセル幅Ｗ２が等しいが、ゲート長Ｌ２が大きいＭＯＳトランジスタを有しており、セルＡ−１，Ｂ−１と比べて回路遅延は遅くなるがリーク電流は小さくなる。このため例えば、空き領域に隣接したセルＡ−１をセルＢ−１に置き換え、タイミングに余裕があるパスにおけるセルＢ−１をセルＣ−１に置き換えることによって、チップ面積を増加させることなく、リーク電流を抑えることができる。 （もっと読む）

【課題】半導体集積回路の開発期間を短縮し、且つ、レイアウトエラー確率を低減する。
【解決手段】本発明の実施形態のネットリスト変換装置は、半導体集積回路を構成する複数のセルであって、第１遅延時間だけスキャン用データ信号を遅延させる第１スキャンフリップフロップを含む複数のセルの接続関係を示すネットリストを変換する。そのようなネットリスト変換装置は、論理ライブラリ３０と、ネットリスト変換部１８と、を備える。論理ライブラリ３０は、半導体集積回路を構成する複数のセルの論理的機能を示す情報を含むセル論理情報であって、第１スキャンフリップフロップの論理的機能を示す情報と、第１遅延時間より大きいスキャン用第２遅延時間だけデータ信号を遅延させる第２スキャンフリップフロップの論理的機能を示す情報と、を含むセル論理情報を記憶する。ネットリスト変換部１８は、セル論理情報を参照して、ネットリストの第１スキャンフリップフロップを第２スキャンフリップフロップに置換する。 （もっと読む）

【課題】ダブルパターニングによるトランジスタの特性ばらつきを抑える。
【解決手段】並列に配置される複数のゲート電極パターン１０〜１５を交互に、ダブルパターニングの第１の露光工程で形成する第１のパターン及び第２の露光工程で形成する第２のパターンとして設定し（ステップＳ１）、第１のパターンと第２のパターンとを並列に接続したトランジスタ対を含む回路をレイアウトすることで（ステップＳ２）、ダブルパターニングによるトランジスタの特性ばらつきが抑えられる。 （もっと読む）

【課題】ビアホールの数を少なくしてもループ発振などの特性劣化が生じにくい半導体電力増幅器を提供する。
【解決手段】半導体電力増幅器は、ゲート電極Ｇと、ドレイン電極Ｄと、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極Ｓと、を有するユニットＦＥＴと、前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホール１８Ｋと、隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、接地インダクタンスを等しくするために前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホール１８Ｄと、を有する。 （もっと読む）

【課題】ホールドエラーをより確実に修正することが可能なホールドエラー修正方法、ホールドエラー修正装置及びホールドエラー修正プログラムを提供する。
【解決手段】ホールドエラー修正方法は、レイアウトデータ５３に対しタイミング解析を行ってタイミングレポート５４を生成し、ホールドエラーセルとは別のセルを置換元セルに選択し、置換元セルよりも駆動能力が小さいセルを置換先セルに選択し、レイアウトデータ５３において置換元セルを置換先セルに置換し、置換により生成された空き領域に、ホールドエラーセルのホールドエラーを修正するためのホールドバッファを挿入して、挿入したレイアウトデータを生成するものである。 （もっと読む）

【課題】チップサイズの増大を抑制できる半導体集積回路装置のレイアウト設計方法を提供する。
【解決手段】外部電源電圧が供給される第一電源線と第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、ＳＣＲＣ方式を採用した半導体集積回路装置において、第二電源ドライバのレイアウト面積の増大を抑制するために、半導体集積回路装置の全回路を機能別回路に分割し、機能別回路領域毎に、ＳＣＲＣ方式による制御対象の回路であるＳＣＲＣ使用動作回路のトランジスサイズに応じて第二電源ドライバとして用いるＭＯＳトランジスタのサイズを決定する。 （もっと読む）

【課題】高周波配線を含む半導体装置において、エロージョンやディッシングを効果的に防いで半導体装置を安定的に製造するとともに、高周波配線への周囲のダミーメタルからの影響を低減して特性を向上させる。
【解決手段】半導体装置１００は、半導体基板上の多層配線層中に設けられた高周波配線１０２と、多層配線層中の半導体基板と高周波配線１０２が設けられた層との間の第２の配線層１２２ｂに設けられたダミーメタル１０４とを含む。ダミーメタル１０４は、平面視で、高周波配線１０２の外縁で囲まれる第１の領域１０６とその周囲の第２の領域１０８とを含む高周波配線近傍領域１１０と、それ以外の外部領域１１２とにそれぞれ分散配置され、高周波配線近傍領域１１０のダミーメタル１０４間の平均間隔が、外部領域１１２のダミーメタル１０４間の平均間隔よりも広い。 （もっと読む）

【課題】配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供する。更に、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供する。
【解決手段】電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４_ｍ−４から４_ｍ＋４）を備える。内部セル領域は、電極パッド領域側に配列されている半導体回路（３_ｌ−３から３_ｌ＋３）にそれぞれ接続された配線（ＶＤＤＬ）をｎ個の電極パッドの配列方向に備える。ｎ個の電極パッドの内、第１の電極パッド（４_ｍ−１）と、第１の電極パッドから１個の電極パッドを隔てた第２の電極パッド（４_ｍ＋１）とが、絶縁膜中で互いに接続され、かつ、配線Ｌ_ｍ−１およびＬ_ｍ＋１によって、配線（ＶＤＤＬ）にそれぞれ接続されている。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）

【課題】精度よく簡便にチップサイズを見積もることができる、半導体集積回路のチップサイズ見積もり装置、及び半導体集積回路のチップ見積もり方法を提供する。
【解決手段】回路の機能の実現に最小限必要なゲート数である最小機能ゲート数を入力する入力部１と、セルライブラリごとに所定の動作速度の達成に必要となるゲート数と前記最小機能ゲート数との比率である性能考慮ゲート数係数が予め設定された設定値保持部２１と、前記最小機能ゲート数と前記性能考慮ゲート数係数とから算出されるゲート数を用いて前記回路の総面積を見積もる計算部２２と、を備えたことを特徴とする。 （もっと読む）

【課題】タイミング違反を容易に解消して工数の増大を抑制すること等が可能な半導体集積回路のレイアウト装置を提供すること。
【解決手段】本発明にかかる半導体集積回路のレイアウト装置は、セルデータを記憶する記憶装置１３と、記憶装置１３からセルデータを読み出して自動配置配線を行うレイアウト部２４２と、を備える。また、セルデータは、ターゲットセルに対する配置の状況に応じた遅延をターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。 （もっと読む）

【課題】レイアウトデータからＣｕ残が発生しやすい品種やレイヤであるか否かを判定することのできる偏在率算出方法を提供する。
【解決手段】ＣＰＵは、検証レイヤにおいて所定サイズの検証エリア毎にパターン密度を算出するステップＳ１３と、算出されたパターン密度を複数の密度範囲に分別し、各々の密度範囲に属するパターン密度の分布を示す複数の密度マップＭＡＰ０〜ＭＡＰ７を生成するステップＳ１４とを実行する。また、ＣＰＵは、各密度マップＭＡＰ０〜ＭＡＰ７に所定量のプラスシフトを加えるステップＳ１５と、パターン密度の密度差が第１基準値以上となる組み合わせの密度マップＭＡＰ０〜ＭＡＰ７を重ね合わせ、両密度マップで重複した領域を抽出するステップＳ１６とを実行する。ＣＰＵは、その抽出した領域の総面積を算出するステップＳ１７と、算出した総面積と第２基準値とを比較するステップＳ１８とを実行する。 （もっと読む）

【課題】マスクパターンの疎密に起因する強誘電体素子の特性ばらつきを適切に低減することが可能なデータ保持装置及び、これを用いた論理演算回路の提供。
【解決手段】データ保持装置において、不揮発性記憶部に含まれる複数の強誘電体素子Ｘ（素子幅ｍ）は、各々よりも素子幅の小さいダミー素子Ｙ（素子幅ｎ、ただしｎ＜ｍ）によって包囲されている。これによってマスクパターンの疎密に起因するエッチングのローディング効果を抑制する事が可能となる。 （もっと読む）

【課題】本発明は、半導体集積回路を備えた半導体装置および半導体集積回路の設計方法に関し、ＩＯ領域を有効に利用しつつパッケージの高さ寸法の増大を有効に抑えた接続を可能とする。
【解決手段】半導体基板の表面の第１の辺に沿って、第１のＩＯセルと、第２のＩＯセルとを交互に配置したＩＯ領域を有し、第１のＩＯセルは、第１の辺から所定の距離の位置に配置されたボンディングパッドを有し、第２のＩＯセルは、第１のＩＯセルのボンディングパッドより第１の辺から遠い位置にボンディングパッドを有し、かつ、第１のＩＯセルの少なくとも１つは、第１の辺から所定の距離の位置に配置された第１のボンディングパッドに加えて、第２のＩＯセルのボンディングパッドより第１の辺から遠い位置に、第２のボンディングパッドを有する第３のＩＯセルに置きかえられている。 （もっと読む）

【課題】被測定素子の配置密度を高めることが可能な半導体装置を提供する。
【解決手段】異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２とを、互いに異なる層に設ける。複数の単位アレイ配線２１，２２には、それぞれ、複数の被測定素子１１，１２のいずれか一つを接続する。複数の単位アレイ配線２１，２２どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子１１，１２の配置密度を高めることが可能となる。 （もっと読む）

【課題】高誘電率の絶縁膜を有するｎチャネル型トランジスタやｐチャネル型トランジスタを有する半導体装置の製造方法において、ｎチャネル型トランジスタのゲート絶縁膜の側面への異物の付着を抑制する。
【解決手段】半導体基板の主表面上の、ｐ型不純物領域ＰＷＬに機能用ｎチャネル型トランジスタが、ｎ型不純物領域ＮＷＬに機能用ｐチャネル型トランジスタが形成される。ｐ型不純物領域ＰＷＬの、平面視における機能用ｎチャネル型トランジスタ以外の領域に形成される複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成される。 （もっと読む）