偏在率算出方法、半導体装置の製造方法及びプログラム
【課題】レイアウトデータからＣｕ残が発生しやすい品種やレイヤであるか否かを判定することのできる偏在率算出方法を提供する。
【解決手段】ＣＰＵは、検証レイヤにおいて所定サイズの検証エリア毎にパターン密度を算出するステップＳ１３と、算出されたパターン密度を複数の密度範囲に分別し、各々の密度範囲に属するパターン密度の分布を示す複数の密度マップＭＡＰ０〜ＭＡＰ７を生成するステップＳ１４とを実行する。また、ＣＰＵは、各密度マップＭＡＰ０〜ＭＡＰ７に所定量のプラスシフトを加えるステップＳ１５と、パターン密度の密度差が第１基準値以上となる組み合わせの密度マップＭＡＰ０〜ＭＡＰ７を重ね合わせ、両密度マップで重複した領域を抽出するステップＳ１６とを実行する。ＣＰＵは、その抽出した領域の総面積を算出するステップＳ１７と、算出した総面積と第２基準値とを比較するステップＳ１８とを実行する。
【解決手段】ＣＰＵは、検証レイヤにおいて所定サイズの検証エリア毎にパターン密度を算出するステップＳ１３と、算出されたパターン密度を複数の密度範囲に分別し、各々の密度範囲に属するパターン密度の分布を示す複数の密度マップＭＡＰ０〜ＭＡＰ７を生成するステップＳ１４とを実行する。また、ＣＰＵは、各密度マップＭＡＰ０〜ＭＡＰ７に所定量のプラスシフトを加えるステップＳ１５と、パターン密度の密度差が第１基準値以上となる組み合わせの密度マップＭＡＰ０〜ＭＡＰ７を重ね合わせ、両密度マップで重複した領域を抽出するステップＳ１６とを実行する。ＣＰＵは、その抽出した領域の総面積を算出するステップＳ１７と、算出した総面積と第２基準値とを比較するステップＳ１８とを実行する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、偏在率算出方法、半導体装置の製造方法及びプログラムに関するものである。
【背景技術】
【０００２】
従来、半導体装置の配線層には、アルミニウム（Ａｌ）の配線層が広く使用されてきたが、近年の半導体装置の高集積化・微細化の要請に応えるため、アルミニウムより低抵抗且つエレクトロマイグレーション耐性に優れた銅（Ｃｕ）の配線層が使用されるようになってきた。しかしながら、Ｃｕ配線は、Ａｌ配線のように、ドライエッチングでパターン形成することが容易ではない。このため、Ｃｕ配線の形成には、絶縁膜に形成された配線溝（配線パターン形状をした溝）へＣｕ層を埋め込む、いわゆるダマシン法が多用されている。
【０００３】
ここで、典型的なダマシン法によるＣｕ配線の形成方法を図１４に従って説明する。
図１４（ａ）に示すように、不図示の基板上に平坦な絶縁膜６０を形成し、この絶縁膜６０に配線溝６０Ｘを形成する。図中右側の第１領域７０には、幅広の開口を有する１つの配線溝６０Ｘが形成されており、図中左側の第２領域７１には、狭い開口を有する細長い複数の配線溝６０Ｘが形成されている。
【０００４】
次に、図１４（ｂ）に示すように、絶縁膜６０表面及び配線溝６０Ｘの内面にバリアメタル６１を成膜する。このバリアメタル６１の材料としては、例えばタンタルナイトライド（ＴａＮ）、チタニウムナイトライド（ＴｉＮ）やタングステン（Ｗ）等を用いることができる。なお、このバリアメタル６１は、後工程において配線溝６０Ｘに充填されるＣｕが、絶縁膜６０内に拡散することを抑制するためのものである。
【０００５】
続いて、図１４（ｃ）に示すように、バリアメタル６１上にシード層６２を成膜する。このシード層６２の材料としては、例えばＣｕを用いることができる。なお、上記バリアメタル６１及びシード層６２は、スパッタリング法やＣＶＤ法などによって成膜することができる。
【０００６】
次いで、図１４（ｄ）に示すように、シード層６２を電極として電解めっきを行うことにより、配線溝６０Ｘを充填するとともに絶縁膜６０表面に延在するＣｕ層６３を堆積する。その後、絶縁膜６０表面の余分なＣｕ層６３を化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）により除去し、図１４（ｅ）に示すように、配線溝６０Ｘを充填するＣｕ層６３を残してこれをＣｕ埋込配線６４として形成する。なお、ＣＭＰ工程では、絶縁膜６０表面が露出されるように、絶縁膜６０表面のシード層６２及びバリアメタル６１についても除去される。
【０００７】
上述したダマシン法によるＣｕ埋込配線６４の形成方法では、電解めっきにより配線溝６０ＸをＣｕ層６３で充填する際に、そのＣｕ層６３の厚さが配線密度や配線幅により変化するため以下のような問題が発生する。
【０００８】
すなわち、図１４（ｄ）に示すように、配線溝６０Ｘの幅が広い（すなわち、配線幅が広い）領域７０では、配線溝６０Ｘに応じた起伏がＣｕ層６３にも反映され、そのＣｕ層６３が配線の存在しない領域７２よりも薄く堆積されるため、Ｃｕ層６３の表面に凹部６３Ａが形成される。一方、幅の狭い配線溝６０Ｘが複数形成された領域７１では、配線が存在しない領域７２よりも厚くＣｕ層６３が堆積されるオーバープレートが発生し、Ｃｕ層６３の表面に凸部６３Ｂが形成される。このようなオーバープレートが発生するのは、ボトムアップ法又はオーバーフィリング法と呼ばれるめっき法が採用されることに起因している。すなわち、ボトムアップ法では、溝や孔の底面上からＣｕが優先的に析出されるが、このように局所的にＣｕ析出を促進させると、配線溝が充填された後もその領域の析出促進性が維持されるため、パターン上（配線溝上）で異常に盛り上がったＣｕ層が形成されてしまう。
【０００９】
以上のようなＣｕ層６３が形成された後、図１４（ｅ）に示すように、ＣＭＰによりＣｕ層６３が研磨され、領域７２の絶縁膜６０の表面が露出されるまでＣｕ層６３が除去される。しかし、領域７０及び領域７１にそれぞれ形成されたＣｕ層６３の凹部６３Ａと凸部６３Ｂとの高低差が大きいと、ＣＭＰによっても完全に平坦化することができない。その結果、凸部６３Ｂの形成された領域７１のＣｕ埋込配線６４の上面に、領域７１を広く覆う残留Ｃｕ層６４ａ（以下、このようなＣｕの削り残りを「Ｃｕ残」ともいう。）が残されることがある。このような残留Ｃｕ層６４ａは、領域７１に形成されたＣｕ埋込配線６４相互間の短絡不良の原因となる。
【００１０】
なお、電解めっき液に適当な添加剤を添加することによって、オーバープレートの発生を抑制し、領域７１及び領域７２に形成されるＣｕ層６３を略平坦に形成することも可能である。しかし、この場合にも領域７１，７２に形成されたＣｕ層６３と凹部６３Ａとの間で段差が生じるため、この段差が大きい場合には、パターン密度の低い領域７１，７２にＣｕ残が発生することになる。
【００１１】
このように、Ｃｕ残はパターン密度の疎密やパターン幅に起因して発生する。そこで、このようなＣｕ残の発生を抑制する手法として、実効的なパターン密度が均一に近づくように、パターン密度の低い領域にダミーパターンを追加する手法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００６−１０８５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、パターン密度の疎密を検証しただけでは、Ｃｕ残が発生しやすい品種（又はレイヤ）であるか否かということまでは判断することができない。このため、上記従来手法では、パターン密度の低い領域が存在する場合には、常にダミーパターンを追加する必要がある、つまり回路としては無駄なパターンを常に追加する必要がある。また、ＣＭＰ工程における研磨条件を調整することによってＣｕ残の発生を抑制する方法も考えられるが、この場合には、製造ラインでの製造処理が行われてはじめてＣｕ残の発生するレイヤが特定される。このため、この方法では、上記研磨条件の調整だけでＣｕ残の発生を抑制できない場合には、レイアウトデータを修正し、レチクル（フォトマスク）を再作成する必要があるなど処理負荷が掛かるといった問題がある。このため、従来、レイアウトデータからＣｕ残の発生しやすい品種やレイヤであるか否かを判定することのできる新たな技術の創出が求められていた。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、半導体装置に形成するパターンのレイアウトデータに基づいてパターン密度の偏在率をコンピュータにて算出する偏在率算出方法であって、前記コンピュータが実行するステップは、検証レイヤにおいて所定サイズのエリア毎に前記パターン密度を算出するステップと、少なくとも隣接領域間における前記パターン密度の密度差が第１基準値以上となるエラー領域を抽出するステップと、前記エラー領域の総面積を算出するステップと、前記総面積と第２基準値とを比較するステップと、を有する。
【発明の効果】
【００１５】
本発明の一観点によれば、レイアウトデータからＣｕ残が発生しやすい品種やレイヤであるか否かを判定することができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】配線設計装置の概略構成図。
【図２】半導体装置の製造方法を示すフローチャート。
【図３】パターン密度の偏在率の算出方法を示すフローチャート。
【図４】（ａ）、（ｂ）は、マイナスシフトの付加処理の説明図。
【図５】検証レイヤのブロック化を説明するための平面図。
【図６】パターン密度の算出処理の説明図。
【図７】パターン密度の算出処理の説明図。
【図８】（ａ）〜（ｈ）は、密度マップを示す説明図。
【図９】（ａ）、（ｂ）は、プラスシフトの付加処理の説明図。
【図１０】（ａ）〜（ｄ）は、プラスシフトの付加処理の説明図。
【図１１】密度差チェック処理の説明図。
【図１２】（ａ）、（ｂ）は、密度差チェック処理の説明図。
【図１３】（ａ）〜（ｃ）は、ＣＭＰ工程の説明図。
【図１４】（ａ）〜（ｅ）ダマシン法によるＣｕ配線形成工程を示す断面図。
【図１５】Ｃｕ残の発生箇所を示す平面図。
【発明を実施するための形態】
【００１７】
以下、一実施形態を図１〜図１３に従って説明する。
図１に示すように半導体装置に形成するパターンのレイアウトデータを生成するための設計装置（コンピュータ）１０は、例えば一般的な設計支援装置（Computer Aided Design：ＣＡＤ）である。この設計装置１０は、中央処理装置（Central Processing Unit：ＣＰＵ）１１と、メモリ１２と、記憶装置１３と、表示装置１４と、入力装置１５と、ドライブ装置１６とを有している。これら各装置１１，１３，１４，１５，１６及びメモリ１２は、バス１７を介して相互に接続されている。
【００１８】
ＣＰＵ１１は、メモリ１２を利用してプログラムを実行し、半導体装置のレイアウト設計やパターン密度の偏在率の算出等の必要な処理を実現する。プログラムは、ＣＰＵ１１を半導体装置のレイアウトデータを生成する設計装置としての各種手段として機能させるためのものである。また、プログラムは、ＣＰＵ１１をパターン密度の偏在率を算出する算出装置としての各種手段として機能させるためのものである。メモリ１２には、各種処理を提供するために必要なプログラムとデータが格納される。このメモリ１２としては、通常、キャッシュ・メモリ、システム・メモリ及びディスプレイ・メモリ等が含まれる。
【００１９】
表示装置１４は、レイアウト表示、パラメータ入力画面等の表示に用いられる。この表示装置１４としては、例えばＣＲＴ，ＬＣＤ，ＰＤＰ等が用いられる。入力装置１５は、ユーザからの要求や指示、パターン、パラメータの入力に用いられる。この入力装置１５としては、例えばキーボード及びマウス装置等が用いられる。
【００２０】
コンピュータ１０は、レイアウトデータに基づき半導体装置に形成するパターン（図形）を表示装置１４に表示させる。そして、コンピュータ１０は、ユーザが操作する入力装置１５からの信号に従って、表示装置１４上のパターンの追加、削除を行うとともに、レイアウトデータに対してパターンデータの追加、削除を行う。
【００２１】
記憶装置１３は、通常、磁気ディスク装置、光ディスク装置、光磁気ディスク装置等を含む。この記憶装置１３には、半導体装置（半導体集積回路装置）のレイアウトデータを生成するためのプログラムデータとファイルが格納されている。ＣＰＵ１１は、入力装置１５による指示に応答してプログラムやデータをメモリ１２に転送し、それを実行する。
【００２２】
ＣＰＵ１１が実行するプログラムデータは、記録媒体１８にて提供される。ドライブ装置１６は、記録媒体１８を駆動し、その記憶内容にアクセスする。ＣＰＵ１１は、ドライブ装置１６を介して記録媒体１８からプログラムデータを読み出し、それを記憶装置１３にインストールする。
【００２３】
記録媒体１８としては、磁気テープ（ＭＴ）、メモリカード、フレキシブルディスク、光ディスク（ＣＤ−ＲＯＭ，ＤＶＤ−ＲＯＭなど）、光磁気ディスク（ＭＯ，ＭＤなど）等、任意のコンピュータ読み取り可能な記録媒体を使用することができる。この記録媒体１８に、上述のプログラムやデータを格納しておき、必要に応じて、メモリ１２にロードして使用することもできる。
【００２４】
なお、記録媒体１８には、通信媒体を介してアップロード又はダウンロードされたプログラムデータを記録した媒体やディスク装置が含まれる。さらに、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、一旦他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含まれる。
【００２５】
ここで、Ｃｕ残の発生しやすい箇所やレイヤ（層）について考察する。Ｃｕ残は、前述した通り、配線密度（パターン密度）が低い領域や幅の狭い配線（パターン）が密集して形成される領域で発生しやすい。具体的には、図１５に示すように、半導体基板（ウェハ）Ｗには複数のチップ２０がマトリクス状に形成されており、それら各チップ２０の内部回路が形成される領域Ｒ１１や各チップ２０間のスクライブラインの形成される領域Ｒ１２において、Ｃｕ残が発生しやすい。さらに、レイヤ単位で見ると、パターン密度の疎密の偏り度合が大きい場合、すなわち近隣領域間でのパターン密度差が大きい領域が広範囲に存在する場合に、上記領域Ｒ１１，Ｒ１２にＣｕ残が発生しやすいということが、本発明者らの鋭意研究によって明らかになった。そこで、パターン密度の偏在率（偏在の度合）を数値化することにより、その偏在率からＣｕ残が発生しやすい品種・レイヤであるか否かを判定するようにした。
【００２６】
次に、パターン密度の偏在率を考慮したレイアウトデータの生成方法、及びそれらパターン密度の偏在率及びレイアウトデータを利用した半導体装置の製造方法について図２に従って説明する。
【００２７】
まず、ＣＰＵ１１は、チップ２０全体のパターンの形状の作成を行って、レイアウトデータ２１を生成する（ステップＳ１）。このレイアウトデータ２１は、図１に示す記憶装置１３に記憶される。なお、このレイアウトデータ２１は、他のレイアウト設計装置等により作成されたものであってもよい。
【００２８】
次に、ＣＰＵ１１は、上記記憶装置１３から読み出したレイアウトデータ２１に基づいて、検証するレイヤ全体のパターン密度の偏在率を各レイヤ（層）毎に算出する（ステップＳ２）。
【００２９】
続いて、ＣＰＵ１１は、算出したパターン密度の偏在率と基準値とを比較し（ステップＳ３）、その比較結果に基づいて、検証レイヤがＣｕ残の発生しやすいレイヤであるか否かを判定する。そして、ＣＰＵ１１は、上記偏在率と基準値との比較結果に基づいて、パターンの修正が必要であるか否かを判定する（ステップＳ４）。ここで、パターンの修正が必要であると判定された場合にはステップＳ１に戻って、ＣＰＵ１１はパターンの編集処理を行ってレイアウトデータ２１を更新する。この場合、ＣＰＵ１１は、例えばパターン密度が低い領域にダミーパターンなどを追加してレイアウトデータ２１を更新する。
【００３０】
一方、ステップＳ４において、パターンの修正が不要であると判定された場合にはレイアウトが確定され、ＣＰＵ１１は、上記偏在率と基準値との比較結果に応じて、ＣＭＰレシピ、つまりＣＭＰ工程（化学機械研磨工程）における研磨条件を設定する（ステップＳ５）。すなわち、ＣＰＵ１１は、ＣＭＰ工程の施される対象レイヤがＣｕ残の発生しやすいレイヤであるか否かによってＣＭＰレシピを変更し、対象レイヤに最適なＣＭＰレシピを設定する。なお、例えばＣＭＰレシピを調整してもＣｕ残の発生を回避することができない場合に、上記ステップＳ４でパターンの修正が必要であると判定される。
【００３１】
次に、ＣＰＵ１１は、レイアウトデータ２１に基づいてレチクル（フォトマスク）を生成する（ステップＳ６）。そして、そのレチクルを用いて、製造ラインにおいて半導体装置の製造処理が実施される（ステップＳ７）。この製造処理には、上記ステップＳ５で設定されたＣＭＰレシピに基づいて実施されるＣＭＰ工程も含まれる。
【００３２】
次に、パターン密度の偏在率の算出方法を図３〜図１２に従って詳述する。
図３に示すように、まず、ＣＰＵ１１は、レイアウトデータ２１を上記記憶装置１３（図１参照）から読み出し、そのレイアウトデータ２１から読み出した検証レイヤ（例えば、任意の配線層）のパターンに対して所定量（例えば、０．５μｍ）だけマイナスシフトを加えて、検証レイヤ内の全てのパターンを細らせる（ステップＳ１１）。この処理により、配線幅の狭いパターン（例えば、図１４（ｅ）の領域７１に形成されるＣｕ埋込配線６４などのパターン）が消えることになる。すると、図４（ａ）、（ｂ）に示すように、配線幅の狭いパターンの密集している領域（例えば、図４の領域Ｒ１，Ｒ２参照）ではパターン密度が大幅に低くなるのに対し、配線幅の広いパターンが存在する領域（例えば、図４の領域Ｒ３参照）ではパターン密度の変動が小さく、パターン密度がほとんど変わらない。なお、図４では、各領域Ｒ１〜Ｒ３内のドットの濃さがその領域のパターン密度の高さを示している。このようなマイナスシフト処理により、図４に示すように、これらの領域Ｒ１，Ｒ２と領域Ｒ３間でのパターン密度の疎密、具体的にはＣｕ残が発生され得る領域Ｒ１，Ｒ２とパターン密度が高い領域Ｒ３との境界（パターン密度差）が強調されることになる。すなわち、この処理におけるマイナスシフト量は、予めシミュレーションなどによって設定され、具体的にはＣｕ残が発生され得る領域とその近隣領域との境界を強調させることのできる量に設定されている。なお、このマイナスシフト処理後のレイアウトデータは、上記レイアウトデータ２１とは別に上記記憶装置１３（図１参照）に記憶される。
【００３３】
次に、ＣＰＵ１１は、図５に示すように、検証レイヤを所定サイズの検証ブロックＢ１にブロック化する（図３のステップＳ１２）。ここでは、検証ブロックＢ１を２×２個のチップ２０が含まれるサイズとなるように設定する。このようなサイズでブロック化することにより、Ｃｕ残の発生され得る各チップ２０間の領域のパターン密度を検証することができ、その領域のパターン密度を考慮してパターン密度の偏在率を算出することができる。
【００３４】
続いて、ＣＰＵ１１は、上記マイナスシフト処理後のレイアウトデータに基づいて、検証レイヤにおいてパターン密度を検証ブロックＢ１毎に算出する（ステップＳ１３）。具体的には、各検証ブロックＢ１内を図６に示す２ｍｍ角の検証エリアＡ１で区切り、その検証エリアＡ１内のパターン密度（パターンの占有率）を算出する。ここで、パターン密度（パターン占有率）は、検証エリアＡ１の面積に対する、検証エリアＡ１内のパターンの面積の合計値の比率である。次いで、ＣＰＵ１１は、検証エリアＡ１をＸ軸方向又はＹ軸方向に検証ステップ値Ｖ１（例えば、０．５ｍｍ）だけ移動させて、その移動先における検証エリアＡ１内のパターン密度を算出する。このような検証エリアＡ１の移動とパターン密度の算出とが検証ブロックＢ１内で繰り返し実行される。そして、ＣＰＵ１１は、検証エリアＡ１の移動毎に算出したパターン密度を基に、図７に示すような密度テーブル２２を作成する。この図７の密度テーブル２２では、検証エリアＡ１の移動毎に算出されたパターン密度の数値の一例が、１辺が検証ステップ値Ｖ１（ここでは、０．５ｍｍ）である各ステップ区画Ｄ１内に示されている。なお、この密度テーブル２２は、図１に示す記憶装置１３に記憶される。
【００３５】
次に、ＣＰＵ１１は、上記記憶装置１３から読み出した密度テーブル２２内のパターン密度を所定の密度範囲毎に分別して、図８に示すような複数の密度マップＭＡＰ０〜ＭＡＰ７を作成する（図３のステップＳ１４）。具体的には、ＣＰＵ１１は、密度テーブル２２内のパターン密度を８つの密度範囲に分別して、それぞれの密度範囲に対応する８つの密度マップＭＡＰ０〜ＭＡＰ７を作成する。
【００３６】
（密度マップＭＡＰ０）
密度マップＭＡＰ０は、図７及び図８（ａ）に示すように、パターン密度が０％以上１０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ａ）のハッチング領域参照）を当該マップＭＡＰ０上にマッピングすることにより生成される。これにより、密度マップＭＡＰ０には、パターン密度が０％以上１０％未満の密度範囲であるステップ区画Ｄ１の分布（位置情報）に対応するマップパターンＭＰ０が形成される。
【００３７】
（密度マップＭＡＰ１）
密度マップＭＡＰ１は、図７及び図８（ｂ）に示すように、パターン密度が１０％以上２０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｂ）のハッチング領域参照）を当該マップＭＡＰ１上にマッピングすることにより生成される。これにより、密度マップＭＡＰ１には、パターン密度が１０％以上２０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ１が形成される。
【００３８】
（密度マップＭＡＰ２）
密度マップＭＡＰ２は、図７及び図８（ｃ）に示すように、パターン密度が２０％以上３０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｃ）のハッチング領域参照）を当該マップＭＡＰ２上にマッピングすることにより生成される。これにより、密度マップＭＡＰ２には、パターン密度が２０％以上３０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ２が形成される。
【００３９】
（密度マップＭＡＰ３）
密度マップＭＡＰ３は、図７及び図８（ｄ）に示すように、パターン密度が３０％以上４０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｄ）のハッチング領域参照）を当該マップＭＡＰ３上にマッピングすることにより生成される。これにより、密度マップＭＡＰ３には、パターン密度が３０％以上４０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ３が形成される。
【００４０】
（密度マップＭＡＰ４）
密度マップＭＡＰ４は、図７及び図８（ｅ）に示すように、パターン密度が４０％以上５０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｅ）のハッチング領域参照）を当該マップＭＡＰ４上にマッピングすることにより生成される。これにより、密度マップＭＡＰ４には、パターン密度が４０％以上５０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ４が形成される。
【００４１】
（密度マップＭＡＰ５）
密度マップＭＡＰ５は、図７及び図８（ｆ）に示すように、パターン密度が５０％以上６０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｆ）のハッチング領域参照）を当該マップＭＡＰ５上にマッピングすることにより生成される。これにより、密度マップＭＡＰ５には、パターン密度が５０％以上６０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ５が形成される。
【００４２】
（密度マップＭＡＰ６）
密度マップＭＡＰ６は、図７及び図８（ｇ）に示すように、パターン密度が６０％以上７０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｇ）のハッチング領域参照）を当該マップＭＡＰ６上にマッピングすることにより生成される。これにより、密度マップＭＡＰ６には、パターン密度が６０％以上７０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ６が形成される。
【００４３】
（密度マップＭＡＰ７）
密度マップＭＡＰ７は、図７及び図８（ｈ）に示すように、パターン密度が７０％以上８０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｈ）のハッチング領域参照）を当該マップＭＡＰ７上にマッピングすることにより生成される。これにより、密度マップＭＡＰ７は、パターン密度が７０％以上８０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ７が形成される。
【００４４】
このように作成された密度マップＭＡＰ０〜ＭＡＰ７は、例えば図１に示す記憶装置１３に記憶される。
次に、図３に示すように、ＣＰＵ１１は、８つの密度マップＭＡＰ０〜ＭＡＰ７（具体的には、マップパターンＭＰ０〜ＭＰ７）に対して所定量（ここでは、１．５μｍ）だけプラスシフトを加えて、各マップパターンＭＰ０〜ＭＰ７を太らせる（ステップＳ１５）。具体的には、図９に示すように、１つのステップ区画Ｄ１に対応する単位マップパターンＭＵ（図９（ａ）参照）、すなわち０．５ｍｍ角の単位マップパターンＭＵの四側面を１．５ｍｍずつ太らせる（図９（ｂ）のハッチング領域参照）。これにより、単位マップパターンＭＵがその周囲２ｍｍの領域に広がり、その周囲２ｍｍの領域で以下に説明するパターン密度の偏在率の検証が行われることになる。すなわち、上記プラスシフト量（１．５ｍｍ）は、単位マップパターンＭＵのパターン密度の値が影響を及ぼす周辺の領域まで当該単位マップパターンＭＵを拡大するために設定された量である。このプラスシフト量は、予めシミュレーションなどによって設定され、具体的にはＣｕ残が発生するレイヤ（品種）を浮き彫りにできるように調整されている。ここでは、上記ステップＳ１３において、２ｍｍ角の検証エリアＡ１で算出されたパターン密度が０．５ｍｍ角のステップ区画Ｄ１（単位マップパターンＭＵ）のパターン密度になっているため、このパターン密度の値が影響を及ぼす領域を単位マップパターンＭＵの周囲２ｍｍの領域に広げるためにプラスシフト量が１．５ｍｍに設定されている。
【００４５】
なお、上記ステップＳ１４で作成された密度マップＭＡＰ０のマップパターンＭＰ０（図１０（ａ）参照）に１．５ｍｍのプラスシフトを付加した後のマップパターンＭＰ０ａを図１０（ｂ）に示している。また、上記ステップＳ１４で作成された密度マップＭＡＰ３のマップパターンＭＰ３（図１０（ｃ）参照）に１．５ｍｍのプラスシフトを付加した後のマップパターンＭＰ３ａを図１０（ｄ）に示している。なお、本ステップＳ１５では、図示を省略するが、その他の密度マップＭＡＰ２，ＭＡＰ４〜ＭＡＰ７のマップパターンＭＰ２，ＭＰ４〜ＭＰ７にもプラスシフトを付加する。このようなプラスシフトの付加後に、記憶装置１３に記憶された密度マップＭＡＰ０〜ＭＡＰ７は更新される。
【００４６】
次に、図３に示すように、ＣＰＵ１１は、上記プラスシフト後の密度マップＭＡＰ０〜ＭＡＰ７に基づいて、近隣領域のパターン密度の密度差が第１基準値（ここでは、３０％）以上となる領域を抽出する（ステップＳ１６）。具体的には、図１１に示すように、密度マップＭＡＰ０〜ＭＡＰ７のうち密度差が３０％以上となる密度マップ同士（黒丸参照）を重ね合わせて、両密度マップのマップパターンが重なる領域を抽出する。より具体的には、例えば図１２（ａ）に示すプラスシフト後の密度マップＭＡＰ０，ＭＡＰ３を重ね合わせ、図１２（ｂ）に示すように、プラスシフト後のマップパターンＭＰ０ａ及びマップパターンＭＰ３ａが重なる領域（太線枠内の領域）をエラー領域ＥＡとして抽出する。同様に、先の図１１の黒丸で示した以下の密度マップ同士を組み合わせて、両密度マップ内に形成された上記プラスシフト後のマップパターンの重複領域をエラー領域ＥＡとして抽出する。
【００４７】
・密度マップＭＡＰ０と密度マップＭＡＰ４
・密度マップＭＡＰ０と密度マップＭＡＰ５
・密度マップＭＡＰ０と密度マップＭＡＰ６
・密度マップＭＡＰ０と密度マップＭＡＰ７
・密度マップＭＡＰ１と密度マップＭＡＰ４
・密度マップＭＡＰ１と密度マップＭＡＰ５
・密度マップＭＡＰ１と密度マップＭＡＰ６
・密度マップＭＡＰ１と密度マップＭＡＰ７
・密度マップＭＡＰ２と密度マップＭＡＰ５
・密度マップＭＡＰ２と密度マップＭＡＰ６
・密度マップＭＡＰ２と密度マップＭＡＰ７
・密度マップＭＡＰ３と密度マップＭＡＰ６
・密度マップＭＡＰ３と密度マップＭＡＰ７
・密度マップＭＡＰ４と密度マップＭＡＰ７
これにより、Ｃｕ残の発生しやすさを評価するための指標となる、近隣領域のパターン密度の密度差が大きい領域をエラー領域ＥＡとして抽出することができる。なお、上記第１基準値は、予めシミュレーションなどによって設定され、具体的にはＣｕ残が発生するレイヤ（品種）を浮き彫りにできるように調整されている。
【００４８】
次に、図３に示すように、ＣＰＵ１１は、上述した各組み合わせで抽出された各エラー領域ＥＡの面積を算出し、それら全てのエラー領域ＥＡの面積を合計してエラー領域ＥＡの総面積を算出する（ステップＳ１７）。なお、図１２に示した密度マップＭＡＰ０，ＭＡＰ３の組み合わせで抽出されたエラー領域ＥＡは、０．５ｍｍ角の単位マップパターンＭＵを５５個有しているため、そのエラー領域ＥＡの面積は１３．７５ｍｍ２（＝０．５×０．５×５５）となる。
【００４９】
続いて、図３に示すように、ＣＰＵ１１は、算出したエラー領域ＥＡの総面積と第２基準値（例えば、３２０ｍｍ２）とを比較する（ステップＳ１８）。このステップＳ１８において、エラー領域ＥＡの総面積が第２基準値以上である場合には、ＣＰＵ１１は、検証レイヤのパターン密度の偏在率が「大」であると判定する（ステップＳ１９）。すなわち、この場合には、近隣領域間におけるパターン密度差の大きい領域が広範囲に存在し、Ｃｕ残が発生しやすいレイヤであると判定することができる。このときのパターン密度の偏在率を示す判定結果は、上述したステップＳ４においてパターンの修正が必要であるか否かの判定や、ステップＳ５においてＣＭＰレシピの設定に利用される。一方、エラー領域ＥＡの総面積が第２基準値未満である場合には、ＣＰＵ１１は、検証レイヤのパターン密度の偏在率が「小」であると判定する（ステップＳ２０）。すなわち、この場合には、近隣領域間におけるパターン密度差の大きい領域が少なく、Ｃｕ残の発生する確率が低いレイヤであると判定することができる。なお、上記第２基準値は、予めシミュレーションなどによって設定され、具体的にはＣｕ残が発生しやすいレイヤであるか否かを判定することが可能な値に設定されている。
【００５０】
以上説明した処理によって、レイアウトデータ２１に基づいて検証レイヤのパターン密度の偏在率の大小を判定することができ、その検証レイヤがＣｕ残の発生しやすいレイヤであるか否かをレイアウトデータ２１から判定することができる。また、上記ステップＳ１３で作成した密度テーブル２２からパターン密度の低い領域の位置を検出できるため、検証レイヤがＣｕ残の発生しやすいレイヤである場合には、Ｃｕ残の発生しやすい箇所まで特定することができる。さらに、上記ステップＳ１１のマイナスシフト処理によって配線幅の狭いパターンが密集している領域がパターン密度の低い領域に置換されているため、パターン密度の低い領域をＣｕ残の発生しやすい箇所と検出することによって、配線幅の狭いパターンが密集している領域についてもＣｕ残の発生しやすい箇所として特定することができる。
【００５１】
次に、図２に示すステップＳ５におけるＣＭＰレシピの設定方法の一例を説明する。
まず、図２に示すステップＳ７内で実施されるＣＭＰ工程の概要及びそのＣＭＰ工程で使用される研磨装置について説明する。
【００５２】
図１３（ａ）に示すように、ＣＭＰ工程では、処理対象のウェハが３つの研磨装置３０，４０，５０において順に所定の研磨処理が施される。図１４（ｄ）、（ｅ）を併せ参照して詳述すると、第１の研磨装置３０では、絶縁膜６０に形成された配線溝６０Ｘを覆うように堆積されたＣｕ層６３の不要部を粗削りする第１の研磨工程が行われる。第２の研磨装置４０では、第１の研磨工程の後のＣｕ層６３の不要部を更に研磨して、Ｃｕ研磨の終点検知（ＥＰＤ）を行った後、Ｃｕ残対策としてオーバー研磨（過剰研磨）を行う第２の研磨工程が行われる。そして、第３の研磨装置５０では、絶縁膜６０表面上に形成されたバリアメタル６１を研磨するバリアメタル研磨が行われる。このようなＣＭＰ工程によって、絶縁膜６０に形成された配線溝６０Ｘ内にＣｕ埋込配線６４が形成される。
【００５３】
図１３（ｂ）に示すように、第１の研磨装置３０は、研磨パッド３１が表面に貼り付けられ回転可能なプラテン３２と、ウェハＷ表面が研磨パッド３１と接するようにウェハＷを固定する研磨ヘッド３３と、研磨中に発生する削りカスを研磨パッド３１から除去するドレス部３４とを有している。プラテン３２の中央部には、ノズル３５から研磨液（スラリ）３６が供給される。また、研磨ヘッド３３及びドレス部３４は、回転可能であると共に、プラテン３２の半径方向に移動可能である。
【００５４】
第１の研磨装置３０では、ウェハＷ表面のＣｕの凹凸を平坦化する目的で研磨処理が行われる。このため、第１の研磨装置３０の研磨パッド３１には平坦化能力の高い材料（例えば、ウレタン樹脂層など）が用いられ、その研磨パッド３１表面の剛性が高められている。
【００５５】
この第１の研磨装置３０における第１の研磨工程は、例えばプラテン３２の回転数を６４ｒｐｍ、研磨ヘッド３３の回転数を５８ｒｐｍ、研磨液３６の供給量を３００ｍｌ／ｍｉｎ、ウェハＷを研磨パッド３１に押し付ける圧力を３．５ｐｓｉという研磨条件で行われる。
【００５６】
図１３（ｃ）に示すように、第２の研磨装置４０は、研磨パッド４１が表面に貼り付けられ回転可能なプラテン４２と、ウェハＷ表面が研磨パッド４１と接するようにウェハＷを固定する研磨ヘッド４３と、研磨中に発生する削りカスを研磨パッド４１から除去するドレス部４４とを有している。プラテン４２の中央部には、ノズル４５から研磨液（スラリ）４６が供給される。また、研磨ヘッド４３及びドレス部４４は、回転可能であると共に、プラテン４２の半径方向に移動可能である。
【００５７】
第２の研磨装置４０では、不要なＣｕを完全に除去（Ｃｕクリア）する目的で研磨処理が行われる。このため、第２の研磨装置４０の研磨パッド４１は、ウェハＷ表面上の凹凸に追従させるために段差追従性の高い第１樹脂層４１ａと、ウェハＷに接する第２樹脂層４１ｂとを有している。第１樹脂層４１ａの材料としては、クッション性の高い材料であることが好ましく、例えば弾性を有する樹脂などを用いることができる。また、第２樹脂層４１ｂの材料としては、例えばウレタン樹脂層などを用いることができる。
【００５８】
この第２の研磨装置４０における第２の研磨工程は、例えばプラテン４２の回転数を６４ｒｐｍ、研磨ヘッド４３の回転数を５８ｒｐｍ、研磨液４６の供給量を３００ｍｌ／ｍｉｎ、ウェハＷを研磨パッド４１に押し付ける圧力を３．５ｐｓｉという研磨条件で行われる。
【００５９】
第３の研磨装置５０における研磨処理では、上記第２の研磨装置４０による研磨処理によって露出されたバリアメタルが除去され、ダマシン法によるＣｕ埋込配線が形成される。なお、その後、例えば界面活性剤を含む洗浄液により研磨残渣が除去され、純水で再洗浄されることによって、ＣＭＰ工程が終了する。
【００６０】
次に、パターン密度の偏在率に基づくＣＭＰレシピの設定方法について説明する。
エラー領域ＥＡの総面積が第２基準値以上である場合、すなわちパターン密度の偏在率が大きいと判定された場合には、第１の研磨装置３０による第１の研磨工程での研磨量を、偏在率が小さいと判定された場合の研磨量よりも増加するように設定する。例えば偏在率が小さい場合の第１の研磨工程での研磨量が１０００μｍである場合には、偏在率が大きいと判定された場合には、その研磨量の１．１倍である１１００μｍに設定する。これは、偏在率が大きいと判定された場合、つまりＣｕ残が発生しやすいと判定された場合には、Ｃｕの凹凸の高低差が大きくなっていると考えられるため、その凹凸の平坦化を目的とする第１の研磨装置３０による第１の研磨工程での研磨量が増加するように設定している。なお、この研磨量は、例えば研磨処理時間などによって調整することができる。
【００６１】
また、パターン密度の偏在率が大きいと判定された場合には、第２の研磨装置４０による第２の研磨工程でのオーバー研磨量を、偏在率が小さいと判定された場合のオーバー研磨量よりも増加するように設定する。具体的には、まず、偏在率が小さいと判定された場合には、第２の研磨装置４０による第２の研磨工程において、Ｃｕ研磨の終点検知が行われた後、研磨量４００ｎｍのオーバー研磨が行われる。これに対し、偏在率が大きいと判定された場合には、第２の研磨装置４０による第２の研磨工程において、Ｃｕ研磨の終点検知が行われた後、研磨量４００ｎｍのオーバー研磨が行われ、研磨を阻害する添加剤などを取り除くために水洗が行われ、再度、研磨量４００ｎｍのオーバー研磨が行われる。すなわち、偏在率が大きいと判定された場合には、偏在率が小さい場合の２倍のオーバー研磨が行われる。このようなオーバー研磨によって不必要なＣｕが除去され、Ｃｕ残の発生が好適に抑制される。
【００６２】
このように、パターン密度の偏在率からＣｕ残の発生しやすいレイヤであると判定された場合には、第１の研磨装置３０（第１の研磨工程）での研磨量を増加させるとともに、第２の研磨装置４０（第２の研磨工程）でのオーバー研磨量を増加させるようにＣＭＰレシピが設定される。そして、図２に示すステップＳ７において、このＣＭＰレシピに基づいてＣＭＰ工程が実施される。これにより、Ｃｕ残の発生しやすいレイヤに対して、ＣＭＰの強度が大きく調整されたＣＭＰ工程が実施されるため、上記レイヤにおいてＣｕ残が発生することを好適に抑制することができる。
【００６３】
なお、マップパターンＭＰ０〜ＭＰ７は密度マップの一例、配線溝６０Ｘは凹部の一例、Ｃｕ層６３は導電層の一例である。
以上説明した本実施形態によれば、以下の効果を奏することができる。
【００６４】
（１）近隣領域間におけるパターン密度差が第１基準値（３０％）以上となるエラー領域ＥＡを抽出し、そのエラー領域ＥＡの総面積をパターン密度の偏在率として算出するようにした。また、このエラー領域ＥＡの総面積と第２基準値とを比較することにより、パターン密度の偏在率の大小を判定するようにした。これにより、このように判定されたパターン密度の偏在率の大小から、検証レイヤがＣｕ残の発生しやすいレイヤであるか否かを判定することができる。すなわち、レイアウトデータからＣｕ残の発生しやすい検証レイヤを特定することができ、ひいてはＣｕ残の発生しやすい品種を特定することができる。したがって、Ｃｕ残の発生しやすいレイヤであると判定された場合には、レチクルの作成前にレイアウトデータの修正を行ったり、ＣＭＰ工程の実施前に最適なＣＭＰ条件を設定したりすることができる。また、Ｃｕ残の発生しにくいレイヤであると判定された場合には、無駄にダミーパターンなどを追加することなくレイアウトを確定することができる。
【００６５】
（２）エラー領域ＥＡの総面積と第２基準値との比較結果に応じて、ＣＭＰレシピを設定するようにした。すなわち、ＣＭＰ工程の施される対象レイヤがＣｕ残の発生しやすいレイヤであるか否かによってＣＭＰレシピを変更し、対象レイヤに最適なＣＭＰレシピを設定するようにした。このように設定されたＣＭＰレシピに基づいてＣＭＰ工程を実施することにより、Ｃｕ残の発生を好適に抑制することができる。
【００６６】
（３）パターン密度差が第１基準値以上となる組み合わせの密度マップ、具体的には所定量のプラスシフトを加えた後の密度マップを重ね合わせて、プラスシフト後のマップパターンＭＰ０〜ＭＰ７が重複する領域をエラー領域ＥＡとして抽出するようにした。これにより、ステップ区画Ｄ１（単位マップパターンＭＵ）の隣接領域間におけるパターン密度差だけでなく、ステップ区画Ｄ１の近隣領域（ここでは、周囲２ｍｍの領域）間におけるパターン密度差を考慮してパターン密度の偏在率を算出することができる。
【００６７】
（４）レイアウトデータ２１から読み出した検証レイヤの全てのパターンに所定量のマイナスシフトを加えるようにした。これにより、配線幅の狭いパターンが消えることになるため、このような配線幅の狭いパターンが密集している領域（例えば、図１４の領域７１）のパターン密度が低くなる。ところで、このような領域は、上述したように、オーバープレートが発生しやすく、Ｃｕ残の発生の原因となる凹凸を生じさせ得る領域であるが、パターンが密集しているためパターン密度がそれほど低くない。このため、マイナスシフトを加えない場合には、例えば、配線幅の狭いパターンの密集している領域と、配線幅の広いパターンが形成されたパターン密度の高い領域との間では、大きな密度差が生じない。したがって、この場合には、パターン密度の偏在率の算出に際して、Ｃｕ残の発生され得る領域である、配線幅の狭いパターンが密集している領域がそれほど考慮されない。
【００６８】
これに対し、本実施形態では、上記マイナスシフト処理により、配線幅の狭いパターンの密集している領域がパターン密度の低い領域に置換される。このため、このように置換された領域と、パターン密度の高い領域との間において、大きな密度差が生じ、エラー領域ＥＡが生じることになる。換言すると、この場合には、Ｃｕ残の発生され得る、配線幅の狭いパターンが密集している領域を考慮してパターン密度の偏在率を算出することができる。したがって、そのパターン密度の偏在率に基づいて、検証レイヤがＣｕ残の発生しやすいレイヤであるか否かを精度良く判定することができる。
【００６９】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、第２基準値を１つの値としたが、第２基準値を複数の値に設定してもよい。この場合、エラー領域ＥＡの総面積が属する第２基準値の区分ごとにＣＭＰレシピを設定するようにしてもよい。これによれば、パターン密度の偏在率の大きさに合わせてＣＭＰレシピを細かく設定することができ、パターン密度の偏在率により適したＣＭＰレシピを設定することができる。
【００７０】
・上記実施形態におけるステップＳ１１（図３参照）の処理を省略してもよい。
・上記実施形態では、ブロックＢ１を２×２個のチップ２０が含まれるサイズとしたが、チップ２０間の領域のパターン密度についても算出することが可能なサイズであれば、そのサイズに特に制限されない。
【００７１】
・また、例えば検証レイヤ全体を１つの検証領域に設定するようにしてもよい。この場合には、ステップＳ１２（図３参照の）の検証レイヤのブロック化処理を省略してもよい。
【００７２】
・上記実施形態における検証エリアＡ１のサイズや検証ステップ値Ｖ１の値は任意に設定される値であり、特に制限されない。
・上記実施形態では、パターン密度差が第１基準値以上となる組み合わせの密度マップ、具体的には所定量のプラスシフトを加えた後の密度マップを重ね合わせて、プラスシフト後のマップパターンが重複する領域をエラー領域ＥＡとして抽出するようにした。これに限らず、例えばパターン密度差が第１基準値以上となる組み合わせの密度マップ、具体的にはプラスシフトを付加していない密度マップを重ね合わせて、両マップパターンが隣接する領域をエラー領域ＥＡとして抽出するようにしてもよい。この場合には、ステップＳ１５の処理を省略してもよい。このように、少なくとも隣接領域間におけるパターン密度差が第１基準値以上となる領域を抽出することができるのであれば、その方法は特に制限されない。
【００７３】
・上記実施形態では、レイアウトデータ２１を生成する設計装置１０のＣＰＵ１１がパターン密度の偏在率を算出するようにしたが、設計装置１０とは別のコンピュータがパターン密度の偏在率を算出するようにしてもよい。なお、この場合の上記別のコンピュータは、図１と同様の構成を有していればよい。
【符号の説明】
【００７４】
１０ 設計装置
１１ 中央処理装置
１３ 記憶装置
２０ チップ
２１ レイアウトデータ
ＭＡＰ０〜ＭＡＰ７ 密度マップ
ＭＰ０〜ＭＰ７ マップパターン
６０ 絶縁膜
６０Ｘ 配線溝
６３ Ｃｕ層
６４ Ｃｕ埋込配線
【技術分野】
【０００１】
本発明は、偏在率算出方法、半導体装置の製造方法及びプログラムに関するものである。
【背景技術】
【０００２】
従来、半導体装置の配線層には、アルミニウム（Ａｌ）の配線層が広く使用されてきたが、近年の半導体装置の高集積化・微細化の要請に応えるため、アルミニウムより低抵抗且つエレクトロマイグレーション耐性に優れた銅（Ｃｕ）の配線層が使用されるようになってきた。しかしながら、Ｃｕ配線は、Ａｌ配線のように、ドライエッチングでパターン形成することが容易ではない。このため、Ｃｕ配線の形成には、絶縁膜に形成された配線溝（配線パターン形状をした溝）へＣｕ層を埋め込む、いわゆるダマシン法が多用されている。
【０００３】
ここで、典型的なダマシン法によるＣｕ配線の形成方法を図１４に従って説明する。
図１４（ａ）に示すように、不図示の基板上に平坦な絶縁膜６０を形成し、この絶縁膜６０に配線溝６０Ｘを形成する。図中右側の第１領域７０には、幅広の開口を有する１つの配線溝６０Ｘが形成されており、図中左側の第２領域７１には、狭い開口を有する細長い複数の配線溝６０Ｘが形成されている。
【０００４】
次に、図１４（ｂ）に示すように、絶縁膜６０表面及び配線溝６０Ｘの内面にバリアメタル６１を成膜する。このバリアメタル６１の材料としては、例えばタンタルナイトライド（ＴａＮ）、チタニウムナイトライド（ＴｉＮ）やタングステン（Ｗ）等を用いることができる。なお、このバリアメタル６１は、後工程において配線溝６０Ｘに充填されるＣｕが、絶縁膜６０内に拡散することを抑制するためのものである。
【０００５】
続いて、図１４（ｃ）に示すように、バリアメタル６１上にシード層６２を成膜する。このシード層６２の材料としては、例えばＣｕを用いることができる。なお、上記バリアメタル６１及びシード層６２は、スパッタリング法やＣＶＤ法などによって成膜することができる。
【０００６】
次いで、図１４（ｄ）に示すように、シード層６２を電極として電解めっきを行うことにより、配線溝６０Ｘを充填するとともに絶縁膜６０表面に延在するＣｕ層６３を堆積する。その後、絶縁膜６０表面の余分なＣｕ層６３を化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）により除去し、図１４（ｅ）に示すように、配線溝６０Ｘを充填するＣｕ層６３を残してこれをＣｕ埋込配線６４として形成する。なお、ＣＭＰ工程では、絶縁膜６０表面が露出されるように、絶縁膜６０表面のシード層６２及びバリアメタル６１についても除去される。
【０００７】
上述したダマシン法によるＣｕ埋込配線６４の形成方法では、電解めっきにより配線溝６０ＸをＣｕ層６３で充填する際に、そのＣｕ層６３の厚さが配線密度や配線幅により変化するため以下のような問題が発生する。
【０００８】
すなわち、図１４（ｄ）に示すように、配線溝６０Ｘの幅が広い（すなわち、配線幅が広い）領域７０では、配線溝６０Ｘに応じた起伏がＣｕ層６３にも反映され、そのＣｕ層６３が配線の存在しない領域７２よりも薄く堆積されるため、Ｃｕ層６３の表面に凹部６３Ａが形成される。一方、幅の狭い配線溝６０Ｘが複数形成された領域７１では、配線が存在しない領域７２よりも厚くＣｕ層６３が堆積されるオーバープレートが発生し、Ｃｕ層６３の表面に凸部６３Ｂが形成される。このようなオーバープレートが発生するのは、ボトムアップ法又はオーバーフィリング法と呼ばれるめっき法が採用されることに起因している。すなわち、ボトムアップ法では、溝や孔の底面上からＣｕが優先的に析出されるが、このように局所的にＣｕ析出を促進させると、配線溝が充填された後もその領域の析出促進性が維持されるため、パターン上（配線溝上）で異常に盛り上がったＣｕ層が形成されてしまう。
【０００９】
以上のようなＣｕ層６３が形成された後、図１４（ｅ）に示すように、ＣＭＰによりＣｕ層６３が研磨され、領域７２の絶縁膜６０の表面が露出されるまでＣｕ層６３が除去される。しかし、領域７０及び領域７１にそれぞれ形成されたＣｕ層６３の凹部６３Ａと凸部６３Ｂとの高低差が大きいと、ＣＭＰによっても完全に平坦化することができない。その結果、凸部６３Ｂの形成された領域７１のＣｕ埋込配線６４の上面に、領域７１を広く覆う残留Ｃｕ層６４ａ（以下、このようなＣｕの削り残りを「Ｃｕ残」ともいう。）が残されることがある。このような残留Ｃｕ層６４ａは、領域７１に形成されたＣｕ埋込配線６４相互間の短絡不良の原因となる。
【００１０】
なお、電解めっき液に適当な添加剤を添加することによって、オーバープレートの発生を抑制し、領域７１及び領域７２に形成されるＣｕ層６３を略平坦に形成することも可能である。しかし、この場合にも領域７１，７２に形成されたＣｕ層６３と凹部６３Ａとの間で段差が生じるため、この段差が大きい場合には、パターン密度の低い領域７１，７２にＣｕ残が発生することになる。
【００１１】
このように、Ｃｕ残はパターン密度の疎密やパターン幅に起因して発生する。そこで、このようなＣｕ残の発生を抑制する手法として、実効的なパターン密度が均一に近づくように、パターン密度の低い領域にダミーパターンを追加する手法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００６−１０８５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、パターン密度の疎密を検証しただけでは、Ｃｕ残が発生しやすい品種（又はレイヤ）であるか否かということまでは判断することができない。このため、上記従来手法では、パターン密度の低い領域が存在する場合には、常にダミーパターンを追加する必要がある、つまり回路としては無駄なパターンを常に追加する必要がある。また、ＣＭＰ工程における研磨条件を調整することによってＣｕ残の発生を抑制する方法も考えられるが、この場合には、製造ラインでの製造処理が行われてはじめてＣｕ残の発生するレイヤが特定される。このため、この方法では、上記研磨条件の調整だけでＣｕ残の発生を抑制できない場合には、レイアウトデータを修正し、レチクル（フォトマスク）を再作成する必要があるなど処理負荷が掛かるといった問題がある。このため、従来、レイアウトデータからＣｕ残の発生しやすい品種やレイヤであるか否かを判定することのできる新たな技術の創出が求められていた。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、半導体装置に形成するパターンのレイアウトデータに基づいてパターン密度の偏在率をコンピュータにて算出する偏在率算出方法であって、前記コンピュータが実行するステップは、検証レイヤにおいて所定サイズのエリア毎に前記パターン密度を算出するステップと、少なくとも隣接領域間における前記パターン密度の密度差が第１基準値以上となるエラー領域を抽出するステップと、前記エラー領域の総面積を算出するステップと、前記総面積と第２基準値とを比較するステップと、を有する。
【発明の効果】
【００１５】
本発明の一観点によれば、レイアウトデータからＣｕ残が発生しやすい品種やレイヤであるか否かを判定することができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】配線設計装置の概略構成図。
【図２】半導体装置の製造方法を示すフローチャート。
【図３】パターン密度の偏在率の算出方法を示すフローチャート。
【図４】（ａ）、（ｂ）は、マイナスシフトの付加処理の説明図。
【図５】検証レイヤのブロック化を説明するための平面図。
【図６】パターン密度の算出処理の説明図。
【図７】パターン密度の算出処理の説明図。
【図８】（ａ）〜（ｈ）は、密度マップを示す説明図。
【図９】（ａ）、（ｂ）は、プラスシフトの付加処理の説明図。
【図１０】（ａ）〜（ｄ）は、プラスシフトの付加処理の説明図。
【図１１】密度差チェック処理の説明図。
【図１２】（ａ）、（ｂ）は、密度差チェック処理の説明図。
【図１３】（ａ）〜（ｃ）は、ＣＭＰ工程の説明図。
【図１４】（ａ）〜（ｅ）ダマシン法によるＣｕ配線形成工程を示す断面図。
【図１５】Ｃｕ残の発生箇所を示す平面図。
【発明を実施するための形態】
【００１７】
以下、一実施形態を図１〜図１３に従って説明する。
図１に示すように半導体装置に形成するパターンのレイアウトデータを生成するための設計装置（コンピュータ）１０は、例えば一般的な設計支援装置（Computer Aided Design：ＣＡＤ）である。この設計装置１０は、中央処理装置（Central Processing Unit：ＣＰＵ）１１と、メモリ１２と、記憶装置１３と、表示装置１４と、入力装置１５と、ドライブ装置１６とを有している。これら各装置１１，１３，１４，１５，１６及びメモリ１２は、バス１７を介して相互に接続されている。
【００１８】
ＣＰＵ１１は、メモリ１２を利用してプログラムを実行し、半導体装置のレイアウト設計やパターン密度の偏在率の算出等の必要な処理を実現する。プログラムは、ＣＰＵ１１を半導体装置のレイアウトデータを生成する設計装置としての各種手段として機能させるためのものである。また、プログラムは、ＣＰＵ１１をパターン密度の偏在率を算出する算出装置としての各種手段として機能させるためのものである。メモリ１２には、各種処理を提供するために必要なプログラムとデータが格納される。このメモリ１２としては、通常、キャッシュ・メモリ、システム・メモリ及びディスプレイ・メモリ等が含まれる。
【００１９】
表示装置１４は、レイアウト表示、パラメータ入力画面等の表示に用いられる。この表示装置１４としては、例えばＣＲＴ，ＬＣＤ，ＰＤＰ等が用いられる。入力装置１５は、ユーザからの要求や指示、パターン、パラメータの入力に用いられる。この入力装置１５としては、例えばキーボード及びマウス装置等が用いられる。
【００２０】
コンピュータ１０は、レイアウトデータに基づき半導体装置に形成するパターン（図形）を表示装置１４に表示させる。そして、コンピュータ１０は、ユーザが操作する入力装置１５からの信号に従って、表示装置１４上のパターンの追加、削除を行うとともに、レイアウトデータに対してパターンデータの追加、削除を行う。
【００２１】
記憶装置１３は、通常、磁気ディスク装置、光ディスク装置、光磁気ディスク装置等を含む。この記憶装置１３には、半導体装置（半導体集積回路装置）のレイアウトデータを生成するためのプログラムデータとファイルが格納されている。ＣＰＵ１１は、入力装置１５による指示に応答してプログラムやデータをメモリ１２に転送し、それを実行する。
【００２２】
ＣＰＵ１１が実行するプログラムデータは、記録媒体１８にて提供される。ドライブ装置１６は、記録媒体１８を駆動し、その記憶内容にアクセスする。ＣＰＵ１１は、ドライブ装置１６を介して記録媒体１８からプログラムデータを読み出し、それを記憶装置１３にインストールする。
【００２３】
記録媒体１８としては、磁気テープ（ＭＴ）、メモリカード、フレキシブルディスク、光ディスク（ＣＤ−ＲＯＭ，ＤＶＤ−ＲＯＭなど）、光磁気ディスク（ＭＯ，ＭＤなど）等、任意のコンピュータ読み取り可能な記録媒体を使用することができる。この記録媒体１８に、上述のプログラムやデータを格納しておき、必要に応じて、メモリ１２にロードして使用することもできる。
【００２４】
なお、記録媒体１８には、通信媒体を介してアップロード又はダウンロードされたプログラムデータを記録した媒体やディスク装置が含まれる。さらに、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、一旦他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含まれる。
【００２５】
ここで、Ｃｕ残の発生しやすい箇所やレイヤ（層）について考察する。Ｃｕ残は、前述した通り、配線密度（パターン密度）が低い領域や幅の狭い配線（パターン）が密集して形成される領域で発生しやすい。具体的には、図１５に示すように、半導体基板（ウェハ）Ｗには複数のチップ２０がマトリクス状に形成されており、それら各チップ２０の内部回路が形成される領域Ｒ１１や各チップ２０間のスクライブラインの形成される領域Ｒ１２において、Ｃｕ残が発生しやすい。さらに、レイヤ単位で見ると、パターン密度の疎密の偏り度合が大きい場合、すなわち近隣領域間でのパターン密度差が大きい領域が広範囲に存在する場合に、上記領域Ｒ１１，Ｒ１２にＣｕ残が発生しやすいということが、本発明者らの鋭意研究によって明らかになった。そこで、パターン密度の偏在率（偏在の度合）を数値化することにより、その偏在率からＣｕ残が発生しやすい品種・レイヤであるか否かを判定するようにした。
【００２６】
次に、パターン密度の偏在率を考慮したレイアウトデータの生成方法、及びそれらパターン密度の偏在率及びレイアウトデータを利用した半導体装置の製造方法について図２に従って説明する。
【００２７】
まず、ＣＰＵ１１は、チップ２０全体のパターンの形状の作成を行って、レイアウトデータ２１を生成する（ステップＳ１）。このレイアウトデータ２１は、図１に示す記憶装置１３に記憶される。なお、このレイアウトデータ２１は、他のレイアウト設計装置等により作成されたものであってもよい。
【００２８】
次に、ＣＰＵ１１は、上記記憶装置１３から読み出したレイアウトデータ２１に基づいて、検証するレイヤ全体のパターン密度の偏在率を各レイヤ（層）毎に算出する（ステップＳ２）。
【００２９】
続いて、ＣＰＵ１１は、算出したパターン密度の偏在率と基準値とを比較し（ステップＳ３）、その比較結果に基づいて、検証レイヤがＣｕ残の発生しやすいレイヤであるか否かを判定する。そして、ＣＰＵ１１は、上記偏在率と基準値との比較結果に基づいて、パターンの修正が必要であるか否かを判定する（ステップＳ４）。ここで、パターンの修正が必要であると判定された場合にはステップＳ１に戻って、ＣＰＵ１１はパターンの編集処理を行ってレイアウトデータ２１を更新する。この場合、ＣＰＵ１１は、例えばパターン密度が低い領域にダミーパターンなどを追加してレイアウトデータ２１を更新する。
【００３０】
一方、ステップＳ４において、パターンの修正が不要であると判定された場合にはレイアウトが確定され、ＣＰＵ１１は、上記偏在率と基準値との比較結果に応じて、ＣＭＰレシピ、つまりＣＭＰ工程（化学機械研磨工程）における研磨条件を設定する（ステップＳ５）。すなわち、ＣＰＵ１１は、ＣＭＰ工程の施される対象レイヤがＣｕ残の発生しやすいレイヤであるか否かによってＣＭＰレシピを変更し、対象レイヤに最適なＣＭＰレシピを設定する。なお、例えばＣＭＰレシピを調整してもＣｕ残の発生を回避することができない場合に、上記ステップＳ４でパターンの修正が必要であると判定される。
【００３１】
次に、ＣＰＵ１１は、レイアウトデータ２１に基づいてレチクル（フォトマスク）を生成する（ステップＳ６）。そして、そのレチクルを用いて、製造ラインにおいて半導体装置の製造処理が実施される（ステップＳ７）。この製造処理には、上記ステップＳ５で設定されたＣＭＰレシピに基づいて実施されるＣＭＰ工程も含まれる。
【００３２】
次に、パターン密度の偏在率の算出方法を図３〜図１２に従って詳述する。
図３に示すように、まず、ＣＰＵ１１は、レイアウトデータ２１を上記記憶装置１３（図１参照）から読み出し、そのレイアウトデータ２１から読み出した検証レイヤ（例えば、任意の配線層）のパターンに対して所定量（例えば、０．５μｍ）だけマイナスシフトを加えて、検証レイヤ内の全てのパターンを細らせる（ステップＳ１１）。この処理により、配線幅の狭いパターン（例えば、図１４（ｅ）の領域７１に形成されるＣｕ埋込配線６４などのパターン）が消えることになる。すると、図４（ａ）、（ｂ）に示すように、配線幅の狭いパターンの密集している領域（例えば、図４の領域Ｒ１，Ｒ２参照）ではパターン密度が大幅に低くなるのに対し、配線幅の広いパターンが存在する領域（例えば、図４の領域Ｒ３参照）ではパターン密度の変動が小さく、パターン密度がほとんど変わらない。なお、図４では、各領域Ｒ１〜Ｒ３内のドットの濃さがその領域のパターン密度の高さを示している。このようなマイナスシフト処理により、図４に示すように、これらの領域Ｒ１，Ｒ２と領域Ｒ３間でのパターン密度の疎密、具体的にはＣｕ残が発生され得る領域Ｒ１，Ｒ２とパターン密度が高い領域Ｒ３との境界（パターン密度差）が強調されることになる。すなわち、この処理におけるマイナスシフト量は、予めシミュレーションなどによって設定され、具体的にはＣｕ残が発生され得る領域とその近隣領域との境界を強調させることのできる量に設定されている。なお、このマイナスシフト処理後のレイアウトデータは、上記レイアウトデータ２１とは別に上記記憶装置１３（図１参照）に記憶される。
【００３３】
次に、ＣＰＵ１１は、図５に示すように、検証レイヤを所定サイズの検証ブロックＢ１にブロック化する（図３のステップＳ１２）。ここでは、検証ブロックＢ１を２×２個のチップ２０が含まれるサイズとなるように設定する。このようなサイズでブロック化することにより、Ｃｕ残の発生され得る各チップ２０間の領域のパターン密度を検証することができ、その領域のパターン密度を考慮してパターン密度の偏在率を算出することができる。
【００３４】
続いて、ＣＰＵ１１は、上記マイナスシフト処理後のレイアウトデータに基づいて、検証レイヤにおいてパターン密度を検証ブロックＢ１毎に算出する（ステップＳ１３）。具体的には、各検証ブロックＢ１内を図６に示す２ｍｍ角の検証エリアＡ１で区切り、その検証エリアＡ１内のパターン密度（パターンの占有率）を算出する。ここで、パターン密度（パターン占有率）は、検証エリアＡ１の面積に対する、検証エリアＡ１内のパターンの面積の合計値の比率である。次いで、ＣＰＵ１１は、検証エリアＡ１をＸ軸方向又はＹ軸方向に検証ステップ値Ｖ１（例えば、０．５ｍｍ）だけ移動させて、その移動先における検証エリアＡ１内のパターン密度を算出する。このような検証エリアＡ１の移動とパターン密度の算出とが検証ブロックＢ１内で繰り返し実行される。そして、ＣＰＵ１１は、検証エリアＡ１の移動毎に算出したパターン密度を基に、図７に示すような密度テーブル２２を作成する。この図７の密度テーブル２２では、検証エリアＡ１の移動毎に算出されたパターン密度の数値の一例が、１辺が検証ステップ値Ｖ１（ここでは、０．５ｍｍ）である各ステップ区画Ｄ１内に示されている。なお、この密度テーブル２２は、図１に示す記憶装置１３に記憶される。
【００３５】
次に、ＣＰＵ１１は、上記記憶装置１３から読み出した密度テーブル２２内のパターン密度を所定の密度範囲毎に分別して、図８に示すような複数の密度マップＭＡＰ０〜ＭＡＰ７を作成する（図３のステップＳ１４）。具体的には、ＣＰＵ１１は、密度テーブル２２内のパターン密度を８つの密度範囲に分別して、それぞれの密度範囲に対応する８つの密度マップＭＡＰ０〜ＭＡＰ７を作成する。
【００３６】
（密度マップＭＡＰ０）
密度マップＭＡＰ０は、図７及び図８（ａ）に示すように、パターン密度が０％以上１０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ａ）のハッチング領域参照）を当該マップＭＡＰ０上にマッピングすることにより生成される。これにより、密度マップＭＡＰ０には、パターン密度が０％以上１０％未満の密度範囲であるステップ区画Ｄ１の分布（位置情報）に対応するマップパターンＭＰ０が形成される。
【００３７】
（密度マップＭＡＰ１）
密度マップＭＡＰ１は、図７及び図８（ｂ）に示すように、パターン密度が１０％以上２０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｂ）のハッチング領域参照）を当該マップＭＡＰ１上にマッピングすることにより生成される。これにより、密度マップＭＡＰ１には、パターン密度が１０％以上２０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ１が形成される。
【００３８】
（密度マップＭＡＰ２）
密度マップＭＡＰ２は、図７及び図８（ｃ）に示すように、パターン密度が２０％以上３０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｃ）のハッチング領域参照）を当該マップＭＡＰ２上にマッピングすることにより生成される。これにより、密度マップＭＡＰ２には、パターン密度が２０％以上３０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ２が形成される。
【００３９】
（密度マップＭＡＰ３）
密度マップＭＡＰ３は、図７及び図８（ｄ）に示すように、パターン密度が３０％以上４０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｄ）のハッチング領域参照）を当該マップＭＡＰ３上にマッピングすることにより生成される。これにより、密度マップＭＡＰ３には、パターン密度が３０％以上４０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ３が形成される。
【００４０】
（密度マップＭＡＰ４）
密度マップＭＡＰ４は、図７及び図８（ｅ）に示すように、パターン密度が４０％以上５０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｅ）のハッチング領域参照）を当該マップＭＡＰ４上にマッピングすることにより生成される。これにより、密度マップＭＡＰ４には、パターン密度が４０％以上５０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ４が形成される。
【００４１】
（密度マップＭＡＰ５）
密度マップＭＡＰ５は、図７及び図８（ｆ）に示すように、パターン密度が５０％以上６０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｆ）のハッチング領域参照）を当該マップＭＡＰ５上にマッピングすることにより生成される。これにより、密度マップＭＡＰ５には、パターン密度が５０％以上６０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ５が形成される。
【００４２】
（密度マップＭＡＰ６）
密度マップＭＡＰ６は、図７及び図８（ｇ）に示すように、パターン密度が６０％以上７０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｇ）のハッチング領域参照）を当該マップＭＡＰ６上にマッピングすることにより生成される。これにより、密度マップＭＡＰ６には、パターン密度が６０％以上７０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ６が形成される。
【００４３】
（密度マップＭＡＰ７）
密度マップＭＡＰ７は、図７及び図８（ｈ）に示すように、パターン密度が７０％以上８０％未満の密度範囲であるステップ区画Ｄ１を抽出し、その抽出したステップ区画Ｄ１（図８（ｈ）のハッチング領域参照）を当該マップＭＡＰ７上にマッピングすることにより生成される。これにより、密度マップＭＡＰ７は、パターン密度が７０％以上８０％未満の密度範囲であるステップ区画Ｄ１の分布に対応するマップパターンＭＰ７が形成される。
【００４４】
このように作成された密度マップＭＡＰ０〜ＭＡＰ７は、例えば図１に示す記憶装置１３に記憶される。
次に、図３に示すように、ＣＰＵ１１は、８つの密度マップＭＡＰ０〜ＭＡＰ７（具体的には、マップパターンＭＰ０〜ＭＰ７）に対して所定量（ここでは、１．５μｍ）だけプラスシフトを加えて、各マップパターンＭＰ０〜ＭＰ７を太らせる（ステップＳ１５）。具体的には、図９に示すように、１つのステップ区画Ｄ１に対応する単位マップパターンＭＵ（図９（ａ）参照）、すなわち０．５ｍｍ角の単位マップパターンＭＵの四側面を１．５ｍｍずつ太らせる（図９（ｂ）のハッチング領域参照）。これにより、単位マップパターンＭＵがその周囲２ｍｍの領域に広がり、その周囲２ｍｍの領域で以下に説明するパターン密度の偏在率の検証が行われることになる。すなわち、上記プラスシフト量（１．５ｍｍ）は、単位マップパターンＭＵのパターン密度の値が影響を及ぼす周辺の領域まで当該単位マップパターンＭＵを拡大するために設定された量である。このプラスシフト量は、予めシミュレーションなどによって設定され、具体的にはＣｕ残が発生するレイヤ（品種）を浮き彫りにできるように調整されている。ここでは、上記ステップＳ１３において、２ｍｍ角の検証エリアＡ１で算出されたパターン密度が０．５ｍｍ角のステップ区画Ｄ１（単位マップパターンＭＵ）のパターン密度になっているため、このパターン密度の値が影響を及ぼす領域を単位マップパターンＭＵの周囲２ｍｍの領域に広げるためにプラスシフト量が１．５ｍｍに設定されている。
【００４５】
なお、上記ステップＳ１４で作成された密度マップＭＡＰ０のマップパターンＭＰ０（図１０（ａ）参照）に１．５ｍｍのプラスシフトを付加した後のマップパターンＭＰ０ａを図１０（ｂ）に示している。また、上記ステップＳ１４で作成された密度マップＭＡＰ３のマップパターンＭＰ３（図１０（ｃ）参照）に１．５ｍｍのプラスシフトを付加した後のマップパターンＭＰ３ａを図１０（ｄ）に示している。なお、本ステップＳ１５では、図示を省略するが、その他の密度マップＭＡＰ２，ＭＡＰ４〜ＭＡＰ７のマップパターンＭＰ２，ＭＰ４〜ＭＰ７にもプラスシフトを付加する。このようなプラスシフトの付加後に、記憶装置１３に記憶された密度マップＭＡＰ０〜ＭＡＰ７は更新される。
【００４６】
次に、図３に示すように、ＣＰＵ１１は、上記プラスシフト後の密度マップＭＡＰ０〜ＭＡＰ７に基づいて、近隣領域のパターン密度の密度差が第１基準値（ここでは、３０％）以上となる領域を抽出する（ステップＳ１６）。具体的には、図１１に示すように、密度マップＭＡＰ０〜ＭＡＰ７のうち密度差が３０％以上となる密度マップ同士（黒丸参照）を重ね合わせて、両密度マップのマップパターンが重なる領域を抽出する。より具体的には、例えば図１２（ａ）に示すプラスシフト後の密度マップＭＡＰ０，ＭＡＰ３を重ね合わせ、図１２（ｂ）に示すように、プラスシフト後のマップパターンＭＰ０ａ及びマップパターンＭＰ３ａが重なる領域（太線枠内の領域）をエラー領域ＥＡとして抽出する。同様に、先の図１１の黒丸で示した以下の密度マップ同士を組み合わせて、両密度マップ内に形成された上記プラスシフト後のマップパターンの重複領域をエラー領域ＥＡとして抽出する。
【００４７】
・密度マップＭＡＰ０と密度マップＭＡＰ４
・密度マップＭＡＰ０と密度マップＭＡＰ５
・密度マップＭＡＰ０と密度マップＭＡＰ６
・密度マップＭＡＰ０と密度マップＭＡＰ７
・密度マップＭＡＰ１と密度マップＭＡＰ４
・密度マップＭＡＰ１と密度マップＭＡＰ５
・密度マップＭＡＰ１と密度マップＭＡＰ６
・密度マップＭＡＰ１と密度マップＭＡＰ７
・密度マップＭＡＰ２と密度マップＭＡＰ５
・密度マップＭＡＰ２と密度マップＭＡＰ６
・密度マップＭＡＰ２と密度マップＭＡＰ７
・密度マップＭＡＰ３と密度マップＭＡＰ６
・密度マップＭＡＰ３と密度マップＭＡＰ７
・密度マップＭＡＰ４と密度マップＭＡＰ７
これにより、Ｃｕ残の発生しやすさを評価するための指標となる、近隣領域のパターン密度の密度差が大きい領域をエラー領域ＥＡとして抽出することができる。なお、上記第１基準値は、予めシミュレーションなどによって設定され、具体的にはＣｕ残が発生するレイヤ（品種）を浮き彫りにできるように調整されている。
【００４８】
次に、図３に示すように、ＣＰＵ１１は、上述した各組み合わせで抽出された各エラー領域ＥＡの面積を算出し、それら全てのエラー領域ＥＡの面積を合計してエラー領域ＥＡの総面積を算出する（ステップＳ１７）。なお、図１２に示した密度マップＭＡＰ０，ＭＡＰ３の組み合わせで抽出されたエラー領域ＥＡは、０．５ｍｍ角の単位マップパターンＭＵを５５個有しているため、そのエラー領域ＥＡの面積は１３．７５ｍｍ２（＝０．５×０．５×５５）となる。
【００４９】
続いて、図３に示すように、ＣＰＵ１１は、算出したエラー領域ＥＡの総面積と第２基準値（例えば、３２０ｍｍ２）とを比較する（ステップＳ１８）。このステップＳ１８において、エラー領域ＥＡの総面積が第２基準値以上である場合には、ＣＰＵ１１は、検証レイヤのパターン密度の偏在率が「大」であると判定する（ステップＳ１９）。すなわち、この場合には、近隣領域間におけるパターン密度差の大きい領域が広範囲に存在し、Ｃｕ残が発生しやすいレイヤであると判定することができる。このときのパターン密度の偏在率を示す判定結果は、上述したステップＳ４においてパターンの修正が必要であるか否かの判定や、ステップＳ５においてＣＭＰレシピの設定に利用される。一方、エラー領域ＥＡの総面積が第２基準値未満である場合には、ＣＰＵ１１は、検証レイヤのパターン密度の偏在率が「小」であると判定する（ステップＳ２０）。すなわち、この場合には、近隣領域間におけるパターン密度差の大きい領域が少なく、Ｃｕ残の発生する確率が低いレイヤであると判定することができる。なお、上記第２基準値は、予めシミュレーションなどによって設定され、具体的にはＣｕ残が発生しやすいレイヤであるか否かを判定することが可能な値に設定されている。
【００５０】
以上説明した処理によって、レイアウトデータ２１に基づいて検証レイヤのパターン密度の偏在率の大小を判定することができ、その検証レイヤがＣｕ残の発生しやすいレイヤであるか否かをレイアウトデータ２１から判定することができる。また、上記ステップＳ１３で作成した密度テーブル２２からパターン密度の低い領域の位置を検出できるため、検証レイヤがＣｕ残の発生しやすいレイヤである場合には、Ｃｕ残の発生しやすい箇所まで特定することができる。さらに、上記ステップＳ１１のマイナスシフト処理によって配線幅の狭いパターンが密集している領域がパターン密度の低い領域に置換されているため、パターン密度の低い領域をＣｕ残の発生しやすい箇所と検出することによって、配線幅の狭いパターンが密集している領域についてもＣｕ残の発生しやすい箇所として特定することができる。
【００５１】
次に、図２に示すステップＳ５におけるＣＭＰレシピの設定方法の一例を説明する。
まず、図２に示すステップＳ７内で実施されるＣＭＰ工程の概要及びそのＣＭＰ工程で使用される研磨装置について説明する。
【００５２】
図１３（ａ）に示すように、ＣＭＰ工程では、処理対象のウェハが３つの研磨装置３０，４０，５０において順に所定の研磨処理が施される。図１４（ｄ）、（ｅ）を併せ参照して詳述すると、第１の研磨装置３０では、絶縁膜６０に形成された配線溝６０Ｘを覆うように堆積されたＣｕ層６３の不要部を粗削りする第１の研磨工程が行われる。第２の研磨装置４０では、第１の研磨工程の後のＣｕ層６３の不要部を更に研磨して、Ｃｕ研磨の終点検知（ＥＰＤ）を行った後、Ｃｕ残対策としてオーバー研磨（過剰研磨）を行う第２の研磨工程が行われる。そして、第３の研磨装置５０では、絶縁膜６０表面上に形成されたバリアメタル６１を研磨するバリアメタル研磨が行われる。このようなＣＭＰ工程によって、絶縁膜６０に形成された配線溝６０Ｘ内にＣｕ埋込配線６４が形成される。
【００５３】
図１３（ｂ）に示すように、第１の研磨装置３０は、研磨パッド３１が表面に貼り付けられ回転可能なプラテン３２と、ウェハＷ表面が研磨パッド３１と接するようにウェハＷを固定する研磨ヘッド３３と、研磨中に発生する削りカスを研磨パッド３１から除去するドレス部３４とを有している。プラテン３２の中央部には、ノズル３５から研磨液（スラリ）３６が供給される。また、研磨ヘッド３３及びドレス部３４は、回転可能であると共に、プラテン３２の半径方向に移動可能である。
【００５４】
第１の研磨装置３０では、ウェハＷ表面のＣｕの凹凸を平坦化する目的で研磨処理が行われる。このため、第１の研磨装置３０の研磨パッド３１には平坦化能力の高い材料（例えば、ウレタン樹脂層など）が用いられ、その研磨パッド３１表面の剛性が高められている。
【００５５】
この第１の研磨装置３０における第１の研磨工程は、例えばプラテン３２の回転数を６４ｒｐｍ、研磨ヘッド３３の回転数を５８ｒｐｍ、研磨液３６の供給量を３００ｍｌ／ｍｉｎ、ウェハＷを研磨パッド３１に押し付ける圧力を３．５ｐｓｉという研磨条件で行われる。
【００５６】
図１３（ｃ）に示すように、第２の研磨装置４０は、研磨パッド４１が表面に貼り付けられ回転可能なプラテン４２と、ウェハＷ表面が研磨パッド４１と接するようにウェハＷを固定する研磨ヘッド４３と、研磨中に発生する削りカスを研磨パッド４１から除去するドレス部４４とを有している。プラテン４２の中央部には、ノズル４５から研磨液（スラリ）４６が供給される。また、研磨ヘッド４３及びドレス部４４は、回転可能であると共に、プラテン４２の半径方向に移動可能である。
【００５７】
第２の研磨装置４０では、不要なＣｕを完全に除去（Ｃｕクリア）する目的で研磨処理が行われる。このため、第２の研磨装置４０の研磨パッド４１は、ウェハＷ表面上の凹凸に追従させるために段差追従性の高い第１樹脂層４１ａと、ウェハＷに接する第２樹脂層４１ｂとを有している。第１樹脂層４１ａの材料としては、クッション性の高い材料であることが好ましく、例えば弾性を有する樹脂などを用いることができる。また、第２樹脂層４１ｂの材料としては、例えばウレタン樹脂層などを用いることができる。
【００５８】
この第２の研磨装置４０における第２の研磨工程は、例えばプラテン４２の回転数を６４ｒｐｍ、研磨ヘッド４３の回転数を５８ｒｐｍ、研磨液４６の供給量を３００ｍｌ／ｍｉｎ、ウェハＷを研磨パッド４１に押し付ける圧力を３．５ｐｓｉという研磨条件で行われる。
【００５９】
第３の研磨装置５０における研磨処理では、上記第２の研磨装置４０による研磨処理によって露出されたバリアメタルが除去され、ダマシン法によるＣｕ埋込配線が形成される。なお、その後、例えば界面活性剤を含む洗浄液により研磨残渣が除去され、純水で再洗浄されることによって、ＣＭＰ工程が終了する。
【００６０】
次に、パターン密度の偏在率に基づくＣＭＰレシピの設定方法について説明する。
エラー領域ＥＡの総面積が第２基準値以上である場合、すなわちパターン密度の偏在率が大きいと判定された場合には、第１の研磨装置３０による第１の研磨工程での研磨量を、偏在率が小さいと判定された場合の研磨量よりも増加するように設定する。例えば偏在率が小さい場合の第１の研磨工程での研磨量が１０００μｍである場合には、偏在率が大きいと判定された場合には、その研磨量の１．１倍である１１００μｍに設定する。これは、偏在率が大きいと判定された場合、つまりＣｕ残が発生しやすいと判定された場合には、Ｃｕの凹凸の高低差が大きくなっていると考えられるため、その凹凸の平坦化を目的とする第１の研磨装置３０による第１の研磨工程での研磨量が増加するように設定している。なお、この研磨量は、例えば研磨処理時間などによって調整することができる。
【００６１】
また、パターン密度の偏在率が大きいと判定された場合には、第２の研磨装置４０による第２の研磨工程でのオーバー研磨量を、偏在率が小さいと判定された場合のオーバー研磨量よりも増加するように設定する。具体的には、まず、偏在率が小さいと判定された場合には、第２の研磨装置４０による第２の研磨工程において、Ｃｕ研磨の終点検知が行われた後、研磨量４００ｎｍのオーバー研磨が行われる。これに対し、偏在率が大きいと判定された場合には、第２の研磨装置４０による第２の研磨工程において、Ｃｕ研磨の終点検知が行われた後、研磨量４００ｎｍのオーバー研磨が行われ、研磨を阻害する添加剤などを取り除くために水洗が行われ、再度、研磨量４００ｎｍのオーバー研磨が行われる。すなわち、偏在率が大きいと判定された場合には、偏在率が小さい場合の２倍のオーバー研磨が行われる。このようなオーバー研磨によって不必要なＣｕが除去され、Ｃｕ残の発生が好適に抑制される。
【００６２】
このように、パターン密度の偏在率からＣｕ残の発生しやすいレイヤであると判定された場合には、第１の研磨装置３０（第１の研磨工程）での研磨量を増加させるとともに、第２の研磨装置４０（第２の研磨工程）でのオーバー研磨量を増加させるようにＣＭＰレシピが設定される。そして、図２に示すステップＳ７において、このＣＭＰレシピに基づいてＣＭＰ工程が実施される。これにより、Ｃｕ残の発生しやすいレイヤに対して、ＣＭＰの強度が大きく調整されたＣＭＰ工程が実施されるため、上記レイヤにおいてＣｕ残が発生することを好適に抑制することができる。
【００６３】
なお、マップパターンＭＰ０〜ＭＰ７は密度マップの一例、配線溝６０Ｘは凹部の一例、Ｃｕ層６３は導電層の一例である。
以上説明した本実施形態によれば、以下の効果を奏することができる。
【００６４】
（１）近隣領域間におけるパターン密度差が第１基準値（３０％）以上となるエラー領域ＥＡを抽出し、そのエラー領域ＥＡの総面積をパターン密度の偏在率として算出するようにした。また、このエラー領域ＥＡの総面積と第２基準値とを比較することにより、パターン密度の偏在率の大小を判定するようにした。これにより、このように判定されたパターン密度の偏在率の大小から、検証レイヤがＣｕ残の発生しやすいレイヤであるか否かを判定することができる。すなわち、レイアウトデータからＣｕ残の発生しやすい検証レイヤを特定することができ、ひいてはＣｕ残の発生しやすい品種を特定することができる。したがって、Ｃｕ残の発生しやすいレイヤであると判定された場合には、レチクルの作成前にレイアウトデータの修正を行ったり、ＣＭＰ工程の実施前に最適なＣＭＰ条件を設定したりすることができる。また、Ｃｕ残の発生しにくいレイヤであると判定された場合には、無駄にダミーパターンなどを追加することなくレイアウトを確定することができる。
【００６５】
（２）エラー領域ＥＡの総面積と第２基準値との比較結果に応じて、ＣＭＰレシピを設定するようにした。すなわち、ＣＭＰ工程の施される対象レイヤがＣｕ残の発生しやすいレイヤであるか否かによってＣＭＰレシピを変更し、対象レイヤに最適なＣＭＰレシピを設定するようにした。このように設定されたＣＭＰレシピに基づいてＣＭＰ工程を実施することにより、Ｃｕ残の発生を好適に抑制することができる。
【００６６】
（３）パターン密度差が第１基準値以上となる組み合わせの密度マップ、具体的には所定量のプラスシフトを加えた後の密度マップを重ね合わせて、プラスシフト後のマップパターンＭＰ０〜ＭＰ７が重複する領域をエラー領域ＥＡとして抽出するようにした。これにより、ステップ区画Ｄ１（単位マップパターンＭＵ）の隣接領域間におけるパターン密度差だけでなく、ステップ区画Ｄ１の近隣領域（ここでは、周囲２ｍｍの領域）間におけるパターン密度差を考慮してパターン密度の偏在率を算出することができる。
【００６７】
（４）レイアウトデータ２１から読み出した検証レイヤの全てのパターンに所定量のマイナスシフトを加えるようにした。これにより、配線幅の狭いパターンが消えることになるため、このような配線幅の狭いパターンが密集している領域（例えば、図１４の領域７１）のパターン密度が低くなる。ところで、このような領域は、上述したように、オーバープレートが発生しやすく、Ｃｕ残の発生の原因となる凹凸を生じさせ得る領域であるが、パターンが密集しているためパターン密度がそれほど低くない。このため、マイナスシフトを加えない場合には、例えば、配線幅の狭いパターンの密集している領域と、配線幅の広いパターンが形成されたパターン密度の高い領域との間では、大きな密度差が生じない。したがって、この場合には、パターン密度の偏在率の算出に際して、Ｃｕ残の発生され得る領域である、配線幅の狭いパターンが密集している領域がそれほど考慮されない。
【００６８】
これに対し、本実施形態では、上記マイナスシフト処理により、配線幅の狭いパターンの密集している領域がパターン密度の低い領域に置換される。このため、このように置換された領域と、パターン密度の高い領域との間において、大きな密度差が生じ、エラー領域ＥＡが生じることになる。換言すると、この場合には、Ｃｕ残の発生され得る、配線幅の狭いパターンが密集している領域を考慮してパターン密度の偏在率を算出することができる。したがって、そのパターン密度の偏在率に基づいて、検証レイヤがＣｕ残の発生しやすいレイヤであるか否かを精度良く判定することができる。
【００６９】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、第２基準値を１つの値としたが、第２基準値を複数の値に設定してもよい。この場合、エラー領域ＥＡの総面積が属する第２基準値の区分ごとにＣＭＰレシピを設定するようにしてもよい。これによれば、パターン密度の偏在率の大きさに合わせてＣＭＰレシピを細かく設定することができ、パターン密度の偏在率により適したＣＭＰレシピを設定することができる。
【００７０】
・上記実施形態におけるステップＳ１１（図３参照）の処理を省略してもよい。
・上記実施形態では、ブロックＢ１を２×２個のチップ２０が含まれるサイズとしたが、チップ２０間の領域のパターン密度についても算出することが可能なサイズであれば、そのサイズに特に制限されない。
【００７１】
・また、例えば検証レイヤ全体を１つの検証領域に設定するようにしてもよい。この場合には、ステップＳ１２（図３参照の）の検証レイヤのブロック化処理を省略してもよい。
【００７２】
・上記実施形態における検証エリアＡ１のサイズや検証ステップ値Ｖ１の値は任意に設定される値であり、特に制限されない。
・上記実施形態では、パターン密度差が第１基準値以上となる組み合わせの密度マップ、具体的には所定量のプラスシフトを加えた後の密度マップを重ね合わせて、プラスシフト後のマップパターンが重複する領域をエラー領域ＥＡとして抽出するようにした。これに限らず、例えばパターン密度差が第１基準値以上となる組み合わせの密度マップ、具体的にはプラスシフトを付加していない密度マップを重ね合わせて、両マップパターンが隣接する領域をエラー領域ＥＡとして抽出するようにしてもよい。この場合には、ステップＳ１５の処理を省略してもよい。このように、少なくとも隣接領域間におけるパターン密度差が第１基準値以上となる領域を抽出することができるのであれば、その方法は特に制限されない。
【００７３】
・上記実施形態では、レイアウトデータ２１を生成する設計装置１０のＣＰＵ１１がパターン密度の偏在率を算出するようにしたが、設計装置１０とは別のコンピュータがパターン密度の偏在率を算出するようにしてもよい。なお、この場合の上記別のコンピュータは、図１と同様の構成を有していればよい。
【符号の説明】
【００７４】
１０ 設計装置
１１ 中央処理装置
１３ 記憶装置
２０ チップ
２１ レイアウトデータ
ＭＡＰ０〜ＭＡＰ７ 密度マップ
ＭＰ０〜ＭＰ７ マップパターン
６０ 絶縁膜
６０Ｘ 配線溝
６３ Ｃｕ層
６４ Ｃｕ埋込配線
【特許請求の範囲】
【請求項１】
半導体装置に形成するパターンのレイアウトデータに基づいてパターン密度の偏在率をコンピュータにて算出する偏在率算出方法であって、
前記コンピュータが実行するステップは、
検証レイヤにおいて所定サイズのエリア毎に前記パターン密度を算出するステップと、
少なくとも隣接領域間における前記パターン密度の密度差が第１基準値以上となるエラー領域を抽出するステップと、
前記エラー領域の総面積を算出するステップと、
前記総面積と第２基準値とを比較するステップと、
を有することを特徴とする偏在率算出方法。
【請求項２】
前記エラー領域を抽出するステップは、
前記エリア毎に算出された前記パターン密度を複数の密度範囲に分別し、各々の密度範囲に属するパターン密度の分布を示す複数の密度マップを生成するステップと、
前記各密度マップに所定量のプラスシフトを加えるステップと、
前記パターン密度の密度差が前記第１基準値以上となる組み合わせの、前記プラスシフト後の密度マップを重ね合わせ、両密度マップで重複した領域を前記エラー領域として抽出するステップと、
を有することを特徴とする請求項１に記載の偏在率算出方法。
【請求項３】
前記パターン密度を算出するステップは、
前記検証レイヤを、少なくとも２×２個のチップが含まれるブロックにブロック化するステップと、
前記ブロック内で前記所定サイズのエリアを所定ステップ毎に移動させるとともに、その移動毎に前記エリア内のパターン密度を算出するステップと、
を有することを特徴とする請求項１又は２に記載の偏在率算出方法。
【請求項４】
前記パターン密度を算出するステップの前に、
前記検証レイヤ内の全てのパターンに、所定量のマイナスシフトを加えるステップを有することを特徴とする請求項１〜３のいずれか１つに記載の偏在率算出方法。
【請求項５】
請求項１〜４のいずれか１つに記載の偏在率算出方法における前記比較結果に基づいて、化学機械研磨工程における研磨条件を設定するステップと、
前記設定された研磨条件にて前記化学機械研磨工程を実施するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記化学機械研磨工程は、絶縁膜に設けた凹部を覆うように堆積させた導電層の不要部を粗削りする第１の研磨工程と、前記第１の研磨工程の後の前記導電層の不要部を研磨して終点検知を行った後に過剰研磨を行う第２の研磨工程とを有し、
前記研磨条件を設定するステップでは、前記比較結果に応じて前記偏在率が大きいと判定された場合には、前記第１の研磨工程における研磨量を増加させるとともに、前記第２の研磨工程における前記過剰研磨の研磨量を増加させるように前記研磨条件を設定する
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体装置に形成するパターンのレイアウトデータに基づいてパターン密度の偏在率を算出するコンピュータが実行するプログラムであって、
検証レイヤにおいて所定サイズのエリア毎にパターン密度を算出するステップと、
少なくとも隣接領域間における前記パターン密度の密度差が第１基準値以上となるエラー領域を抽出するステップと、
前記エラー領域の総面積を算出するステップと、
前記総面積と第２基準値とを比較するステップと、
を有することを特徴とするプログラム。
【請求項１】
半導体装置に形成するパターンのレイアウトデータに基づいてパターン密度の偏在率をコンピュータにて算出する偏在率算出方法であって、
前記コンピュータが実行するステップは、
検証レイヤにおいて所定サイズのエリア毎に前記パターン密度を算出するステップと、
少なくとも隣接領域間における前記パターン密度の密度差が第１基準値以上となるエラー領域を抽出するステップと、
前記エラー領域の総面積を算出するステップと、
前記総面積と第２基準値とを比較するステップと、
を有することを特徴とする偏在率算出方法。
【請求項２】
前記エラー領域を抽出するステップは、
前記エリア毎に算出された前記パターン密度を複数の密度範囲に分別し、各々の密度範囲に属するパターン密度の分布を示す複数の密度マップを生成するステップと、
前記各密度マップに所定量のプラスシフトを加えるステップと、
前記パターン密度の密度差が前記第１基準値以上となる組み合わせの、前記プラスシフト後の密度マップを重ね合わせ、両密度マップで重複した領域を前記エラー領域として抽出するステップと、
を有することを特徴とする請求項１に記載の偏在率算出方法。
【請求項３】
前記パターン密度を算出するステップは、
前記検証レイヤを、少なくとも２×２個のチップが含まれるブロックにブロック化するステップと、
前記ブロック内で前記所定サイズのエリアを所定ステップ毎に移動させるとともに、その移動毎に前記エリア内のパターン密度を算出するステップと、
を有することを特徴とする請求項１又は２に記載の偏在率算出方法。
【請求項４】
前記パターン密度を算出するステップの前に、
前記検証レイヤ内の全てのパターンに、所定量のマイナスシフトを加えるステップを有することを特徴とする請求項１〜３のいずれか１つに記載の偏在率算出方法。
【請求項５】
請求項１〜４のいずれか１つに記載の偏在率算出方法における前記比較結果に基づいて、化学機械研磨工程における研磨条件を設定するステップと、
前記設定された研磨条件にて前記化学機械研磨工程を実施するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記化学機械研磨工程は、絶縁膜に設けた凹部を覆うように堆積させた導電層の不要部を粗削りする第１の研磨工程と、前記第１の研磨工程の後の前記導電層の不要部を研磨して終点検知を行った後に過剰研磨を行う第２の研磨工程とを有し、
前記研磨条件を設定するステップでは、前記比較結果に応じて前記偏在率が大きいと判定された場合には、前記第１の研磨工程における研磨量を増加させるとともに、前記第２の研磨工程における前記過剰研磨の研磨量を増加させるように前記研磨条件を設定する
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体装置に形成するパターンのレイアウトデータに基づいてパターン密度の偏在率を算出するコンピュータが実行するプログラムであって、
検証レイヤにおいて所定サイズのエリア毎にパターン密度を算出するステップと、
少なくとも隣接領域間における前記パターン密度の密度差が第１基準値以上となるエラー領域を抽出するステップと、
前記エラー領域の総面積を算出するステップと、
前記総面積と第２基準値とを比較するステップと、
を有することを特徴とするプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２２１１０４（Ｐ２０１２−２２１１０４Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８４５７４（Ｐ２０１１−８４５７４）
【出願日】平成２３年４月６日（２０１１．４．６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月６日（２０１１．４．６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]