【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。 （もっと読む）

【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】より小さな単位に切り離しも可能なマルチコア半導装置において、前記より小さな単位に切り離した場合に相互接続配線を伝って生じる可能性のある水の侵入を阻止する。
【解決手段】半導体装置は、素子領域を有する半導体基板と、前記素子領域に形成され、第１の開口部を有する内側シールリングと、前記素子領域に形成され、第２の開口部を有する外側シールリングと、前記半導体基板上に形成された、各々配線層を含む複数の層間絶縁膜を積層した積層体よりなる多層配線構造と、前記多層配線構造に含まれる第１の層間絶縁膜とその上の第２の層間絶縁膜の間に形成された耐湿膜と、前記耐湿膜の下側および上側のいずれか一方である第１の側を延在し、前記第１の開口部を通過する第１の部分と、前記耐湿膜の下側および上側の他方である第２の側を延在し、前記第２の開口部を通過する第２の部分と、前記第１の部分と前記第２の部分とを、前記耐湿膜を貫通して接続するビアプラグとを含む配線パターンと、を有する。 （もっと読む）

【課題】プログラマブルなアナログデバイスを提供する。また、電源電位の供給が遮断されたときでもデータの保持が可能で、且つ、低消費電力化が可能なアナログデバイスを提供する。
【解決手段】アナログ素子を含むユニットセルにおいて、ユニットセルのスイッチとして、第１乃至第４のトランジスタを用い、第１のトランジスタと第２のトランジスタとが接続された第１のノード、及び、第３のトランジスタと第４のトランジスタが接続された第２のノードの電位を制御することで、ユニットセルの出力を導通状態、非導通状態、又はアナログ素子を介した導通状態のいずれかに切り替える半導体装置を提供する。 （もっと読む）

【課題】電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスにおける処理速度の向上及び低消費電力化を図ることを目的の一とする。
【解決手段】論理状態を切り替え可能な複数の演算回路と、演算回路の論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の論理状態及び電源電圧の状態を記憶する状態記憶回路と、状態記憶回路の記憶情報に応じて、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間に、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設け、電源制御回路からの電源電圧の停止時に該トランジスタの導通状態を保持する。 （もっと読む）

【課題】配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供する。更に、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供する。
【解決手段】電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４_ｍ−４から４_ｍ＋４）を備える。内部セル領域は、電極パッド領域側に配列されている半導体回路（３_ｌ−３から３_ｌ＋３）にそれぞれ接続された配線（ＶＤＤＬ）をｎ個の電極パッドの配列方向に備える。ｎ個の電極パッドの内、第１の電極パッド（４_ｍ−１）と、第１の電極パッドから１個の電極パッドを隔てた第２の電極パッド（４_ｍ＋１）とが、絶縁膜中で互いに接続され、かつ、配線Ｌ_ｍ−１およびＬ_ｍ＋１によって、配線（ＶＤＤＬ）にそれぞれ接続されている。 （もっと読む）

【課題】レイアウトデータからＣｕ残が発生しやすい品種やレイヤであるか否かを判定することのできる偏在率算出方法を提供する。
【解決手段】ＣＰＵは、検証レイヤにおいて所定サイズの検証エリア毎にパターン密度を算出するステップＳ１３と、算出されたパターン密度を複数の密度範囲に分別し、各々の密度範囲に属するパターン密度の分布を示す複数の密度マップＭＡＰ０〜ＭＡＰ７を生成するステップＳ１４とを実行する。また、ＣＰＵは、各密度マップＭＡＰ０〜ＭＡＰ７に所定量のプラスシフトを加えるステップＳ１５と、パターン密度の密度差が第１基準値以上となる組み合わせの密度マップＭＡＰ０〜ＭＡＰ７を重ね合わせ、両密度マップで重複した領域を抽出するステップＳ１６とを実行する。ＣＰＵは、その抽出した領域の総面積を算出するステップＳ１７と、算出した総面積と第２基準値とを比較するステップＳ１８とを実行する。 （もっと読む）

【課題】配線間のピッチを縮小可能にした半導体装置を提供する。
【解決手段】半導体基板に形成された複数のトランジスタと、第１の方向に延在する第１の配線を備えた第１の配線層と、第１の配線層よりも上層に設けられ、第１の方向と交差する第２の方向に延在し、第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、半導体基板と第１の配線層との間に設けられ、複数のトランジスタに接続する第１の中継配線と、第１の中継配線が形成された第１の中継配線層と第１の配線層との間に設けられ、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線とを有する構成である。 （もっと読む）

【課題】 省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供する。
【解決手段】 ヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含む複数のヒューズブロックがゲートアレイの近傍において縦列に配置され、電源配線と接地配線とが当該ヒューズ片の並置方向に沿って延在しており、ヒューズブロックの配置のために当該ゲートアレイの近傍のスペースを活用した半導体記憶装置。 （もっと読む）

【課題】並列駆動構成のＩ／Ｏバッファから出力される信号を安定化し、信頼性を向上する。
【解決手段】Ｉ／Ｏセル２は、１つの出力信号を正転信号と反転信号からなる相補信号として出力する相補型Ｉ／Ｏセルからなり、２つのＩ／Ｏセル２が並列接続された構成からなる。２つのＩ／Ｏセル２の出力部となるインバータ６の出力部は、配線１７によってそれぞれ接続されており、２つのＩ／Ｏセル２の出力部となるインバータ７の出力部は、配線１８によってそれぞれ接続されている。配線１７は、Ｉ／Ｏセル２の下辺側に２つのＩ／Ｏセル２を横断するように形成され。配線１８は、該配線１７の上方に形成されており、２つのＩ／Ｏセル２を横断するように形成されている。また、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされている。 （もっと読む）

【課題】メモリセル領域の周辺に金属電極を有するアンチフューズを製造歩留り良く形成する。
【解決手段】ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成する。 （もっと読む）

【課題】面積を抑えたアンチヒューズ素子を備えた半導体装置を提供する。
【解決手段】半導体装置は、基板１０と、第１絶縁膜１１と、シリサイド膜１２ｂを含む導電膜１２と、コンタクト１５と、を具備する。第１絶縁膜は、基板上に形成されている。導電膜は、第１絶縁膜上に形成されている。コンタクトは、基板上に形成され、第２絶縁膜１４を介して導電膜に隣接して配置され、シリサイド膜と短絡している。 （もっと読む）

【課題】信頼性の高いヒューズを有する半導体装置を提供する。
【解決手段】半導体層２２と、この半導体層２２の表面に形成され、半導体層２２と金属とが反応して形成された化合物層２８，２９と、半導体層２２及び化合物層２８，２９から成るヒューズと、このヒューズの接地電位側に電気的に接続された、選択トランジスタ１１とを含む、半導体装置を構成する。 （もっと読む）

【課題】導電材料の第１の層と導電材料の第２の層とを備える集積回路におけるグローバル電源配電網の最適化
をはかる。
【解決手段】パワーメッシュ配線を構成する、第１のレールは、（ａ）集積回路のコアロジックの１つ以上のコンポーネントに電源を供給し、（ｂ）集積回路の第１の軸に対して位置合わせされ、（ｃ）メッシュが第１の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成される。また、第２のレールは、（ａ）コアロジックの１つ以上のコンポーネントに電源を供給し、（ｂ）集積回路の第２の軸に対して位置合わせされ、（ｃ）メッシュが第２の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成された１つ以上のパラメータを有したものとする。 （もっと読む）

【課題】層間絶縁膜を厚くすることなく、放電耐圧を向上させ、デバイスの特性の安定化や性能の向上を図る。
【解決手段】高耐圧配線は、Ｓｉ基板１０１上に形成された配線層１０３と、絶縁膜１０４と、上層配線１０５，１０６と、絶縁膜１０４に形成された溝１０７とを有する。配線層１０３上の絶縁膜１０４の厚さＴは、上層配線１０５と１０６間の距離ｄよりも小さく、溝の幅Ｗは、距離ｄよりも小さい。絶縁膜１０４の厚さＴは、配線層１０３と上層配線１０５，１０６との間に与えられる最大の電位差Ｖ_maxよりも絶縁膜１０４の耐圧が大きくなるように設定され、絶縁膜１０４の露出量Ｘは、溝の幅Ｗと距離ｄとが等しいときの絶縁膜１０４に沿った沿面放電開始電圧をＶ₀（Ｖ₀＝ｂ×ｌｎＴ＋ｃ、ｂ，ｃは定数）としたとき、Ｖ_max＜ａＸ＋Ｖ₀（ａは定数）となるように設定される。 （もっと読む）

【課題】ＲＤＲに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供する。
【解決手段】少なくとも１つのスタンダードセル内における半導体基板ＳＢの主表面に形成される第１導電型の機能素子用不純物領域Ａｐと、電源電位が印加される第２導電型の電源電位用不純物領域Ａｎとを備える。半導体基板ＳＢの主表面上に形成され、かつ半導体基板ＳＢの主表面に達する貫通孔ＳＣＴＨを有する絶縁層ＩＩ１、ＩＩ２と、絶縁層ＩＩ１、ＩＩ２の貫通孔内に形成されたコンタクト用導電層ＰＣＬとを備える。上記機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとをまたぐように形成されるコンタクト用導電層ＰＣＬを通じて電気的に接続される。 （もっと読む）

【課題】配線に多数のスルーホールが存在する場合にも、多数のスルーホール分割要素に分割されることを回避し、分割要素の数の増大を抑制し、配線抵抗の算出時間を短縮する装置の提供。
【解決手段】第１配線層と第２配線層の配線を接続する複数のスルーホールを有する領域に、複数のスルーホールを含む枠図形ＦＦ１を設定し、枠図形を複数の枠領域ＦＲ１〜３に分割する。各枠領域内の複数のスルーホールを合成して１つのスルーホールにまとめ、各枠領域内にはそれぞれ１つの合成スルーホールＣＴ１〜３が設定される。各枠領域に１つに設定されたスルーホールの位置を基準として、第１配線層、第２配線層における枠図形に対応する配線抵抗を分割した抵抗値ＲＬ１１〜１４、ＲＬ２１〜２２と、各枠領域内で１つに設定されたスルーホールの抵抗値ＲＣＴ１〜３とを用いて、抵抗回路網を作成し、抵抗回路網を１つの抵抗ＲＳに合成する。 （もっと読む）

【課題】スタンバイ電流を低減したい回路ブロックに電流の供給を制御するスイッチ回路のレイアウト面積を抑制する。
【解決手段】半導体基板上に、第1方向に延伸する第1及び第2電源線で、第1及び第2電源線は第1方向に直交に配置され、第1電源線に第1電源電位が供給され、第2電源線に第2電源電位が供給される第1及び第2電源線と、第1方向に延伸し、第2方向に配置された第3電源線と、アクティブ時に第1及び第2電源電位の間の第1電源電圧で動作する回路ブロックで、複数の第1導電型の第1トランジスタと複数の第2導電型の第2トランジスタを備え、複数の第1トランジスタの少なくとも1つは第3電源線に接続される回路ブロックと、第1電源線と第3電源線の間に接続され、回路ブロックがアクティブ状態のとき第1及び第3電源線を導通状態として第3電源線に第1電源電位を供給し、スタンバイ状態のとき第1及び第3電源線とを非導通状態とする第３トランジスタとを有する。 （もっと読む）