半導体チップ、半導体ウェハおよび半導体チップの検査方法
【課題】配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供する。更に、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供する。
【解決手段】電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４ｍ−４から４ｍ＋４）を備える。内部セル領域は、電極パッド領域側に配列されている半導体回路（３ｌ−３から３ｌ＋３）にそれぞれ接続された配線（ＶＤＤＬ）をｎ個の電極パッドの配列方向に備える。ｎ個の電極パッドの内、第１の電極パッド（４ｍ−１）と、第１の電極パッドから１個の電極パッドを隔てた第２の電極パッド（４ｍ＋１）とが、絶縁膜中で互いに接続され、かつ、配線Ｌｍ−１およびＬｍ＋１によって、配線（ＶＤＤＬ）にそれぞれ接続されている。
【解決手段】電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４ｍ−４から４ｍ＋４）を備える。内部セル領域は、電極パッド領域側に配列されている半導体回路（３ｌ−３から３ｌ＋３）にそれぞれ接続された配線（ＶＤＤＬ）をｎ個の電極パッドの配列方向に備える。ｎ個の電極パッドの内、第１の電極パッド（４ｍ−１）と、第１の電極パッドから１個の電極パッドを隔てた第２の電極パッド（４ｍ＋１）とが、絶縁膜中で互いに接続され、かつ、配線Ｌｍ−１およびＬｍ＋１によって、配線（ＶＤＤＬ）にそれぞれ接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ、半導体ウェハおよび半導体チップの検査方法に関する。
【背景技術】
【０００２】
半導体ウェハには、何百個もの半導体チップが格子状に形成される。１個の半導体チップは、膨大な数のトランジスタ回路で構成された内部セル領域を半導体チップの中央付近に持つ。
【０００３】
製造工程にて作製された半導体ウェハは、検査工程にて良品テストされる。良品テストを行うためには、動作電圧を各半導体チップに与える必要がある。その際に、検査装置は、プローブ（カンチレバー方式の場合）を電極パッドに接触させ、動作電圧を各半導体チップに与える。
【０００４】
従来、良品テストに用いられる電極パッドは、各半導体チップ間のスクライブ領域に設けられていることが多かった。そのため、レイアウト面積が大きくなる。また、半導体ウェハをスクライブ領域に沿ってダイシングしたときに、電極パッドのカスが半導体ウェハ上に残存する場合があった。この場合、電極パッドのカスを起因としたショートが発生しやすい。一方、良品テストに用いられる電極パッドをスクライブ領域に設けない場合、半導体チップを集積化すると、レイアウトの都合上、電極パッド同士が近接してしまう。そのため、プローブを立てにくいという問題が発生した。
【０００５】
これらの問題を解決するため、特許文献１は、半導体チップの中央付近に配置された内部セル領域周辺の電源電圧配線および接地電圧配線の一部からＩ／Ｏセル領域へ配線を引き出し、その配線上に電極パッドを設けることを提案している。この他、特許文献１は、良品テスト時のノイズ電圧を低減させるため、内部セル領域にも電極パッドを設けることを提案している。この提案では、内部セル領域の電極パッドとＩ／Ｏセル領域内の電極パッドとが接続され、内部セル領域内の電極パッドから内部セル領域のトランジスタ回路に電源電圧が直接供給される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２０９１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電源電圧配線および接地電圧配線には、配線抵抗が存在する。配線抵抗は、配線が長くなるほど、大きくなる。ここで、電源電圧配線に接続された電極パッドから最も近い位置のトランジスタ回路と、その電極パッドから最も遠い位置のトランジスタ回路とに着目する。前者のトランジスタ回路には、電源電圧に近い電圧が入力される。それは、配線抵抗が小さいためである。これに対し、後者のトランジスタ回路には、配線抵抗分だけ電圧が降下した、本来の入力すべき電源電圧よりも低い電源電圧が入力される。そのため、トランジスタ回路が正常に動作しない場合がある。この場合、検査対象の半導体チップは良品であるにもかかわらず、不良の判定を受けてしまう。
【０００８】
特許文献１の技術は、配線抵抗に起因した電圧降下の抑制を考慮していないため、半導体チップの半導体回路が正常に動作せず、検査工程で良品であるにもかかわらず不良の判定がなされるという誤判定を招く恐れがある。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための形態］で使用される符号を括弧内に付記し、［課題を解決するための手段］を説明する。この符号は、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために付加されたものである。この符号を［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の半導体チップ（２）は、マトリクス状に配列された複数の半導体回路（３）を備える内部セル領域（ＡＲＥ（Ａ））と、前記内部セル領域の外側に配置された電極パッド領域（ＡＲＥ（Ｂ１））と、を有する。前記電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４ｍ−４から４ｍ＋４）を備える。前記内部セル領域は、前記電極パッド領域側に配列されているｍ個（ｍ≧２）の半導体回路（３ｌ−３から３ｌ＋３）に接続された配線（ＶＤＤＬ）を前記ｎ個の電極パッドの配列方向に備える。前記ｎ個の電極パッドの内、第１の電極パッド（４ｍ−１）と、前記第１の電極パッドから少なくとも１個の電極パッドを隔てた第２の電極パッド（４ｍ＋１）とが、前記絶縁膜中で配線層（５）を介して互いに接続され、かつ、前記第１および前記第２の電極パッドから前記配線まで前記配列方向に対して垂直方向に伸びる２本の接続配線（Ｌｍ−１、Ｌｍ＋１）によって、前記配線にそれぞれ接続されている。
【００１１】
前記ｍ個の半導体回路は、第１の入力端子と、前記第１の入力端子と異なる入力がなされる第２の入力端子と、をそれぞれ備える。前記電極パッド領域は、前記ｎ個の電極パッドの内、第３の電極パッド（４ｍ−２）と、前記第３の電極パッドに隣接していない第４の電極パッド（４ｍ＋２）と、を更に備える。前記配線は、前記ｍ個の半導体回路がそれぞれ持つ前記第１の入力端子に接続された第１の配線（ＶＤＤＬ）と、前記ｍ個の半導体回路がそれぞれ持つ前記第２の入力端子に接続された第２の配線（ＧＮＤＬ）と、で構成される。前記第１および前記第２の電極パッド（４ｍ−１、４ｍ＋１）が、前記絶縁膜中で前記配線層を介して互いに接続され、かつ、前記第１および前記第２の電極パッドから前記第１の配線まで前記配列方向に対して垂直方向に伸びる第１および第２の接続配線（Ｌｍ−１、Ｌｍ＋１）によって、前記第１の配線にそれぞれ接続されている。前記第３および前記第４の電極パッド（４ｍ−２、４ｍ＋２）が、前記第３および前記第４の電極パッドから前記第２の配線まで前記配列方向に対して垂直方向に伸びる第３および第４の接続配線（Ｌｍ−２、Ｌｍ＋２）によって、前記第２の配線にそれぞれ接続されている。
【００１２】
前記配線層は、前記絶縁膜（７）中において前記第１および前記第２の電極パッド（４ｍ−１、４ｍ＋１）を互いに接続するための第１の配線層（５）と、前記絶縁膜（７）中において前記第１の配線層と異なる層で前記第３および第４の電極パッド（４ｍ−２、４ｍ＋２）を互いに接続するための第２の配線層（６）と、で構成されている。前記第１および前記第２の配線層の配線幅（Ｗ）は、前記内部セル領域における前記第１および前記第２の配線の配線幅よりもそれぞれ広い。
【００１３】
前記配線層は、前記絶縁膜（７）中において前記第１および前記第２の電極パッド（４ｍ−１、４ｍ＋１）を互いに接続するための第１の配線層（５）と、前記絶縁膜中において前記第１の配線層と同じ層で前記第３および第４の電極パッド（４ｍ−２、４ｍ＋２）を互いに接続するための第２の配線層（６）と、で構成されている。前記第１および前記第２の配線層の配線幅（Ｗ１、Ｗ２）は、前記内部セル領域における前記第１および前記第２の配線の配線幅よりもそれぞれ広い。
【００１４】
前記電極パッド領域における前記第１および前記第２の配線層の内、少なくともいずれか一方は、多層配線化されている。
【００１５】
本発明の半導体ウェハ（１）は、前記半導体チップを有する。
【００１６】
本発明の半導体チップの検査方法は、前記半導体チップの検査方法であって、前記半導体チップを提供するステップ（ＳＴ１）と、前記第１または前記第２の電極パッド（４ｍ−１、４ｍ＋１）に前記複数の半導体回路を動作させるための電圧を供給するステップ（ＳＴ３）と、を有する。
【発明の効果】
【００１７】
本発明によれば、配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供することができる。更に本発明によれば、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の第１の実施の形態に係る半導体ウェハ１の主面を例示する概略図である。
【図２】図２は、図１における１個の半導体チップ２の構成例を示す概略図である。
【図３】図３は、図２に示す電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。
【図４】図４は、図３に示すＸ１−Ｘ２間の断面図である。
【図５】図５は、本発明の第１の実施に係る半導体チップ２の検査方法を例示するフローチャートである。
【図６】図６は、配線抵抗に起因した電圧降下を説明するための図である。
【図７】図７は、第１の実施の形態における変形例に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。
【図８】図８は、第２の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。
【図９】図９は、図８に示すＸ１−Ｘ２間の断面図である。
【図１０】図１０は、配線抵抗に起因した電圧降下を説明するための図である。
【図１１】図１１は、第３の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。
【図１２】図１２は、図１１に示すＸ３−Ｘ４間の断面図である。
【図１３】図１３は、第４の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ１−Ｘ２間を示す。
【図１４】図１４は、第４の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ３−Ｘ４間を示す。
【図１５】図１５は、図１３および図１４の等価回路図である。
【図１６】図１６は、第５の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ３−Ｘ４間を示す。
【図１７】図１７は、第６の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。
【図１８】図１８は、図１７に示すＸ１−Ｘ２間の断面図である。
【図１９】図１９は、第７の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図３のＸ１−Ｘ２間を示す。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に関連づけて説明する。
【００２０】
（第１の実施の形態）
［半導体ウェハ１］
第１の実施の形態について説明する。図１は、本発明の第１の実施の形態に係る半導体ウェハ１の主面を例示する概略図である。半導体ウェハ１は、例えば、シリコンウェハである。半導体ウェハ１の主面には、複数個の半導体チップ２がマトリクス状に形成されている。各々の半導体チップ２の間には、半導体ウェハ１のダイシング時に用いられるスクライブ領域（不図示）が設けられている。
【００２１】
［半導体チップ２の構成例］
図２は、図１における１個の半導体チップ２の構成例を示す概略図である。半導体チップ２は、回路領域とも呼ばれる内部セル領域ＡＲＥ（Ａ）と、電極パッド領域ＡＲＥ（Ｂ１）、ＡＲＥ（Ｂ２）、ＡＲＥ（Ｂ３）およびＡＲＥ（Ｂ４）とを有する。
【００２２】
内部セル領域ＡＲＥ（Ａ）は、複数のセルが所定の配置形態、例えば、マトリクス状に配列されたセル領域であって、半導体チップ２の中央または略中央に位置している。１個のセルは、半導体回路、例えば、ＮＡＮＤゲートなどのトランジスタ回路３で構成されている。
【００２３】
電極パッド領域ＡＲＥ（Ｂ１）からＡＲＥ（Ｂ４）は、内部セル領域ＡＲＥ（Ａ）の外側にあり、半導体チップ２の縁側にそれぞれ配置されている。電極パッド領域ＡＲＥ（Ｂ１）は、等間隔または略等間隔で一列に配列されたｎ（ｎ≧３）個の電極パッド４を備える。他の電極パッド領域ＡＲＥ（Ｂ２）からＡＲＥ（Ｂ４）も、電極パッド領域ＡＲＥ（Ｂ１）と同様の構成であり、典型的には、ｎ個の電極パッド４を備える。
【００２４】
本実施の形態では、電極パッド４を説明するにあたり、図２に示す電極パッド領域ＡＲＥ（Ｂ１）からＡＲＥ（Ｂ４）の内、電極パッド領域ＡＲＥ（Ｂ１）を例に挙げる。
【００２５】
［内部セル領域ＡＲＥ（Ａ）］
図３は、図２に示す電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。先ず、内部セル領域ＡＲＥ（Ａ）について説明する。図３には、内部セル領域ＡＲＥ（Ａ）を構成するｌ個のトランジスタ回路３の内、７個のトランジスタ回路３ｌ−３、３ｌ−２、３ｌ−１、３ｌ、３ｌ＋１、３ｌ＋２および３ｌ＋３が示されている。なお、変数ｌは、特許請求の範囲における変数ｍに対応する。変数ｌは、７個のトランジスタ回路３が例示されているので、ｌ≧４としているが、ｌ≧２であればよい。トランジスタ回路３ｌ−３から３ｌ＋２は、電極パッド領域ＡＲＥ（Ｂ１）の電極パッド４ｍ−４から４ｍ＋４に隣接しており、電極パッド４ｍ−４から４ｍ＋４の配列方向に沿って、等間隔または略等間隔で配置されている。
【００２６】
トランジスタ回路３ｌ−３から３ｌ＋３は、例えば、複数のトランジスタで構成された論理回路である。トランジスタ回路３ｌ−３から３ｌ＋３は、第１入力端子および第２入力端子をそれぞれ有する。各第１入力端子は、配線領域ＡＲＥ（Ｃ）の電源電圧配線ＶＤＤＬに接続されている。各第２入力端子は、配線領域ＡＲＥ（Ｃ）の接地配線ＧＮＤＬに接続されている。
【００２７】
配線領域ＡＲＥ（Ｃ）は、電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬを配置するための領域である。本実施の形態では、一例として、配線領域ＡＲＥ（Ｃ）が内部セル領域ＡＲＥ（Ａ）内に設けられている。
【００２８】
電源電圧配線ＶＤＤＬは、電源電圧ＶＤＤをトランジスタ回路３ｌ−３から３ｌ＋３の各第１入力端子に供給するための配線である。電源電圧配線ＶＤＤＬは、内部セル領域ＡＲＥ（Ａ）の絶縁膜中に存在し、電極パッド４ｍ−４から４ｍ＋４の配列方向に配置されている。
【００２９】
接地配線ＧＮＤＬは、接地電圧ＶＧＮＤをトランジスタ回路３ｌ−３から３ｌ＋３の各第２入力端子に供給するための配線である。接地配線ＧＮＤＬは、内部セル領域ＡＲＥ（Ａ）の絶縁膜中に存在し、電極パッド４ｍ−４から４ｍ＋４の配列方向に配置されている。
【００３０】
［電極パッド領域ＡＲＥ（Ｂ１）］
次に、電極パッド領域ＡＲＥ（Ｂ１）について説明する。図３には、電極パッド領域ＡＲＥ（Ｂ１）を構成するｎ個の電極パッド４の内、９個の電極パッド４ｍ−４、４ｍ−３、４ｍ−２、４ｍ−１、４ｍ、４ｍ＋１、４ｍ＋２、４ｍ＋３および４ｍ＋４が示されている（ただし、ｍ≧５）。
【００３１】
電極パッド４ｍ−４から４ｍ＋４は、アルミニウムなどの導電性を持つ電極である。一例として、電極パッド４ｍ−４から４ｍ＋４は、短辺の幅が５０μｍ程度の矩形または略矩形に形成されている。電極パッド４ｍ−４から４ｍ＋４の形状は、例えば、正方形であってもよく、特に限定されるものではない。電極パッド４ｍ−４から４ｍ＋４のピッチ間隔は、例えば、数μｍ程度であって、短辺の幅よりも十分に短い。なお、ダイシングされた良品の半導体チップ２における電極パッド４ｍ−４から４ｍ＋４は、ボンディングワイヤーを用いて、半導体チップ２外部の半導体装置などに接続される。
【００３２】
電極パッド４ｍ−４から４ｍ＋４の接続形態は、以下の通りである。先ず、（ｍ−１）番目の電極パッド４ｍ−１と、（ｍ＋１）番目の電極パッド４ｍ＋１とに着目する。後者の電極パッド４ｍ＋１は、前者の電極パッド４ｍ−１から１個の電極パッド４ｍを隔てた位置にある。電極パッド４ｍ−１および４ｍ＋１は、絶縁膜７（図４参照）中で配線層５によって互いに接続されている。更に、電極パッド４ｍ−１および４ｍ＋１は、絶縁膜中の配線Ｌｍ−１およびＬｍ＋１によって、電源電圧配線ＶＤＤＬにそれぞれ接続されている。配線Ｌｍ−１およびＬｍ＋１は、電極パッド４ｍ−１および４ｍ＋１から電源電圧配線ＶＤＤＬまで電極パッド４の配列方向に対してそれぞれ垂直方向に伸びる接続配線である。
【００３３】
配線層５は、アルミニウムやタングステンなどの導電性を持つ材料で形成された配線である。本実施の形態では、配線層５の線幅Ｗは、電極パッド４ｍ−１および４ｍ＋１の長辺の幅よりも若干狭い程度である。配線層５の線幅Ｗは、電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬの線幅よりも広い。
【００３４】
配線抵抗は、線幅が広いほど、小さくなる。本実施の形態では、配線層５の線幅Ｗが電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬの線幅よりもそれぞれ広いので、電極パッド４ｍ−１および４ｍ＋１間の配線抵抗による電圧降下を極力抑えることができる。
【００３５】
ｍ＋２番目の電極パッド４ｍ＋２は、絶縁膜中の配線Ｌｍ＋２によって、接地配線ＧＮＤＬに接続されている。配線Ｌｍ＋２は、電極パッド４ｍ＋２から接地配線ＧＮＤＬまで電極パッド４の配列方向に対して垂直方向に伸びる接続配線である。
【００３６】
他の電極パッド４ｍ−４、４ｍ−３、４ｍ−２、４ｍ、４ｍ＋３および４ｍ＋４は、いずれの配線にも、いずれの電極パッド４にも接続されていない。
【００３７】
なお、図３では、内部セル領域ＡＲＥ（Ａ）と電極パッド領域ＡＲＥ（Ｂ１）との間に設けられた入出力領域の図示が省略されている。入出力領域は、例えば、複数のバッファ回路（不図示）などにより構成されている。このことは、後述の実施の形態やその変形例においても同様である。
【００３８】
図４は、図３に示すＸ１−Ｘ２間の断面図である。電極パッド４ｍ−４から４ｍ＋４は、半導体ウェハ１の主面Ｓを覆う絶縁膜７上に一列に配列されている。絶縁膜７は、典型的には、酸化膜である。
【００３９】
電極パッド４ｍ−１および４ｍ＋１は、配線層５と、コンタクトホールＨａおよびＨｂを用いて、以下のように接続されている。具体的には、配線層５は、絶縁膜７中において半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−１および４ｍ＋１の間で延在している。
【００４０】
コンタクトホールＨａは、その内部に導電性を持つ材料（例えば、配線層５と同様の材料）が装填されたものである。コンタクトホールＨｂも、コンタクトホールＨａと同様のものである。コンタクトホールＨａが、配線層５と電極パッド４ｍ−１とを接続している。コンタクトホールＨｂが、電極パッド４ｍ＋１と配線層５とを接続している。
【００４１】
［半導体チップ２の動作例］
半導体チップ２の動作を図３および図４を用いて説明する。半導体チップ２の検査工程では、図４に示すプローブＰ１によって、電極パッド４ｍ＋１に電源電圧ＶＤＤが印加される。これと共に、プローブＰ２によって、電極パッド４ｍ＋１に接地電圧ＶＧＮＤが印加される。ここで、電源電圧ＶＤＤおよび接地電圧ＶＧＮＤは、トランジスタ回路３ｌ−３から３ｌ＋３を動作させることができる電圧（動作電圧という）である。例えば、接地電圧ＶＧＮＤが０Ｖのとき、電源電圧ＶＤＤは、３Ｖや５Ｖである。
【００４２】
図３および図４に示すように、電極パッド４ｍ−１および４ｍ＋１同士が配線層５によって共通に接続されている。そのため、電極パッド４ｍ＋１に電源電圧ＶＤＤが印加されると、電極パッド４ｍ−１の電位も、電源電圧ＶＤＤとなる。これにより、電源電圧配線ＶＤＤＬには、４ｍ−１および４ｍ＋１の両方から電源電圧ＶＤＤが供給される。一方、接地配線ＧＮＤＬには、電極パッド４ｍ＋２から接地電圧ＶＧＮＤが供給される。
【００４３】
図３に示すように、トランジスタ回路３ｌ−３から３ｌ＋３は、各々の第１入力端子から電源電圧ＶＤＤを入力し、各々の第２入力端子から接地電圧ＶＧＮＤを入力する。トランジスタ回路３ｌ−３から３ｌ＋３は、入力した動作電圧に応じて動作し、その出力を不図示の電極パッドに出力する。
【００４４】
［半導体チップ２の検査方法］
半導体チップ２の検査方法を図５を用いて説明する。図５は、本発明の第１の実施に係る半導体チップ２の検査方法を例示するフローチャートである。本検査方法は、プローブを用いたプローブ検査に関する。なお、ステップＳＴ１からＳＴ４の処理は、不図示の検査装置によって行われる。
【００４５】
先ず、検査対象の半導体チップ２を提供する（ステップＳＴ１）。具体的には、ダイシング工程前の半導体ウェハ１を検査装置の検査ステージ（不図示）上に置く。
【００４６】
次に、プローブＰ１およびＰ２を半導体チップ２の電極パッド４に立てる（ステップＳＴ２）。詳細には、プローブＰ１の先端を電極パッド４ｍ＋１に接触させる。これと同時に、プローブＰ２の先端を電極パッド４ｍ＋２に接触させる。
【００４７】
次に、プローブＰ１が電源電圧ＶＤＤを電極パッド４ｍ＋１に印加する。これと同時に、プローブＰ２が接地電圧ＶＧＮＤを電極パッド４ｍ＋２に印加する（ステップＳＴ３）。動作電圧が入力されたトランジスタ回路３ｌ−３から３ｌ＋３は、動作し、その出力を不図示の電極パッドに出力する。
【００４８】
電極パッド４ｍ＋１への電源電圧ＶＤＤの印加時間および電極パッド４ｍ＋２へ接地電圧ＶＧＮＤの印加時間は、テスト信号に応じて決めればよい。例えば、トランジスタ回路３ｌ−３から３ｌ＋３のオン／オフを短時間に繰り返すという高速動作を実行する場合、電極パッド４ｍ＋１および電極パッド４ｍ＋２への動作電圧の印加は、断続的に行われる。
【００４９】
最後に、トランジスタ回路３ｌ−３から３ｌ＋３の出力を用いて、半導体チップ２の電気的特性の検査を行い、半導体チップ２の良否を判定する（ステップＳＴ４）。
【００５０】
ステップＳＴ１からＳＴ４により、検査工程が完了する。なお、電極パッド４ｍ−１および４ｍ＋１が互いに接続されていることから、ステップＳＴ２およびＳＴ３を以下のように変更することができる。具体的には、ステップＳＴ２では、プローブＰ１の先端を電極パッド４ｍ−１に接触させる。ステップＳＴ３では、プローブＰ１が電源電圧ＶＤＤを電極パッド４ｍ−１に印加する。
【００５１】
第１の実施の形態によれば、電極パッド４ｍ−１および４ｍ＋１が絶縁膜７中で配線層５を介して互いに接続されている。更に、電極パッド４ｍ−１および４ｍ＋１が、配線Ｌｍ−１およびＬｍ＋１によって電源電圧配線ＶＤＤＬにそれぞれ接続されている。そのため、以下の顕著な効果を得ることができる。
【００５２】
第１に、配線抵抗に起因した電圧降下を低減させることができる。この点について図６を用いて説明する。
【００５３】
図６は、配線抵抗に起因した電圧降下を説明するための図である。電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬには、配線抵抗が各々存在する。具体的には、電源電圧配線ＶＤＤＬにおいては、トランジスタ回路３ｌ−３から３ｌ＋３の各第１入力端子間に、配線抵抗ＲｋからＲｋ＋５がそれぞれ存在する（ただし、ｋ≧１）。一方、接地配線ＧＮＤＬにおいては、トランジスタ回路３ｌ−３から３ｌ＋３の各第２入力端子間に、配線抵抗Ｒｋ＋６からＲｋ＋１１がそれぞれ存在する。ただし、配線抵抗ＲｋからＲｋ＋１１の各値は、同一または略同一であるとする。
【００５４】
以下、電源電圧配線ＶＤＤＬの配線抵抗ＲｋからＲｋ＋５について考察する。仮に、電極パッド４ｍ−１および４ｍ＋１が互いに接続されていない半導体チップがあるとする。ただし、一方の電極パッド４ｍ＋１は、電源電圧配線ＶＤＤＬに接続されている。検査工程においては、１個の電極パッド４ｍ＋１に電源電圧ＶＤＤが印加される。
【００５５】
ここで、９個のトランジスタ回路３ｌ−３から３ｌ＋３の内、電極パッド４ｍ＋１に最も近い位置にあるトランジスタ回路３ｌ＋１と、電極パッド４ｍ＋１から最も離れた位置にあるトランジスタ回路３ｌ−３とを例に挙げる。
【００５６】
両者は、第１入力端子に入力される電圧がそれぞれ異なる。トランジスタ回路３ｌ＋１の第１入力端子には、電源電圧ＶＤＤが入力される。これに対し、トランジスタ回路３ｌ−３の第１入力端子には、４個の配線抵抗ＲｋからＲｋ＋３分だけ電圧降下した電源電圧ＶＤＤが入力される。この電圧降下は、ＩＲドロップとも呼ばれ、電源電圧配線ＶＤＤＬに流れる電流Ｉ（不図示）の値と、合成抵抗Ｒの値との積（Ｉ×Ｒ）で決まる。合成抵抗Ｒは、配線抵抗ＲｋからＲｋ＋３の和である。基本的に、電源電圧ＶＤＤが印加される電極パッド４ｍ＋１から離れた位置にあるトランジスタ回路３ほど、その第１入力端子に入力される電圧は低くなる。
【００５７】
この仮定の下では、トランジスタ回路３ｌ−３には、本来入力されるべき電源電圧ＶＤＤよりも低い電圧、具体的には、４個の配線抵抗ＲｋからＲｋ＋３分だけ電圧降下した電圧が入力される。そのため、検査工程で、トランジスタ回路３ｌ−３が正常に動作しないことがある。その結果、検査対象の半導体チップ２が良品であるにもかかわらず、不良の判定を受けるという、誤判定が多くなる。
【００５８】
特に、高速動作時には、トランジスタ回路３ｌ−３から３ｌ＋３を構成する各トランジスタが短時間にオン／オフを繰り返す。例えば、トランジスタ回路３ｌ−３から３ｌ＋３がＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータで構成されている場合、いわゆる貫通電流ＩＡ（不図示）がＣＭＯＳインバータを構成する一対のＮＭＯＳ（Ｎegative ＭＯＳ）およびＰＭＯＳ（Ｐositive ＭＯＳ）間に流れやすい。貫通電流ＩＡは、各第１入力端子および各第２入力端子を介して、電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬに流れる。
【００５９】
その結果、電源電圧配線ＶＤＤＬに流れる電流Ｉに貫通電流ＩＡが重畳される。電源電圧配線ＶＤＤＬに着目すると、上述の電圧降下は、（Ｉ＋ＩＡ）×Ｒとなる。当然ながら、トランジスタ回路３ｌ−３には、本来入力されるべき電源電圧ＶＤＤよりも更に低い電圧が入力される。このことは、検査工程での誤判定を招く。
【００６０】
一方、本実施の形態では、電極パッド４ｍ＋１だけではなく、電極パッド４ｌ−１からも電源電圧ＶＤＤが電源電圧配線ＶＤＤＬに供給される。そのため、トランジスタ回路３ｌ−３の第１入力端子には、２個の配線抵抗ＲｋおよびＲｋ＋１分だけ電圧降下した電源電圧ＶＤＤが入力される。いずれにせよ、配線抵抗ＲｋおよびＲｋ＋１に起因した電圧降下は発生する。しかしながら、電圧降下の大きさは、上述の仮定の下で発生する、配線抵抗ＲｋからＲｋ＋３に起因した電圧降下の大きさより小さい。
【００６１】
トランジスタ回路３ｌ−３と同様に、トランジスタ回路３ｌ＋３の第１入力端子にも、２個の配線抵抗Ｒｋ＋４およびＲｋ＋５分だけ電圧降下した電源電圧ＶＤＤが入力される。この電圧降下は、配線抵抗ＲｋおよびＲｋ＋１に起因した電圧降下とほぼ同一である。これは、上述の仮定の下で発生する、配線抵抗に起因した電圧降下より小さい。電源電圧配線ＶＤＤＬに関して言えば、本実施の形態で発生する配線抵抗に起因した電圧降下は、その大きさが最大のものでも、上述の仮定の下で発生する電圧降下より小さいことが分かる。本実施の形態では、高速動作を行う検査工程であっても、トランジスタ回路３ｌ−３から３ｌ＋３の動作不良を最小限に抑え、検査工程での誤判定を極力防止することができる。延いては、検査工程での歩留りを向上させることができる。
【００６２】
第２に、内部セル領域ＡＲＥ（Ａ）のレイアウト設計に与える影響が極めて低い。それは、電極パッド４ｍ−１および４ｍ＋１の接続を電極パッド領域ＡＲＥ（Ｂ１）の絶縁膜７中で行えばよいためである。従来例のように、新たな電極パッドを内部セル領域ＡＲＥ（Ａ）に設けると、電極パッドの配置箇所の周辺で配線のレイアウトに大きな制約ができてしまう。これに対し、本実施の形態では、このようなレイアウト制約が極めて低い。
【００６３】
第３に、内部セル領域ＡＲＥ（Ａ）への電源電圧ＶＤＤおよび接地電圧ＶＧＮＤの供給を、互いに接続された電極パッド４ｍ−１および４ｍ＋１と、電極パッド４ｍ＋２とを用いて行えばよいことにある。
【００６４】
ダイシングされた半導体チップ２の組み立て行程後にも、良品判定の検査が行われる。組み立て工程後の半導体チップの主面は、樹脂などで覆われている。したがって、従来例のように、新たな電極パッドを内部セル領域ＡＲＥに設けると、その電極パッドを用いて、動作電圧を内部セル領域のトランジスタ回路に直接供給することができない。電極パッド領域の電極パッドに取り付けられたワイヤを介して、動作電圧をトランジスタ回路に供給する必要がある。その場合、プローブ検査で良品判定された半導体チップであっても、上述の電圧降下などに起因して、不良判定を受ける恐れがある。
【００６５】
これに対し、本実施の形態では、内部セル領域ＡＲＥ（Ａ）のトランジスタ回路３に供給する動作電圧の供給経路が、検査工程および組み立て行程後の検査で同一である。したがって、より正確な検査が可能となる。
【００６６】
第４に、検査工程にて、プローブを電極パッドに容易に立てることができる。電極パッド同士は密集しているため、隣接した電極パッドにプローブを各々立てることが難しい場合がある。本実施の形態によれは、互いに接続された電極パッド４ｍ―１および４ｍ＋１の内、いずれか一方に電源電圧ＶＤＤを印加すればよい。そのため、例えば、図４に示すように、互いに隣接した電極パッド４ｍ＋１および４ｍ＋２にプローブＰ１およびＰ２を各々立てることが難しい場合、プローブＰ１を電極パッド４ｍ＋１に立てる代わりに他方の電極パッド４ｍ−１に立てることができる。
【００６７】
更に、第１の実施の形態によれば、ステップＳＴ１からＳＴ４を行うことにより、誤判定を受けにくい半導体チップの検査方法を提供することができる。
【００６８】
（第１の実施の形態における変形例）
第１の実施の形態における変形例について説明する。図７は、第１の実施の形態における変形例に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。以下、第１の実施の形態と異なる点について説明する。本変形例において、図３と共通する部分には、同一の符号を付している。
【００６９】
本変形例は、（ｍ−１）番目の電極パッド４ｍ−１と、（ｍ＋１）番目の電極パッド４ｍ＋１との間に、ｐ個の電極パッド４を配置したものである（ただし、ｐ≧２）。図７の２点鎖線で示すように、電極パッド４ｍ−１および４ｍ＋１は、絶縁膜７中で配線層５によって接続されている。
【００７０】
本変形例においても、電極パッド４ｍ−１と電極パッド４ｍ−１からｐ個の電極パッドを隔てた電極パッド４ｍ＋１とが、絶縁膜７中で互いに接続されている。更に、電極パッド４ｍ−１および４ｍ＋１が、配線Ｌｍ−１およびＬｍ＋１によって電源電圧配線ＶＤＤＬにそれぞれ接続されている。このことから、本変形例においても、第１の実施の形態と同様の効果を得ることができる。
【００７１】
なお、以下に述べる全ての実施の形態では、説明を簡略化するため、電極パッド４ｍ−１および４ｍ＋１の間に１個の電極パッド４を配置した場合を例示する。言うまでもなく、以下に述べる全ての実施の形態において、電極パッド４ｍ−１および４ｍ＋１の間にｐ個の電極パッド４を配置することができる。
【００７２】
（第２の実施の形態）
第２の実施の形態について説明する。図８は、第２の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。以下、第１の実施の形態と異なる点について説明する。本実施の形態において、図３と共通する部分には、同一の符号を付している。このことは、図９においても同様である。
【００７３】
本実施の形態では、（ｍ−２）番目の電極パッド４ｍ−２および（ｍ＋２）番目の電極パッド４ｍ＋２が、絶縁膜７中で配線層６によって互いに接続されている。電極パッド４ｍ＋２に加え、電極パッド４ｍ−２が、絶縁膜中の配線Ｌｍ−２によって、接地配線ＧＮＤＬに接続されている。配線Ｌｍ−２は、電極パッド４ｍ−２から接地配線ＧＮＤＬまで電極パッド４の配列方向に対して垂直方向に伸びる接続配線である。なお、他の電極パッド４ｍ−４、４ｍ−３、４ｍ、４ｍ＋３および４ｍ＋４は、いずれの配線にも、いずれの電極パッドにも接続されていない。
【００７４】
配線層６は、配線層５と同様に、アルミニウムやタングステンなどの導電性を持つ材料で形成された配線である。配線層６の線幅は、配線層５の線幅と同一または略同一である。本実施形態においても、配線層６の線幅が電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬの線幅よりも広いので、配線層６の配線抵抗に起因した電圧降下を極力抑えることができる。
【００７５】
図９は、図８に示すＸ１−Ｘ２間の断面図である。電極パッド４ｍ−２および４ｍ＋２は、コンタクトホールＨｃおよびＨｄを用いて、以下のように接続されている。具体的には、配線層６は、絶縁膜７中において配線層５よりも下層に形成されている。配線層６は、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−２および４ｍ＋２の間で延在している。
【００７６】
コンタクトホールＨｃおよびＨｄは、コンタクトホールＨａおよびＨｃと同様に、内部に導電性を持つ材料が装填されたものである。コンタクトホールＨｃが、配線層６と電極パッド４ｍ−２とを接続している。コンタクトホールＨｄが、電極パッド４ｍ＋２と配線層６とを接続している。
【００７７】
図１０は、配線抵抗に起因した電圧降下を説明するための図である。第１の実施の形態で述べたように、接地配線ＧＮＤＬにも、配線抵抗Ｒｋ＋６からＲｋ＋１１が存在する。本実施の形態では、配線層５および６の多層配線化によって、電極パッド４ｍ−１および４ｍ＋１が絶縁膜７中で互いに接続されると共に、電極パッド４ｍ−２および４ｍ＋２が絶縁膜７中で互いに接続されている。更に、電極パッド４ｍ＋２および電極パッド４ｍ−２が、配線Ｌｍ＋２およびＬｍ−２を用いて、接地配線ＧＮＤＬまで電極パッド４ｍ−４から４ｍ＋４の配列方向に対して垂直にそれぞれ接続されている。そのため、第１の実施の形態と同様の議論により、接地配線ＧＮＤＬに対しても、配線抵抗Ｒｋ＋６からＲｋ＋１１に起因した電圧降下も低減させることができる。その結果、トランジスタ回路３ｌ−３から３ｌ＋３の動作不良を最小限に抑え、検査工程での誤判定を極力防止することができる。
【００７８】
（第３の実施の形態）
第３の実施の形態について説明する。第２の実施の形態では、図９に示すように、配線層５および６が多層配線化されている。即ち、絶縁膜７の膜厚方向における配線層５および６の位置が互いに異なる。これに対し、本実施の形態では、配線層５および６が同層配線化されている。以下、第２の実施の形態と異なる点について説明する。
【００７９】
図１１は、第３の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。本実施の形態において、図８および図９と共通する部分には、同一の符号を付している。このことは、後述の図１２についても同様である。
【００８０】
配線層５および６を同層配線化するため、配線層５および６は、電極パッド４ｍ−４から４ｍ＋４の列方向に対して垂直方向にずれて配置されている。配線層５の線幅Ｗ１および配線層６の線幅Ｗ２が第２の実施の形態のものより狭くなっている。具体的には、線幅Ｗ１およびＷ２は、図３に示す配線層５の線幅Ｗの半分程度である。ただし、線幅Ｗ１およびＷ２は、電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬの線幅よりは広い。そのため、配線層５および６の配線抵抗に起因した電圧降下を極力抑えることができる。
【００８１】
図１２は、図１１に示すＸ３−Ｘ４間の断面図である。なお、図１１に示すＸ１−Ｘ２間の断面図は、図４に示すものと同様である。図１２に示すように、絶縁膜７の膜厚方向における配線層５および６の位置が同一または略同一である。詳細には、配線層５は、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−１および４ｍ＋１の間で延在している。
【００８２】
一方、配線層６は、配線層５と同層にある。即ち、配線層６は、絶縁膜７の膜厚方向において、配線層５と同一または略同一の位置である。配線層６は、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−２および４ｍ＋２の間で延在している。
【００８３】
本実施の形態では、配線層５および６の同層配線化によって、電極パッド４ｍ−１および４ｍ＋１が絶縁膜７中で互いに接続されると共に、電極パッド４ｍ−２および４ｍ＋２が絶縁膜７中で互いに接続されている。そのため、第２の実施の形態と同様の効果を得ることができる。
【００８４】
（第４の実施の形態）
第４の実施の形態について説明する。本実施の形態は、トランジスタ回路３が電極パッド領域ＡＲＥ（Ｂ１）の絶縁膜７中に配置されている場合における電極パッド４同士の接続方法に関する。本実施の形態では、電極パッド領域ＡＲＥ（Ｂ１）およびその周辺は、図１１に図示するものと同じである。ただし、図１１のＸ１−Ｘ２間およびＸ３−Ｘ４間における断面の構造が第３実施の形態に係るものと異なる。以下、第３の実施の形態と異なる点について説明する。
【００８５】
図１３は、第４の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ１−Ｘ２間を示す。本実施の形態において、図１１と共通する部分には、同一の符号を付している。このことは、後述の図１４および図１５についても同様である。
【００８６】
半導体チップ２は、電極パッド領域ＡＲＥ（Ｂ１）の絶縁膜７中に、３個のトランジスタ回路３ａ、３ｂおよび３ｃを有する。トランジスタ回路３ａから３ｃは、絶縁膜７中において半導体ウェハ１の主面Ｓ方向に沿って一列に配置されている。トランジスタ回路３ａから３ｃは、第１入力端子および第２入力端子の他、制御端子として機能する第３入力端子をそれぞれ有する（図１５参照）。
【００８７】
トランジスタ回路３ａから３ｃの各第１入力端子は、コンタクトホールＨ１、Ｈ２およびＨ３を介して電源電圧配線層８に接続されている。トランジスタ回路３ａ、３ｂおよび３ｃの各第３入力端子は、絶縁膜７上の電極パッド４ａ、４ｂおよび４ｃに接続されている。本実施の形態では、３個のトランジスタ回路３ａから３ｃを例に挙げるが、これらトランジスタの個数は、１個、２個または４個以上であっても、差し支えがない。トランジスタ回路３ａから３ｃが電源電圧配線層８にそれぞれ接続されていれば、その配置形態は特に限定されない。
【００８８】
コンタクトホールＨ１からＨ３は、その内部にアルミニウムやタングステンなどの導電性を持つ材料が装填されている。コンタクトホールＨ１からＨ３は、絶縁膜７の膜厚方向において、トランジスタ回路３ａ、３ｂおよび３ｃの各第１入力端子から電源電圧配線層８まで延伸している。
【００８９】
電源電圧配線層８は、例えば、アルミニウムやタングステンなどの導電性を持つ材料で形成されている。電源電圧配線層８は、絶縁膜７中において半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−１から４ｍ＋１の間で延在している。
【００９０】
配線層５は、絶縁膜７中において電源電圧配線層８よりも上層に形成されている。詳細には、配線層５は、電源電圧配線層８に対して平行または略平行に、電極パッド４ｍ−１から４ｍ＋１の間で延在している。配線層５の電極パッド４ｍ−１側の端部は、電源電圧配線層８の電極パッド４ｍ−１側の端部と共に、コンタクトホールＨａに接続されている。一方、配線層５の電極パッド４ｍ＋１側の端部は、電源電圧配線層８の電極パッド４ｍ＋１側の端部と共に、コンタクトホールＨｂに接続されている。
【００９１】
電極パッド４ａから４ｃは、例えば、電極パッド領域ＡＲＥ（Ｂ１）に配置された電極パッドである（図１１には不図示）。
【００９２】
図１４は、第４の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ３−Ｘ４間を示す。トランジスタ回路３ａから３ｃの各第２入力端子は、コンタクトホールＨ４、Ｈ５およびＨ６を介して接地配線層９に接続されている。
【００９３】
コンタクトホールＨ４からＨ６は、図１３に示すコンタクトホールＨ１からＨ３と同様のものである。コンタクトホールＨ４からＨ６は、絶縁膜７の膜厚方向において、トランジスタ回路３ａ、３ｂおよび３ｃの各第２入力端子から接地配線層９まで延伸している。
【００９４】
接地配線層９は、例えば、アルミニウムやタングステンなどの導電性を持つ材料で形成されている。接地配線層９は、絶縁膜７中において、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−２から４ｍ＋２の間で延在している。接地配線層９は、電源電圧配線層８よりも下層に配置されている。
【００９５】
配線層６は、絶縁膜７中において、接地配線層９よりも上層に、配線層５よりも下層に形成されている。配線層６は、接地配線層９に対して平行または略平行に、電極パッド４ｍ−２から４ｍ＋２の間で延在している。配線層６の電極パッド４ｍ−２側の端部は、接地配線層９の電極パッド４ｍ−２側の端部と共に、コンタクトホールＨｃに接続されている。一方、配線層６の電極パッド４ｍ＋２側の端部は、接地配線層９の電極パッド４ｍ＋２側の端部と共に、コンタクトホールＨｄに接続されている。
【００９６】
以上述べたように、本実施の形態では、配線層５および６の多層配線化によって、電極パッド４ｍ−１および４ｍ＋１が互いに接続されると共に、電極パッド４ｍ−２および４ｍ＋２が互いに接続されている。更に、電極パッド４ｍ−１および４ｍ＋１がコンタクトホールＨａおよびＨｂを介して電源電圧配線層８に接続されている。これと共に、電極パッド４ｍ−２および４ｍ＋２がコンタクトホールＨｃおよびＨｄを介して接地配線層９に接続されている。
【００９７】
半導体チップ２の動作について、トランジスタ回路３ａから３ｃを動作させる場合を例に挙げる。この場合の動作は、基本的に第１の実施の形態と同様である。プローブＰ１により、電極パッド４ｍ＋１に電源電圧ＶＤＤが印加される。これと共に、プローブＰ２により電極パッド４ｍ＋１に接地電圧ＶＧＮＤが印加される。
【００９８】
図１３に示すように、電極パッド４ｍ＋１に電源電圧ＶＤＤが印加されると、配線層５を介して電極パッド４ｍ−１にも、電源電圧ＶＤＤが印加される。トランジスタ回路３ａから３ｃの各第１入力端子には、電源電圧配線層８を介して電源電圧ＶＤＤが入力される。一方、図１４に示すように、電極パッド４ｍ＋２に接地電圧ＶＧＮＤが印加されると、配線層６を介して電極パッド４ｍ−２にも、接地電圧ＶＧＮＤが印加される。トランジスタ回路３ａから３ｃの各第２入力端子には、接地配線層９を介して接地電圧ＶＧＮＤが入力される。
【００９９】
トランジスタ回路３ａから３ｃは、各第１入力端子から電源電圧ＶＤＤを入力し、各第２入力端子から接地電圧ＶＧＮＤを入力すると、動作電圧に応じて動作し、その出力を不図示の電極パッドに出力する。
【０１００】
本実施の形態によれば、トランジスタ回路３ａから３ｃが電極パッド領域ＡＲＥ（Ｂ１）の絶縁膜７中に配置されている場合であっても、電極パッド４ｍ−１および４ｍ＋１が配線層５によって互いに接続されている。これと共に、電極パッド４ｍ−２および４ｍ＋２が配線層６によって互いに接続されている。このことから、以下の効果を得ることができる。
【０１０１】
図１５は、図１３および図１４の等価回路図である。電源電圧配線層８および接地配線層９には、配線抵抗が存在する。具体的には、電源電圧配線層８においては、配線抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４が存在する。接地配線層９には、配線抵抗Ｒ５、Ｒ６、Ｒ７およびＲ８が存在する。なお、配線抵抗Ｒ１からＲ８の値は、各々略同一であるとする。
【０１０２】
先ず、配線層５および６がない場合を仮定する。この場合、電極パッド４ｍ＋１に電源電圧ＶＤＤが印加され、電極パッド４ｍ＋２に接地電圧ＶＧＮＤが印加される。ここで、配線抵抗Ｒ１からＲ３に起因した電圧降下について述べる。
【０１０３】
電極パッド４ｍ＋２から最も離れた位置にあるトランジスタ回路３ａと、電極パッド４ｍ＋２から最も近い位置にあるトランジスタ回路３ａとに着目する。トランジスタ回路３ａの第１入力端子には、３個の配線抵抗Ｒ１からＲ３分だけ電圧が降下した電源電圧ＶＤＤが入力される。一方、トランジスタ回路３ｃの第１入力端子には、１個の配線抵抗Ｒ１分だけ電圧が降下した電源電圧ＶＤＤが入力される。電極パッド４ｍ＋１から離れるほど、電圧降下が大きくなる。トランジスタ回路３ａおよび３ｃの各第２入力端子に入力される接地電圧ＶＧＮＤについても同様のことが言える。その結果、第１の実施の形態で述べた議論と同様に、電極パッド４ｍ＋２から最も離れた位置にあるトランジスタ回路３ａは、動作不良を引き起こしやすい。このことは、検査工程での誤判定を招きやすい。
【０１０４】
これに対し、本実施の形態では、配線層５および６が設けられている。そのため、トランジスタ回路３ａの第１入力端子には、１個の配線抵抗Ｒ４分だけ電圧が降下した電源電圧ＶＤＤが入力される。これは、トランジスタ回路３ｃの第１入力端子に入力される電圧とほぼ同一である。トランジスタ回路３ａおよび３ｃの各第２入力端子に入力される接地電圧ＶＧＮＤについても同様のことが言える。配線層５および６がある場合とない場合と比較すると、前者の方が配線抵抗に起因した電圧降下の影響が少ない。
【０１０５】
実際には、配線層５および６にも不図示の配線抵抗が各々存在する。配線層５について言えば、その配線抵抗の値（Ｒ９とする）と配線抵抗Ｒ４の値の和（Ｒ９＋Ｒ４）が、配線抵抗Ｒ１からＲ３の和（Ｒ１＋Ｒ２＋Ｒ３）よりも小さければ、配線層５がある方が配線抵抗に起因した電圧降下の影響が少ないと言える。配線層６についても同様に、その配線抵抗の値（Ｒ１０とする）と配線抵抗Ｒ８の値の和（Ｒ１０＋Ｒ８）が、配線抵抗Ｒ５からＲ７の和（Ｒ５＋Ｒ６＋Ｒ７）よりも小さければ、配線層６がある方が配線抵抗に起因した電圧降下の影響が少ないと言える。
【０１０６】
以上のことから、本実施の形態のように、トランジスタ回路３ａから３ｃが電極パッド領域ＡＲＥ（Ｂ１）の下層に配置されている場合であっても、これらトランジスタ回路の動作不良を最小限に抑え、誤判定を極力防止することができる。延いては、検査工程での歩留りを向上させることができる。
【０１０７】
本実施の形態によれば、更に、以下の効果を得ることができる。一般に、電極パッド領域の下層に設けられているトランジスタ回路は、その出力が大きく、ノイズ源となることが多い。配線層５および６が設けられていない場合、トランジスタ回路３ｃでノイズが発生すると、ノイズが電源電圧配線層８および接地配線層９にそれぞれ伝達される。そのため、トランジスタ回路３ａには、ノイズが畳重された電源電圧ＶＤＤおよび接地電圧ＶＧＮＤが入力される。しかしながら、本実施の形態では、トランジスタ回路３ａに、配線抵抗に起因した電圧降下の影響が比較的小さい電源電圧ＶＤＤおよび接地電圧ＶＧＮＤが各々入力される。そのため、トランジスタ回路３ｃでノイズが発生しても、トランジスタ回路３ａは、そのノイズの影響を受けにくい。
【０１０８】
（第５の実施の形態）
第５の実施の形態について説明する。第４の実施の形態では、図１４に示すように、電極パッド領域ＡＲＥ（Ｂ１）において、配線層５および６が多層配線化されている。具体的には、絶縁膜７の膜厚方向において、配線層５および６の位置が互いに異なる。これに対し、本実施の形態では、配線層５および６が同層配線化されている。以下、第３の実施の形態と異なる点について説明する。
【０１０９】
図１６は、第５の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ３−Ｘ４間を示す。なお、図１１に示すＸ１−Ｘ２間の断面図は、図１３に示すものと同様である。本実施の形態において、図１３と共通する部分には、同一の符号を付している。
【０１１０】
配線層５は、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−１および４ｍ＋１の間で延在している。電極パッド４ｍ−１および４ｍ＋１は、配線層５によって互いに接続されている。
【０１１１】
配線層６は、配線層５と同層にある。即ち、配線層６は、絶縁膜７の膜厚方向において、配線層５と同一または略同一の位置にある。配線層６は、半導体ウェハ１の主面Ｓに対して平行または略平行に、
電極パッド４ｍ−２および４ｍ＋２の間で延在している。電極パッド４ｍ−２および４ｍ＋２は、配線層６によって互いに接続されている。
【０１１２】
本実施の形態によれば、トランジスタ回路３ａから３ｃが電極パッド領域ＡＲＥ（Ｂ１）の下層に配置されている場合であっても、配線層５および６の同層配線化によって、電極パッド４ｍ−１および４ｍ＋１が互いに接続されると共に、電極パッド４ｍ−２および４ｍ＋２が互いに接続されている。そのため、第４の実施の形態と同様の効果を得ることができる。
【０１１３】
（第６の実施の形態）
第６の実施の形態について説明する。第６の実施の形態は、４個の電極パッド４同士を接続し、その内の１個の電極パッド４に動作電圧を印加するものである。本実施の形態では、第１の実施の形態に係る半導体チップ２を例に挙げ、第１の実施の形態と異なる点について説明する。
【０１１４】
図１７は、第６の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。本実施の形態において、図３と共通する部分には、同一の符号を付している。このことは、後述の図１８についても同様である。
【０１１５】
電極パッド４ｍ−３、４ｍ−１、４ｍ＋１および４ｍ＋３は、絶縁膜７中で、配線層５によってそれぞれ接続されている。更に、電極パッド４ｍ−３、４ｍ−１、４ｍ＋１および４ｍ＋３は、絶縁膜中の配線Ｌｍ−３、Ｌｍ−１、Ｌｍ＋１およびＬｍ＋３によって、電源電圧配線ＶＤＤＬにそれぞれ接続されている。配線Ｌｍ−３およびＬｍ＋３は、電極パッド４ｍ−３および４ｍ＋３から電源電圧配線ＶＤＤＬまで電極パッド４の配列方向に対してそれぞれ垂直方向に伸びる接続配線である。
【０１１６】
図１８は、図１７に示すＸ１−Ｘ２間の断面図である。配線層５は、電極パッド４ｍ−３および４ｍ＋３の間で延在している。配線層５によって、電極パッド４ｍ−３、４ｍ−１、４ｍ＋１および４ｍ＋３がそれぞれ接続されている。電極パッド４ｍ−３、４ｍ−１、４ｍ＋１および４ｍ＋３の内、例えば、電極パッド４ｍ−１に電源電圧ＶＤＤがプローブＰ１によって印加される。
【０１１７】
本実施の形態では、４個の電極パッド４ｍ−３、４ｍ−１、４ｍ＋１および４ｍ＋３が絶縁膜７中でそれぞれ接続されているので、電源電圧配線ＶＤＤＬの配線抵抗に起因した電圧降下を更に低減することができる。延いては、検査工程での歩留りを向上させることができる。
【０１１８】
なお、本実施の形態を第２から第５の実施の形態と好適に組み合わせることにより、配線抵抗に起因した電圧降下を更に低減させることができる。例えば、配線層６を用いて、更に４個の電極パッド４ｍ−４、４ｍ−２、４ｍ＋２および４ｍ＋４を絶縁膜７中で接続することができる。互いに隣接していない電極パッド４同士を複数個接続し、その内の１個に電源電圧ＶＤＤまたは接地電圧ＶＧＮＤを印加することができれば、種々の接続形態をとることができる。
【０１１９】
（第７の実施の形態）
第７の実施の形態について説明する。第７の実施の形態は、電極パッド４同士を接続するための配線層自身を多層配線化したものである。本実施の形態では、第１の実施の形態に係る半導体チップ２を例に挙げ、第１の実施の形態と異なる点について説明する。
【０１２０】
図１９は、第７の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図３のＸ１−Ｘ２間を示す。本実施の形態において、図３と共通する部分には、同一の符号を付している。電極パッド４ｍ−１および４ｍ＋１が２つの配線層５ａおよび５ｂによって接続されている。
【０１２１】
配線層５ａは、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−１および４ｍ＋１の間で延在している。配線層５ｂも、配線層５ａと同様のものであるが、絶縁膜７中において、配線層５ａよりも上層に形成されている。
【０１２２】
本実施の形態では、電極パッド４ｍ−１および４ｍ＋１が多層配線化された配線層５ａおよび５ｂによって接続されている。配線の厚みが増すほど、配線抵抗は下がるので、配線層の配線抵抗に起因した電圧降下を更に低減することができる。延いては、検査工程での歩留りを向上させることができる。
【０１２３】
なお、本実施の形態を第２から第６の実施の形態と好適に組み合わせることにより、配線層の配線抵抗に起因した電圧降下を更に低減させることができる。例えば、第２の実施の形態において、図９に示す配線層５および６を多層配線化することができる。無論、配線層５のみを多層配線化することも、配線層６のみを多層配線化することもできる。
【０１２４】
以上、全ての実施の形態および変形例において、図２に示す電極パッド領域ＡＲＥ（Ｂ１）を例に挙げた。全ての実施の形態および変形例を、他の任意の電極パッド領域ＡＲＥ（Ｂ２）からＡＲＥ（Ｂ４）に適用させることができる。
【符号の説明】
【０１２５】
１ 半導体ウェハ
２ 半導体チップ
３ トランジスタ回路
４ 電極パッド
５ 配線層
６ 配線層
７ 絶縁膜
８ 電源電圧配線層
９ 接地配線層
ＡＲＥ（Ａ） 内部セル領域
ＡＲＥ（Ｂ１）−（Ｂ４） 電極パッド領域
ＡＲＥ（Ｃ） 配線領域
ＶＤＤＬ 電源電圧配線
ＧＮＤＬ 接地配線
Ｐ１、Ｐ２ プローブ
【技術分野】
【０００１】
本発明は、半導体チップ、半導体ウェハおよび半導体チップの検査方法に関する。
【背景技術】
【０００２】
半導体ウェハには、何百個もの半導体チップが格子状に形成される。１個の半導体チップは、膨大な数のトランジスタ回路で構成された内部セル領域を半導体チップの中央付近に持つ。
【０００３】
製造工程にて作製された半導体ウェハは、検査工程にて良品テストされる。良品テストを行うためには、動作電圧を各半導体チップに与える必要がある。その際に、検査装置は、プローブ（カンチレバー方式の場合）を電極パッドに接触させ、動作電圧を各半導体チップに与える。
【０００４】
従来、良品テストに用いられる電極パッドは、各半導体チップ間のスクライブ領域に設けられていることが多かった。そのため、レイアウト面積が大きくなる。また、半導体ウェハをスクライブ領域に沿ってダイシングしたときに、電極パッドのカスが半導体ウェハ上に残存する場合があった。この場合、電極パッドのカスを起因としたショートが発生しやすい。一方、良品テストに用いられる電極パッドをスクライブ領域に設けない場合、半導体チップを集積化すると、レイアウトの都合上、電極パッド同士が近接してしまう。そのため、プローブを立てにくいという問題が発生した。
【０００５】
これらの問題を解決するため、特許文献１は、半導体チップの中央付近に配置された内部セル領域周辺の電源電圧配線および接地電圧配線の一部からＩ／Ｏセル領域へ配線を引き出し、その配線上に電極パッドを設けることを提案している。この他、特許文献１は、良品テスト時のノイズ電圧を低減させるため、内部セル領域にも電極パッドを設けることを提案している。この提案では、内部セル領域の電極パッドとＩ／Ｏセル領域内の電極パッドとが接続され、内部セル領域内の電極パッドから内部セル領域のトランジスタ回路に電源電圧が直接供給される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２０９１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電源電圧配線および接地電圧配線には、配線抵抗が存在する。配線抵抗は、配線が長くなるほど、大きくなる。ここで、電源電圧配線に接続された電極パッドから最も近い位置のトランジスタ回路と、その電極パッドから最も遠い位置のトランジスタ回路とに着目する。前者のトランジスタ回路には、電源電圧に近い電圧が入力される。それは、配線抵抗が小さいためである。これに対し、後者のトランジスタ回路には、配線抵抗分だけ電圧が降下した、本来の入力すべき電源電圧よりも低い電源電圧が入力される。そのため、トランジスタ回路が正常に動作しない場合がある。この場合、検査対象の半導体チップは良品であるにもかかわらず、不良の判定を受けてしまう。
【０００８】
特許文献１の技術は、配線抵抗に起因した電圧降下の抑制を考慮していないため、半導体チップの半導体回路が正常に動作せず、検査工程で良品であるにもかかわらず不良の判定がなされるという誤判定を招く恐れがある。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための形態］で使用される符号を括弧内に付記し、［課題を解決するための手段］を説明する。この符号は、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために付加されたものである。この符号を［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の半導体チップ（２）は、マトリクス状に配列された複数の半導体回路（３）を備える内部セル領域（ＡＲＥ（Ａ））と、前記内部セル領域の外側に配置された電極パッド領域（ＡＲＥ（Ｂ１））と、を有する。前記電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４ｍ−４から４ｍ＋４）を備える。前記内部セル領域は、前記電極パッド領域側に配列されているｍ個（ｍ≧２）の半導体回路（３ｌ−３から３ｌ＋３）に接続された配線（ＶＤＤＬ）を前記ｎ個の電極パッドの配列方向に備える。前記ｎ個の電極パッドの内、第１の電極パッド（４ｍ−１）と、前記第１の電極パッドから少なくとも１個の電極パッドを隔てた第２の電極パッド（４ｍ＋１）とが、前記絶縁膜中で配線層（５）を介して互いに接続され、かつ、前記第１および前記第２の電極パッドから前記配線まで前記配列方向に対して垂直方向に伸びる２本の接続配線（Ｌｍ−１、Ｌｍ＋１）によって、前記配線にそれぞれ接続されている。
【００１１】
前記ｍ個の半導体回路は、第１の入力端子と、前記第１の入力端子と異なる入力がなされる第２の入力端子と、をそれぞれ備える。前記電極パッド領域は、前記ｎ個の電極パッドの内、第３の電極パッド（４ｍ−２）と、前記第３の電極パッドに隣接していない第４の電極パッド（４ｍ＋２）と、を更に備える。前記配線は、前記ｍ個の半導体回路がそれぞれ持つ前記第１の入力端子に接続された第１の配線（ＶＤＤＬ）と、前記ｍ個の半導体回路がそれぞれ持つ前記第２の入力端子に接続された第２の配線（ＧＮＤＬ）と、で構成される。前記第１および前記第２の電極パッド（４ｍ−１、４ｍ＋１）が、前記絶縁膜中で前記配線層を介して互いに接続され、かつ、前記第１および前記第２の電極パッドから前記第１の配線まで前記配列方向に対して垂直方向に伸びる第１および第２の接続配線（Ｌｍ−１、Ｌｍ＋１）によって、前記第１の配線にそれぞれ接続されている。前記第３および前記第４の電極パッド（４ｍ−２、４ｍ＋２）が、前記第３および前記第４の電極パッドから前記第２の配線まで前記配列方向に対して垂直方向に伸びる第３および第４の接続配線（Ｌｍ−２、Ｌｍ＋２）によって、前記第２の配線にそれぞれ接続されている。
【００１２】
前記配線層は、前記絶縁膜（７）中において前記第１および前記第２の電極パッド（４ｍ−１、４ｍ＋１）を互いに接続するための第１の配線層（５）と、前記絶縁膜（７）中において前記第１の配線層と異なる層で前記第３および第４の電極パッド（４ｍ−２、４ｍ＋２）を互いに接続するための第２の配線層（６）と、で構成されている。前記第１および前記第２の配線層の配線幅（Ｗ）は、前記内部セル領域における前記第１および前記第２の配線の配線幅よりもそれぞれ広い。
【００１３】
前記配線層は、前記絶縁膜（７）中において前記第１および前記第２の電極パッド（４ｍ−１、４ｍ＋１）を互いに接続するための第１の配線層（５）と、前記絶縁膜中において前記第１の配線層と同じ層で前記第３および第４の電極パッド（４ｍ−２、４ｍ＋２）を互いに接続するための第２の配線層（６）と、で構成されている。前記第１および前記第２の配線層の配線幅（Ｗ１、Ｗ２）は、前記内部セル領域における前記第１および前記第２の配線の配線幅よりもそれぞれ広い。
【００１４】
前記電極パッド領域における前記第１および前記第２の配線層の内、少なくともいずれか一方は、多層配線化されている。
【００１５】
本発明の半導体ウェハ（１）は、前記半導体チップを有する。
【００１６】
本発明の半導体チップの検査方法は、前記半導体チップの検査方法であって、前記半導体チップを提供するステップ（ＳＴ１）と、前記第１または前記第２の電極パッド（４ｍ−１、４ｍ＋１）に前記複数の半導体回路を動作させるための電圧を供給するステップ（ＳＴ３）と、を有する。
【発明の効果】
【００１７】
本発明によれば、配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供することができる。更に本発明によれば、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の第１の実施の形態に係る半導体ウェハ１の主面を例示する概略図である。
【図２】図２は、図１における１個の半導体チップ２の構成例を示す概略図である。
【図３】図３は、図２に示す電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。
【図４】図４は、図３に示すＸ１−Ｘ２間の断面図である。
【図５】図５は、本発明の第１の実施に係る半導体チップ２の検査方法を例示するフローチャートである。
【図６】図６は、配線抵抗に起因した電圧降下を説明するための図である。
【図７】図７は、第１の実施の形態における変形例に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。
【図８】図８は、第２の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。
【図９】図９は、図８に示すＸ１−Ｘ２間の断面図である。
【図１０】図１０は、配線抵抗に起因した電圧降下を説明するための図である。
【図１１】図１１は、第３の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。
【図１２】図１２は、図１１に示すＸ３−Ｘ４間の断面図である。
【図１３】図１３は、第４の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ１−Ｘ２間を示す。
【図１４】図１４は、第４の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ３−Ｘ４間を示す。
【図１５】図１５は、図１３および図１４の等価回路図である。
【図１６】図１６は、第５の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ３−Ｘ４間を示す。
【図１７】図１７は、第６の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。
【図１８】図１８は、図１７に示すＸ１−Ｘ２間の断面図である。
【図１９】図１９は、第７の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図３のＸ１−Ｘ２間を示す。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に関連づけて説明する。
【００２０】
（第１の実施の形態）
［半導体ウェハ１］
第１の実施の形態について説明する。図１は、本発明の第１の実施の形態に係る半導体ウェハ１の主面を例示する概略図である。半導体ウェハ１は、例えば、シリコンウェハである。半導体ウェハ１の主面には、複数個の半導体チップ２がマトリクス状に形成されている。各々の半導体チップ２の間には、半導体ウェハ１のダイシング時に用いられるスクライブ領域（不図示）が設けられている。
【００２１】
［半導体チップ２の構成例］
図２は、図１における１個の半導体チップ２の構成例を示す概略図である。半導体チップ２は、回路領域とも呼ばれる内部セル領域ＡＲＥ（Ａ）と、電極パッド領域ＡＲＥ（Ｂ１）、ＡＲＥ（Ｂ２）、ＡＲＥ（Ｂ３）およびＡＲＥ（Ｂ４）とを有する。
【００２２】
内部セル領域ＡＲＥ（Ａ）は、複数のセルが所定の配置形態、例えば、マトリクス状に配列されたセル領域であって、半導体チップ２の中央または略中央に位置している。１個のセルは、半導体回路、例えば、ＮＡＮＤゲートなどのトランジスタ回路３で構成されている。
【００２３】
電極パッド領域ＡＲＥ（Ｂ１）からＡＲＥ（Ｂ４）は、内部セル領域ＡＲＥ（Ａ）の外側にあり、半導体チップ２の縁側にそれぞれ配置されている。電極パッド領域ＡＲＥ（Ｂ１）は、等間隔または略等間隔で一列に配列されたｎ（ｎ≧３）個の電極パッド４を備える。他の電極パッド領域ＡＲＥ（Ｂ２）からＡＲＥ（Ｂ４）も、電極パッド領域ＡＲＥ（Ｂ１）と同様の構成であり、典型的には、ｎ個の電極パッド４を備える。
【００２４】
本実施の形態では、電極パッド４を説明するにあたり、図２に示す電極パッド領域ＡＲＥ（Ｂ１）からＡＲＥ（Ｂ４）の内、電極パッド領域ＡＲＥ（Ｂ１）を例に挙げる。
【００２５】
［内部セル領域ＡＲＥ（Ａ）］
図３は、図２に示す電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。先ず、内部セル領域ＡＲＥ（Ａ）について説明する。図３には、内部セル領域ＡＲＥ（Ａ）を構成するｌ個のトランジスタ回路３の内、７個のトランジスタ回路３ｌ−３、３ｌ−２、３ｌ−１、３ｌ、３ｌ＋１、３ｌ＋２および３ｌ＋３が示されている。なお、変数ｌは、特許請求の範囲における変数ｍに対応する。変数ｌは、７個のトランジスタ回路３が例示されているので、ｌ≧４としているが、ｌ≧２であればよい。トランジスタ回路３ｌ−３から３ｌ＋２は、電極パッド領域ＡＲＥ（Ｂ１）の電極パッド４ｍ−４から４ｍ＋４に隣接しており、電極パッド４ｍ−４から４ｍ＋４の配列方向に沿って、等間隔または略等間隔で配置されている。
【００２６】
トランジスタ回路３ｌ−３から３ｌ＋３は、例えば、複数のトランジスタで構成された論理回路である。トランジスタ回路３ｌ−３から３ｌ＋３は、第１入力端子および第２入力端子をそれぞれ有する。各第１入力端子は、配線領域ＡＲＥ（Ｃ）の電源電圧配線ＶＤＤＬに接続されている。各第２入力端子は、配線領域ＡＲＥ（Ｃ）の接地配線ＧＮＤＬに接続されている。
【００２７】
配線領域ＡＲＥ（Ｃ）は、電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬを配置するための領域である。本実施の形態では、一例として、配線領域ＡＲＥ（Ｃ）が内部セル領域ＡＲＥ（Ａ）内に設けられている。
【００２８】
電源電圧配線ＶＤＤＬは、電源電圧ＶＤＤをトランジスタ回路３ｌ−３から３ｌ＋３の各第１入力端子に供給するための配線である。電源電圧配線ＶＤＤＬは、内部セル領域ＡＲＥ（Ａ）の絶縁膜中に存在し、電極パッド４ｍ−４から４ｍ＋４の配列方向に配置されている。
【００２９】
接地配線ＧＮＤＬは、接地電圧ＶＧＮＤをトランジスタ回路３ｌ−３から３ｌ＋３の各第２入力端子に供給するための配線である。接地配線ＧＮＤＬは、内部セル領域ＡＲＥ（Ａ）の絶縁膜中に存在し、電極パッド４ｍ−４から４ｍ＋４の配列方向に配置されている。
【００３０】
［電極パッド領域ＡＲＥ（Ｂ１）］
次に、電極パッド領域ＡＲＥ（Ｂ１）について説明する。図３には、電極パッド領域ＡＲＥ（Ｂ１）を構成するｎ個の電極パッド４の内、９個の電極パッド４ｍ−４、４ｍ−３、４ｍ−２、４ｍ−１、４ｍ、４ｍ＋１、４ｍ＋２、４ｍ＋３および４ｍ＋４が示されている（ただし、ｍ≧５）。
【００３１】
電極パッド４ｍ−４から４ｍ＋４は、アルミニウムなどの導電性を持つ電極である。一例として、電極パッド４ｍ−４から４ｍ＋４は、短辺の幅が５０μｍ程度の矩形または略矩形に形成されている。電極パッド４ｍ−４から４ｍ＋４の形状は、例えば、正方形であってもよく、特に限定されるものではない。電極パッド４ｍ−４から４ｍ＋４のピッチ間隔は、例えば、数μｍ程度であって、短辺の幅よりも十分に短い。なお、ダイシングされた良品の半導体チップ２における電極パッド４ｍ−４から４ｍ＋４は、ボンディングワイヤーを用いて、半導体チップ２外部の半導体装置などに接続される。
【００３２】
電極パッド４ｍ−４から４ｍ＋４の接続形態は、以下の通りである。先ず、（ｍ−１）番目の電極パッド４ｍ−１と、（ｍ＋１）番目の電極パッド４ｍ＋１とに着目する。後者の電極パッド４ｍ＋１は、前者の電極パッド４ｍ−１から１個の電極パッド４ｍを隔てた位置にある。電極パッド４ｍ−１および４ｍ＋１は、絶縁膜７（図４参照）中で配線層５によって互いに接続されている。更に、電極パッド４ｍ−１および４ｍ＋１は、絶縁膜中の配線Ｌｍ−１およびＬｍ＋１によって、電源電圧配線ＶＤＤＬにそれぞれ接続されている。配線Ｌｍ−１およびＬｍ＋１は、電極パッド４ｍ−１および４ｍ＋１から電源電圧配線ＶＤＤＬまで電極パッド４の配列方向に対してそれぞれ垂直方向に伸びる接続配線である。
【００３３】
配線層５は、アルミニウムやタングステンなどの導電性を持つ材料で形成された配線である。本実施の形態では、配線層５の線幅Ｗは、電極パッド４ｍ−１および４ｍ＋１の長辺の幅よりも若干狭い程度である。配線層５の線幅Ｗは、電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬの線幅よりも広い。
【００３４】
配線抵抗は、線幅が広いほど、小さくなる。本実施の形態では、配線層５の線幅Ｗが電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬの線幅よりもそれぞれ広いので、電極パッド４ｍ−１および４ｍ＋１間の配線抵抗による電圧降下を極力抑えることができる。
【００３５】
ｍ＋２番目の電極パッド４ｍ＋２は、絶縁膜中の配線Ｌｍ＋２によって、接地配線ＧＮＤＬに接続されている。配線Ｌｍ＋２は、電極パッド４ｍ＋２から接地配線ＧＮＤＬまで電極パッド４の配列方向に対して垂直方向に伸びる接続配線である。
【００３６】
他の電極パッド４ｍ−４、４ｍ−３、４ｍ−２、４ｍ、４ｍ＋３および４ｍ＋４は、いずれの配線にも、いずれの電極パッド４にも接続されていない。
【００３７】
なお、図３では、内部セル領域ＡＲＥ（Ａ）と電極パッド領域ＡＲＥ（Ｂ１）との間に設けられた入出力領域の図示が省略されている。入出力領域は、例えば、複数のバッファ回路（不図示）などにより構成されている。このことは、後述の実施の形態やその変形例においても同様である。
【００３８】
図４は、図３に示すＸ１−Ｘ２間の断面図である。電極パッド４ｍ−４から４ｍ＋４は、半導体ウェハ１の主面Ｓを覆う絶縁膜７上に一列に配列されている。絶縁膜７は、典型的には、酸化膜である。
【００３９】
電極パッド４ｍ−１および４ｍ＋１は、配線層５と、コンタクトホールＨａおよびＨｂを用いて、以下のように接続されている。具体的には、配線層５は、絶縁膜７中において半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−１および４ｍ＋１の間で延在している。
【００４０】
コンタクトホールＨａは、その内部に導電性を持つ材料（例えば、配線層５と同様の材料）が装填されたものである。コンタクトホールＨｂも、コンタクトホールＨａと同様のものである。コンタクトホールＨａが、配線層５と電極パッド４ｍ−１とを接続している。コンタクトホールＨｂが、電極パッド４ｍ＋１と配線層５とを接続している。
【００４１】
［半導体チップ２の動作例］
半導体チップ２の動作を図３および図４を用いて説明する。半導体チップ２の検査工程では、図４に示すプローブＰ１によって、電極パッド４ｍ＋１に電源電圧ＶＤＤが印加される。これと共に、プローブＰ２によって、電極パッド４ｍ＋１に接地電圧ＶＧＮＤが印加される。ここで、電源電圧ＶＤＤおよび接地電圧ＶＧＮＤは、トランジスタ回路３ｌ−３から３ｌ＋３を動作させることができる電圧（動作電圧という）である。例えば、接地電圧ＶＧＮＤが０Ｖのとき、電源電圧ＶＤＤは、３Ｖや５Ｖである。
【００４２】
図３および図４に示すように、電極パッド４ｍ−１および４ｍ＋１同士が配線層５によって共通に接続されている。そのため、電極パッド４ｍ＋１に電源電圧ＶＤＤが印加されると、電極パッド４ｍ−１の電位も、電源電圧ＶＤＤとなる。これにより、電源電圧配線ＶＤＤＬには、４ｍ−１および４ｍ＋１の両方から電源電圧ＶＤＤが供給される。一方、接地配線ＧＮＤＬには、電極パッド４ｍ＋２から接地電圧ＶＧＮＤが供給される。
【００４３】
図３に示すように、トランジスタ回路３ｌ−３から３ｌ＋３は、各々の第１入力端子から電源電圧ＶＤＤを入力し、各々の第２入力端子から接地電圧ＶＧＮＤを入力する。トランジスタ回路３ｌ−３から３ｌ＋３は、入力した動作電圧に応じて動作し、その出力を不図示の電極パッドに出力する。
【００４４】
［半導体チップ２の検査方法］
半導体チップ２の検査方法を図５を用いて説明する。図５は、本発明の第１の実施に係る半導体チップ２の検査方法を例示するフローチャートである。本検査方法は、プローブを用いたプローブ検査に関する。なお、ステップＳＴ１からＳＴ４の処理は、不図示の検査装置によって行われる。
【００４５】
先ず、検査対象の半導体チップ２を提供する（ステップＳＴ１）。具体的には、ダイシング工程前の半導体ウェハ１を検査装置の検査ステージ（不図示）上に置く。
【００４６】
次に、プローブＰ１およびＰ２を半導体チップ２の電極パッド４に立てる（ステップＳＴ２）。詳細には、プローブＰ１の先端を電極パッド４ｍ＋１に接触させる。これと同時に、プローブＰ２の先端を電極パッド４ｍ＋２に接触させる。
【００４７】
次に、プローブＰ１が電源電圧ＶＤＤを電極パッド４ｍ＋１に印加する。これと同時に、プローブＰ２が接地電圧ＶＧＮＤを電極パッド４ｍ＋２に印加する（ステップＳＴ３）。動作電圧が入力されたトランジスタ回路３ｌ−３から３ｌ＋３は、動作し、その出力を不図示の電極パッドに出力する。
【００４８】
電極パッド４ｍ＋１への電源電圧ＶＤＤの印加時間および電極パッド４ｍ＋２へ接地電圧ＶＧＮＤの印加時間は、テスト信号に応じて決めればよい。例えば、トランジスタ回路３ｌ−３から３ｌ＋３のオン／オフを短時間に繰り返すという高速動作を実行する場合、電極パッド４ｍ＋１および電極パッド４ｍ＋２への動作電圧の印加は、断続的に行われる。
【００４９】
最後に、トランジスタ回路３ｌ−３から３ｌ＋３の出力を用いて、半導体チップ２の電気的特性の検査を行い、半導体チップ２の良否を判定する（ステップＳＴ４）。
【００５０】
ステップＳＴ１からＳＴ４により、検査工程が完了する。なお、電極パッド４ｍ−１および４ｍ＋１が互いに接続されていることから、ステップＳＴ２およびＳＴ３を以下のように変更することができる。具体的には、ステップＳＴ２では、プローブＰ１の先端を電極パッド４ｍ−１に接触させる。ステップＳＴ３では、プローブＰ１が電源電圧ＶＤＤを電極パッド４ｍ−１に印加する。
【００５１】
第１の実施の形態によれば、電極パッド４ｍ−１および４ｍ＋１が絶縁膜７中で配線層５を介して互いに接続されている。更に、電極パッド４ｍ−１および４ｍ＋１が、配線Ｌｍ−１およびＬｍ＋１によって電源電圧配線ＶＤＤＬにそれぞれ接続されている。そのため、以下の顕著な効果を得ることができる。
【００５２】
第１に、配線抵抗に起因した電圧降下を低減させることができる。この点について図６を用いて説明する。
【００５３】
図６は、配線抵抗に起因した電圧降下を説明するための図である。電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬには、配線抵抗が各々存在する。具体的には、電源電圧配線ＶＤＤＬにおいては、トランジスタ回路３ｌ−３から３ｌ＋３の各第１入力端子間に、配線抵抗ＲｋからＲｋ＋５がそれぞれ存在する（ただし、ｋ≧１）。一方、接地配線ＧＮＤＬにおいては、トランジスタ回路３ｌ−３から３ｌ＋３の各第２入力端子間に、配線抵抗Ｒｋ＋６からＲｋ＋１１がそれぞれ存在する。ただし、配線抵抗ＲｋからＲｋ＋１１の各値は、同一または略同一であるとする。
【００５４】
以下、電源電圧配線ＶＤＤＬの配線抵抗ＲｋからＲｋ＋５について考察する。仮に、電極パッド４ｍ−１および４ｍ＋１が互いに接続されていない半導体チップがあるとする。ただし、一方の電極パッド４ｍ＋１は、電源電圧配線ＶＤＤＬに接続されている。検査工程においては、１個の電極パッド４ｍ＋１に電源電圧ＶＤＤが印加される。
【００５５】
ここで、９個のトランジスタ回路３ｌ−３から３ｌ＋３の内、電極パッド４ｍ＋１に最も近い位置にあるトランジスタ回路３ｌ＋１と、電極パッド４ｍ＋１から最も離れた位置にあるトランジスタ回路３ｌ−３とを例に挙げる。
【００５６】
両者は、第１入力端子に入力される電圧がそれぞれ異なる。トランジスタ回路３ｌ＋１の第１入力端子には、電源電圧ＶＤＤが入力される。これに対し、トランジスタ回路３ｌ−３の第１入力端子には、４個の配線抵抗ＲｋからＲｋ＋３分だけ電圧降下した電源電圧ＶＤＤが入力される。この電圧降下は、ＩＲドロップとも呼ばれ、電源電圧配線ＶＤＤＬに流れる電流Ｉ（不図示）の値と、合成抵抗Ｒの値との積（Ｉ×Ｒ）で決まる。合成抵抗Ｒは、配線抵抗ＲｋからＲｋ＋３の和である。基本的に、電源電圧ＶＤＤが印加される電極パッド４ｍ＋１から離れた位置にあるトランジスタ回路３ほど、その第１入力端子に入力される電圧は低くなる。
【００５７】
この仮定の下では、トランジスタ回路３ｌ−３には、本来入力されるべき電源電圧ＶＤＤよりも低い電圧、具体的には、４個の配線抵抗ＲｋからＲｋ＋３分だけ電圧降下した電圧が入力される。そのため、検査工程で、トランジスタ回路３ｌ−３が正常に動作しないことがある。その結果、検査対象の半導体チップ２が良品であるにもかかわらず、不良の判定を受けるという、誤判定が多くなる。
【００５８】
特に、高速動作時には、トランジスタ回路３ｌ−３から３ｌ＋３を構成する各トランジスタが短時間にオン／オフを繰り返す。例えば、トランジスタ回路３ｌ−３から３ｌ＋３がＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータで構成されている場合、いわゆる貫通電流ＩＡ（不図示）がＣＭＯＳインバータを構成する一対のＮＭＯＳ（Ｎegative ＭＯＳ）およびＰＭＯＳ（Ｐositive ＭＯＳ）間に流れやすい。貫通電流ＩＡは、各第１入力端子および各第２入力端子を介して、電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬに流れる。
【００５９】
その結果、電源電圧配線ＶＤＤＬに流れる電流Ｉに貫通電流ＩＡが重畳される。電源電圧配線ＶＤＤＬに着目すると、上述の電圧降下は、（Ｉ＋ＩＡ）×Ｒとなる。当然ながら、トランジスタ回路３ｌ−３には、本来入力されるべき電源電圧ＶＤＤよりも更に低い電圧が入力される。このことは、検査工程での誤判定を招く。
【００６０】
一方、本実施の形態では、電極パッド４ｍ＋１だけではなく、電極パッド４ｌ−１からも電源電圧ＶＤＤが電源電圧配線ＶＤＤＬに供給される。そのため、トランジスタ回路３ｌ−３の第１入力端子には、２個の配線抵抗ＲｋおよびＲｋ＋１分だけ電圧降下した電源電圧ＶＤＤが入力される。いずれにせよ、配線抵抗ＲｋおよびＲｋ＋１に起因した電圧降下は発生する。しかしながら、電圧降下の大きさは、上述の仮定の下で発生する、配線抵抗ＲｋからＲｋ＋３に起因した電圧降下の大きさより小さい。
【００６１】
トランジスタ回路３ｌ−３と同様に、トランジスタ回路３ｌ＋３の第１入力端子にも、２個の配線抵抗Ｒｋ＋４およびＲｋ＋５分だけ電圧降下した電源電圧ＶＤＤが入力される。この電圧降下は、配線抵抗ＲｋおよびＲｋ＋１に起因した電圧降下とほぼ同一である。これは、上述の仮定の下で発生する、配線抵抗に起因した電圧降下より小さい。電源電圧配線ＶＤＤＬに関して言えば、本実施の形態で発生する配線抵抗に起因した電圧降下は、その大きさが最大のものでも、上述の仮定の下で発生する電圧降下より小さいことが分かる。本実施の形態では、高速動作を行う検査工程であっても、トランジスタ回路３ｌ−３から３ｌ＋３の動作不良を最小限に抑え、検査工程での誤判定を極力防止することができる。延いては、検査工程での歩留りを向上させることができる。
【００６２】
第２に、内部セル領域ＡＲＥ（Ａ）のレイアウト設計に与える影響が極めて低い。それは、電極パッド４ｍ−１および４ｍ＋１の接続を電極パッド領域ＡＲＥ（Ｂ１）の絶縁膜７中で行えばよいためである。従来例のように、新たな電極パッドを内部セル領域ＡＲＥ（Ａ）に設けると、電極パッドの配置箇所の周辺で配線のレイアウトに大きな制約ができてしまう。これに対し、本実施の形態では、このようなレイアウト制約が極めて低い。
【００６３】
第３に、内部セル領域ＡＲＥ（Ａ）への電源電圧ＶＤＤおよび接地電圧ＶＧＮＤの供給を、互いに接続された電極パッド４ｍ−１および４ｍ＋１と、電極パッド４ｍ＋２とを用いて行えばよいことにある。
【００６４】
ダイシングされた半導体チップ２の組み立て行程後にも、良品判定の検査が行われる。組み立て工程後の半導体チップの主面は、樹脂などで覆われている。したがって、従来例のように、新たな電極パッドを内部セル領域ＡＲＥに設けると、その電極パッドを用いて、動作電圧を内部セル領域のトランジスタ回路に直接供給することができない。電極パッド領域の電極パッドに取り付けられたワイヤを介して、動作電圧をトランジスタ回路に供給する必要がある。その場合、プローブ検査で良品判定された半導体チップであっても、上述の電圧降下などに起因して、不良判定を受ける恐れがある。
【００６５】
これに対し、本実施の形態では、内部セル領域ＡＲＥ（Ａ）のトランジスタ回路３に供給する動作電圧の供給経路が、検査工程および組み立て行程後の検査で同一である。したがって、より正確な検査が可能となる。
【００６６】
第４に、検査工程にて、プローブを電極パッドに容易に立てることができる。電極パッド同士は密集しているため、隣接した電極パッドにプローブを各々立てることが難しい場合がある。本実施の形態によれは、互いに接続された電極パッド４ｍ―１および４ｍ＋１の内、いずれか一方に電源電圧ＶＤＤを印加すればよい。そのため、例えば、図４に示すように、互いに隣接した電極パッド４ｍ＋１および４ｍ＋２にプローブＰ１およびＰ２を各々立てることが難しい場合、プローブＰ１を電極パッド４ｍ＋１に立てる代わりに他方の電極パッド４ｍ−１に立てることができる。
【００６７】
更に、第１の実施の形態によれば、ステップＳＴ１からＳＴ４を行うことにより、誤判定を受けにくい半導体チップの検査方法を提供することができる。
【００６８】
（第１の実施の形態における変形例）
第１の実施の形態における変形例について説明する。図７は、第１の実施の形態における変形例に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。以下、第１の実施の形態と異なる点について説明する。本変形例において、図３と共通する部分には、同一の符号を付している。
【００６９】
本変形例は、（ｍ−１）番目の電極パッド４ｍ−１と、（ｍ＋１）番目の電極パッド４ｍ＋１との間に、ｐ個の電極パッド４を配置したものである（ただし、ｐ≧２）。図７の２点鎖線で示すように、電極パッド４ｍ−１および４ｍ＋１は、絶縁膜７中で配線層５によって接続されている。
【００７０】
本変形例においても、電極パッド４ｍ−１と電極パッド４ｍ−１からｐ個の電極パッドを隔てた電極パッド４ｍ＋１とが、絶縁膜７中で互いに接続されている。更に、電極パッド４ｍ−１および４ｍ＋１が、配線Ｌｍ−１およびＬｍ＋１によって電源電圧配線ＶＤＤＬにそれぞれ接続されている。このことから、本変形例においても、第１の実施の形態と同様の効果を得ることができる。
【００７１】
なお、以下に述べる全ての実施の形態では、説明を簡略化するため、電極パッド４ｍ−１および４ｍ＋１の間に１個の電極パッド４を配置した場合を例示する。言うまでもなく、以下に述べる全ての実施の形態において、電極パッド４ｍ−１および４ｍ＋１の間にｐ個の電極パッド４を配置することができる。
【００７２】
（第２の実施の形態）
第２の実施の形態について説明する。図８は、第２の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。以下、第１の実施の形態と異なる点について説明する。本実施の形態において、図３と共通する部分には、同一の符号を付している。このことは、図９においても同様である。
【００７３】
本実施の形態では、（ｍ−２）番目の電極パッド４ｍ−２および（ｍ＋２）番目の電極パッド４ｍ＋２が、絶縁膜７中で配線層６によって互いに接続されている。電極パッド４ｍ＋２に加え、電極パッド４ｍ−２が、絶縁膜中の配線Ｌｍ−２によって、接地配線ＧＮＤＬに接続されている。配線Ｌｍ−２は、電極パッド４ｍ−２から接地配線ＧＮＤＬまで電極パッド４の配列方向に対して垂直方向に伸びる接続配線である。なお、他の電極パッド４ｍ−４、４ｍ−３、４ｍ、４ｍ＋３および４ｍ＋４は、いずれの配線にも、いずれの電極パッドにも接続されていない。
【００７４】
配線層６は、配線層５と同様に、アルミニウムやタングステンなどの導電性を持つ材料で形成された配線である。配線層６の線幅は、配線層５の線幅と同一または略同一である。本実施形態においても、配線層６の線幅が電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬの線幅よりも広いので、配線層６の配線抵抗に起因した電圧降下を極力抑えることができる。
【００７５】
図９は、図８に示すＸ１−Ｘ２間の断面図である。電極パッド４ｍ−２および４ｍ＋２は、コンタクトホールＨｃおよびＨｄを用いて、以下のように接続されている。具体的には、配線層６は、絶縁膜７中において配線層５よりも下層に形成されている。配線層６は、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−２および４ｍ＋２の間で延在している。
【００７６】
コンタクトホールＨｃおよびＨｄは、コンタクトホールＨａおよびＨｃと同様に、内部に導電性を持つ材料が装填されたものである。コンタクトホールＨｃが、配線層６と電極パッド４ｍ−２とを接続している。コンタクトホールＨｄが、電極パッド４ｍ＋２と配線層６とを接続している。
【００７７】
図１０は、配線抵抗に起因した電圧降下を説明するための図である。第１の実施の形態で述べたように、接地配線ＧＮＤＬにも、配線抵抗Ｒｋ＋６からＲｋ＋１１が存在する。本実施の形態では、配線層５および６の多層配線化によって、電極パッド４ｍ−１および４ｍ＋１が絶縁膜７中で互いに接続されると共に、電極パッド４ｍ−２および４ｍ＋２が絶縁膜７中で互いに接続されている。更に、電極パッド４ｍ＋２および電極パッド４ｍ−２が、配線Ｌｍ＋２およびＬｍ−２を用いて、接地配線ＧＮＤＬまで電極パッド４ｍ−４から４ｍ＋４の配列方向に対して垂直にそれぞれ接続されている。そのため、第１の実施の形態と同様の議論により、接地配線ＧＮＤＬに対しても、配線抵抗Ｒｋ＋６からＲｋ＋１１に起因した電圧降下も低減させることができる。その結果、トランジスタ回路３ｌ−３から３ｌ＋３の動作不良を最小限に抑え、検査工程での誤判定を極力防止することができる。
【００７８】
（第３の実施の形態）
第３の実施の形態について説明する。第２の実施の形態では、図９に示すように、配線層５および６が多層配線化されている。即ち、絶縁膜７の膜厚方向における配線層５および６の位置が互いに異なる。これに対し、本実施の形態では、配線層５および６が同層配線化されている。以下、第２の実施の形態と異なる点について説明する。
【００７９】
図１１は、第３の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。本実施の形態において、図８および図９と共通する部分には、同一の符号を付している。このことは、後述の図１２についても同様である。
【００８０】
配線層５および６を同層配線化するため、配線層５および６は、電極パッド４ｍ−４から４ｍ＋４の列方向に対して垂直方向にずれて配置されている。配線層５の線幅Ｗ１および配線層６の線幅Ｗ２が第２の実施の形態のものより狭くなっている。具体的には、線幅Ｗ１およびＷ２は、図３に示す配線層５の線幅Ｗの半分程度である。ただし、線幅Ｗ１およびＷ２は、電源電圧配線ＶＤＤＬおよび接地配線ＧＮＤＬの線幅よりは広い。そのため、配線層５および６の配線抵抗に起因した電圧降下を極力抑えることができる。
【００８１】
図１２は、図１１に示すＸ３−Ｘ４間の断面図である。なお、図１１に示すＸ１−Ｘ２間の断面図は、図４に示すものと同様である。図１２に示すように、絶縁膜７の膜厚方向における配線層５および６の位置が同一または略同一である。詳細には、配線層５は、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−１および４ｍ＋１の間で延在している。
【００８２】
一方、配線層６は、配線層５と同層にある。即ち、配線層６は、絶縁膜７の膜厚方向において、配線層５と同一または略同一の位置である。配線層６は、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−２および４ｍ＋２の間で延在している。
【００８３】
本実施の形態では、配線層５および６の同層配線化によって、電極パッド４ｍ−１および４ｍ＋１が絶縁膜７中で互いに接続されると共に、電極パッド４ｍ−２および４ｍ＋２が絶縁膜７中で互いに接続されている。そのため、第２の実施の形態と同様の効果を得ることができる。
【００８４】
（第４の実施の形態）
第４の実施の形態について説明する。本実施の形態は、トランジスタ回路３が電極パッド領域ＡＲＥ（Ｂ１）の絶縁膜７中に配置されている場合における電極パッド４同士の接続方法に関する。本実施の形態では、電極パッド領域ＡＲＥ（Ｂ１）およびその周辺は、図１１に図示するものと同じである。ただし、図１１のＸ１−Ｘ２間およびＸ３−Ｘ４間における断面の構造が第３実施の形態に係るものと異なる。以下、第３の実施の形態と異なる点について説明する。
【００８５】
図１３は、第４の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ１−Ｘ２間を示す。本実施の形態において、図１１と共通する部分には、同一の符号を付している。このことは、後述の図１４および図１５についても同様である。
【００８６】
半導体チップ２は、電極パッド領域ＡＲＥ（Ｂ１）の絶縁膜７中に、３個のトランジスタ回路３ａ、３ｂおよび３ｃを有する。トランジスタ回路３ａから３ｃは、絶縁膜７中において半導体ウェハ１の主面Ｓ方向に沿って一列に配置されている。トランジスタ回路３ａから３ｃは、第１入力端子および第２入力端子の他、制御端子として機能する第３入力端子をそれぞれ有する（図１５参照）。
【００８７】
トランジスタ回路３ａから３ｃの各第１入力端子は、コンタクトホールＨ１、Ｈ２およびＨ３を介して電源電圧配線層８に接続されている。トランジスタ回路３ａ、３ｂおよび３ｃの各第３入力端子は、絶縁膜７上の電極パッド４ａ、４ｂおよび４ｃに接続されている。本実施の形態では、３個のトランジスタ回路３ａから３ｃを例に挙げるが、これらトランジスタの個数は、１個、２個または４個以上であっても、差し支えがない。トランジスタ回路３ａから３ｃが電源電圧配線層８にそれぞれ接続されていれば、その配置形態は特に限定されない。
【００８８】
コンタクトホールＨ１からＨ３は、その内部にアルミニウムやタングステンなどの導電性を持つ材料が装填されている。コンタクトホールＨ１からＨ３は、絶縁膜７の膜厚方向において、トランジスタ回路３ａ、３ｂおよび３ｃの各第１入力端子から電源電圧配線層８まで延伸している。
【００８９】
電源電圧配線層８は、例えば、アルミニウムやタングステンなどの導電性を持つ材料で形成されている。電源電圧配線層８は、絶縁膜７中において半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−１から４ｍ＋１の間で延在している。
【００９０】
配線層５は、絶縁膜７中において電源電圧配線層８よりも上層に形成されている。詳細には、配線層５は、電源電圧配線層８に対して平行または略平行に、電極パッド４ｍ−１から４ｍ＋１の間で延在している。配線層５の電極パッド４ｍ−１側の端部は、電源電圧配線層８の電極パッド４ｍ−１側の端部と共に、コンタクトホールＨａに接続されている。一方、配線層５の電極パッド４ｍ＋１側の端部は、電源電圧配線層８の電極パッド４ｍ＋１側の端部と共に、コンタクトホールＨｂに接続されている。
【００９１】
電極パッド４ａから４ｃは、例えば、電極パッド領域ＡＲＥ（Ｂ１）に配置された電極パッドである（図１１には不図示）。
【００９２】
図１４は、第４の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ３−Ｘ４間を示す。トランジスタ回路３ａから３ｃの各第２入力端子は、コンタクトホールＨ４、Ｈ５およびＨ６を介して接地配線層９に接続されている。
【００９３】
コンタクトホールＨ４からＨ６は、図１３に示すコンタクトホールＨ１からＨ３と同様のものである。コンタクトホールＨ４からＨ６は、絶縁膜７の膜厚方向において、トランジスタ回路３ａ、３ｂおよび３ｃの各第２入力端子から接地配線層９まで延伸している。
【００９４】
接地配線層９は、例えば、アルミニウムやタングステンなどの導電性を持つ材料で形成されている。接地配線層９は、絶縁膜７中において、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−２から４ｍ＋２の間で延在している。接地配線層９は、電源電圧配線層８よりも下層に配置されている。
【００９５】
配線層６は、絶縁膜７中において、接地配線層９よりも上層に、配線層５よりも下層に形成されている。配線層６は、接地配線層９に対して平行または略平行に、電極パッド４ｍ−２から４ｍ＋２の間で延在している。配線層６の電極パッド４ｍ−２側の端部は、接地配線層９の電極パッド４ｍ−２側の端部と共に、コンタクトホールＨｃに接続されている。一方、配線層６の電極パッド４ｍ＋２側の端部は、接地配線層９の電極パッド４ｍ＋２側の端部と共に、コンタクトホールＨｄに接続されている。
【００９６】
以上述べたように、本実施の形態では、配線層５および６の多層配線化によって、電極パッド４ｍ−１および４ｍ＋１が互いに接続されると共に、電極パッド４ｍ−２および４ｍ＋２が互いに接続されている。更に、電極パッド４ｍ−１および４ｍ＋１がコンタクトホールＨａおよびＨｂを介して電源電圧配線層８に接続されている。これと共に、電極パッド４ｍ−２および４ｍ＋２がコンタクトホールＨｃおよびＨｄを介して接地配線層９に接続されている。
【００９７】
半導体チップ２の動作について、トランジスタ回路３ａから３ｃを動作させる場合を例に挙げる。この場合の動作は、基本的に第１の実施の形態と同様である。プローブＰ１により、電極パッド４ｍ＋１に電源電圧ＶＤＤが印加される。これと共に、プローブＰ２により電極パッド４ｍ＋１に接地電圧ＶＧＮＤが印加される。
【００９８】
図１３に示すように、電極パッド４ｍ＋１に電源電圧ＶＤＤが印加されると、配線層５を介して電極パッド４ｍ−１にも、電源電圧ＶＤＤが印加される。トランジスタ回路３ａから３ｃの各第１入力端子には、電源電圧配線層８を介して電源電圧ＶＤＤが入力される。一方、図１４に示すように、電極パッド４ｍ＋２に接地電圧ＶＧＮＤが印加されると、配線層６を介して電極パッド４ｍ−２にも、接地電圧ＶＧＮＤが印加される。トランジスタ回路３ａから３ｃの各第２入力端子には、接地配線層９を介して接地電圧ＶＧＮＤが入力される。
【００９９】
トランジスタ回路３ａから３ｃは、各第１入力端子から電源電圧ＶＤＤを入力し、各第２入力端子から接地電圧ＶＧＮＤを入力すると、動作電圧に応じて動作し、その出力を不図示の電極パッドに出力する。
【０１００】
本実施の形態によれば、トランジスタ回路３ａから３ｃが電極パッド領域ＡＲＥ（Ｂ１）の絶縁膜７中に配置されている場合であっても、電極パッド４ｍ−１および４ｍ＋１が配線層５によって互いに接続されている。これと共に、電極パッド４ｍ−２および４ｍ＋２が配線層６によって互いに接続されている。このことから、以下の効果を得ることができる。
【０１０１】
図１５は、図１３および図１４の等価回路図である。電源電圧配線層８および接地配線層９には、配線抵抗が存在する。具体的には、電源電圧配線層８においては、配線抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４が存在する。接地配線層９には、配線抵抗Ｒ５、Ｒ６、Ｒ７およびＲ８が存在する。なお、配線抵抗Ｒ１からＲ８の値は、各々略同一であるとする。
【０１０２】
先ず、配線層５および６がない場合を仮定する。この場合、電極パッド４ｍ＋１に電源電圧ＶＤＤが印加され、電極パッド４ｍ＋２に接地電圧ＶＧＮＤが印加される。ここで、配線抵抗Ｒ１からＲ３に起因した電圧降下について述べる。
【０１０３】
電極パッド４ｍ＋２から最も離れた位置にあるトランジスタ回路３ａと、電極パッド４ｍ＋２から最も近い位置にあるトランジスタ回路３ａとに着目する。トランジスタ回路３ａの第１入力端子には、３個の配線抵抗Ｒ１からＲ３分だけ電圧が降下した電源電圧ＶＤＤが入力される。一方、トランジスタ回路３ｃの第１入力端子には、１個の配線抵抗Ｒ１分だけ電圧が降下した電源電圧ＶＤＤが入力される。電極パッド４ｍ＋１から離れるほど、電圧降下が大きくなる。トランジスタ回路３ａおよび３ｃの各第２入力端子に入力される接地電圧ＶＧＮＤについても同様のことが言える。その結果、第１の実施の形態で述べた議論と同様に、電極パッド４ｍ＋２から最も離れた位置にあるトランジスタ回路３ａは、動作不良を引き起こしやすい。このことは、検査工程での誤判定を招きやすい。
【０１０４】
これに対し、本実施の形態では、配線層５および６が設けられている。そのため、トランジスタ回路３ａの第１入力端子には、１個の配線抵抗Ｒ４分だけ電圧が降下した電源電圧ＶＤＤが入力される。これは、トランジスタ回路３ｃの第１入力端子に入力される電圧とほぼ同一である。トランジスタ回路３ａおよび３ｃの各第２入力端子に入力される接地電圧ＶＧＮＤについても同様のことが言える。配線層５および６がある場合とない場合と比較すると、前者の方が配線抵抗に起因した電圧降下の影響が少ない。
【０１０５】
実際には、配線層５および６にも不図示の配線抵抗が各々存在する。配線層５について言えば、その配線抵抗の値（Ｒ９とする）と配線抵抗Ｒ４の値の和（Ｒ９＋Ｒ４）が、配線抵抗Ｒ１からＲ３の和（Ｒ１＋Ｒ２＋Ｒ３）よりも小さければ、配線層５がある方が配線抵抗に起因した電圧降下の影響が少ないと言える。配線層６についても同様に、その配線抵抗の値（Ｒ１０とする）と配線抵抗Ｒ８の値の和（Ｒ１０＋Ｒ８）が、配線抵抗Ｒ５からＲ７の和（Ｒ５＋Ｒ６＋Ｒ７）よりも小さければ、配線層６がある方が配線抵抗に起因した電圧降下の影響が少ないと言える。
【０１０６】
以上のことから、本実施の形態のように、トランジスタ回路３ａから３ｃが電極パッド領域ＡＲＥ（Ｂ１）の下層に配置されている場合であっても、これらトランジスタ回路の動作不良を最小限に抑え、誤判定を極力防止することができる。延いては、検査工程での歩留りを向上させることができる。
【０１０７】
本実施の形態によれば、更に、以下の効果を得ることができる。一般に、電極パッド領域の下層に設けられているトランジスタ回路は、その出力が大きく、ノイズ源となることが多い。配線層５および６が設けられていない場合、トランジスタ回路３ｃでノイズが発生すると、ノイズが電源電圧配線層８および接地配線層９にそれぞれ伝達される。そのため、トランジスタ回路３ａには、ノイズが畳重された電源電圧ＶＤＤおよび接地電圧ＶＧＮＤが入力される。しかしながら、本実施の形態では、トランジスタ回路３ａに、配線抵抗に起因した電圧降下の影響が比較的小さい電源電圧ＶＤＤおよび接地電圧ＶＧＮＤが各々入力される。そのため、トランジスタ回路３ｃでノイズが発生しても、トランジスタ回路３ａは、そのノイズの影響を受けにくい。
【０１０８】
（第５の実施の形態）
第５の実施の形態について説明する。第４の実施の形態では、図１４に示すように、電極パッド領域ＡＲＥ（Ｂ１）において、配線層５および６が多層配線化されている。具体的には、絶縁膜７の膜厚方向において、配線層５および６の位置が互いに異なる。これに対し、本実施の形態では、配線層５および６が同層配線化されている。以下、第３の実施の形態と異なる点について説明する。
【０１０９】
図１６は、第５の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図１１のＸ３−Ｘ４間を示す。なお、図１１に示すＸ１−Ｘ２間の断面図は、図１３に示すものと同様である。本実施の形態において、図１３と共通する部分には、同一の符号を付している。
【０１１０】
配線層５は、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−１および４ｍ＋１の間で延在している。電極パッド４ｍ−１および４ｍ＋１は、配線層５によって互いに接続されている。
【０１１１】
配線層６は、配線層５と同層にある。即ち、配線層６は、絶縁膜７の膜厚方向において、配線層５と同一または略同一の位置にある。配線層６は、半導体ウェハ１の主面Ｓに対して平行または略平行に、
電極パッド４ｍ−２および４ｍ＋２の間で延在している。電極パッド４ｍ−２および４ｍ＋２は、配線層６によって互いに接続されている。
【０１１２】
本実施の形態によれば、トランジスタ回路３ａから３ｃが電極パッド領域ＡＲＥ（Ｂ１）の下層に配置されている場合であっても、配線層５および６の同層配線化によって、電極パッド４ｍ−１および４ｍ＋１が互いに接続されると共に、電極パッド４ｍ−２および４ｍ＋２が互いに接続されている。そのため、第４の実施の形態と同様の効果を得ることができる。
【０１１３】
（第６の実施の形態）
第６の実施の形態について説明する。第６の実施の形態は、４個の電極パッド４同士を接続し、その内の１個の電極パッド４に動作電圧を印加するものである。本実施の形態では、第１の実施の形態に係る半導体チップ２を例に挙げ、第１の実施の形態と異なる点について説明する。
【０１１４】
図１７は、第６の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）およびその周辺の部分拡大図である。本実施の形態において、図３と共通する部分には、同一の符号を付している。このことは、後述の図１８についても同様である。
【０１１５】
電極パッド４ｍ−３、４ｍ−１、４ｍ＋１および４ｍ＋３は、絶縁膜７中で、配線層５によってそれぞれ接続されている。更に、電極パッド４ｍ−３、４ｍ−１、４ｍ＋１および４ｍ＋３は、絶縁膜中の配線Ｌｍ−３、Ｌｍ−１、Ｌｍ＋１およびＬｍ＋３によって、電源電圧配線ＶＤＤＬにそれぞれ接続されている。配線Ｌｍ−３およびＬｍ＋３は、電極パッド４ｍ−３および４ｍ＋３から電源電圧配線ＶＤＤＬまで電極パッド４の配列方向に対してそれぞれ垂直方向に伸びる接続配線である。
【０１１６】
図１８は、図１７に示すＸ１−Ｘ２間の断面図である。配線層５は、電極パッド４ｍ−３および４ｍ＋３の間で延在している。配線層５によって、電極パッド４ｍ−３、４ｍ−１、４ｍ＋１および４ｍ＋３がそれぞれ接続されている。電極パッド４ｍ−３、４ｍ−１、４ｍ＋１および４ｍ＋３の内、例えば、電極パッド４ｍ−１に電源電圧ＶＤＤがプローブＰ１によって印加される。
【０１１７】
本実施の形態では、４個の電極パッド４ｍ−３、４ｍ−１、４ｍ＋１および４ｍ＋３が絶縁膜７中でそれぞれ接続されているので、電源電圧配線ＶＤＤＬの配線抵抗に起因した電圧降下を更に低減することができる。延いては、検査工程での歩留りを向上させることができる。
【０１１８】
なお、本実施の形態を第２から第５の実施の形態と好適に組み合わせることにより、配線抵抗に起因した電圧降下を更に低減させることができる。例えば、配線層６を用いて、更に４個の電極パッド４ｍ−４、４ｍ−２、４ｍ＋２および４ｍ＋４を絶縁膜７中で接続することができる。互いに隣接していない電極パッド４同士を複数個接続し、その内の１個に電源電圧ＶＤＤまたは接地電圧ＶＧＮＤを印加することができれば、種々の接続形態をとることができる。
【０１１９】
（第７の実施の形態）
第７の実施の形態について説明する。第７の実施の形態は、電極パッド４同士を接続するための配線層自身を多層配線化したものである。本実施の形態では、第１の実施の形態に係る半導体チップ２を例に挙げ、第１の実施の形態と異なる点について説明する。
【０１２０】
図１９は、第７の実施の形態に係る電極パッド領域ＡＲＥ（Ｂ１）の断面図であって、図３のＸ１−Ｘ２間を示す。本実施の形態において、図３と共通する部分には、同一の符号を付している。電極パッド４ｍ−１および４ｍ＋１が２つの配線層５ａおよび５ｂによって接続されている。
【０１２１】
配線層５ａは、半導体ウェハ１の主面Ｓに対して平行または略平行に、電極パッド４ｍ−１および４ｍ＋１の間で延在している。配線層５ｂも、配線層５ａと同様のものであるが、絶縁膜７中において、配線層５ａよりも上層に形成されている。
【０１２２】
本実施の形態では、電極パッド４ｍ−１および４ｍ＋１が多層配線化された配線層５ａおよび５ｂによって接続されている。配線の厚みが増すほど、配線抵抗は下がるので、配線層の配線抵抗に起因した電圧降下を更に低減することができる。延いては、検査工程での歩留りを向上させることができる。
【０１２３】
なお、本実施の形態を第２から第６の実施の形態と好適に組み合わせることにより、配線層の配線抵抗に起因した電圧降下を更に低減させることができる。例えば、第２の実施の形態において、図９に示す配線層５および６を多層配線化することができる。無論、配線層５のみを多層配線化することも、配線層６のみを多層配線化することもできる。
【０１２４】
以上、全ての実施の形態および変形例において、図２に示す電極パッド領域ＡＲＥ（Ｂ１）を例に挙げた。全ての実施の形態および変形例を、他の任意の電極パッド領域ＡＲＥ（Ｂ２）からＡＲＥ（Ｂ４）に適用させることができる。
【符号の説明】
【０１２５】
１ 半導体ウェハ
２ 半導体チップ
３ トランジスタ回路
４ 電極パッド
５ 配線層
６ 配線層
７ 絶縁膜
８ 電源電圧配線層
９ 接地配線層
ＡＲＥ（Ａ） 内部セル領域
ＡＲＥ（Ｂ１）−（Ｂ４） 電極パッド領域
ＡＲＥ（Ｃ） 配線領域
ＶＤＤＬ 電源電圧配線
ＧＮＤＬ 接地配線
Ｐ１、Ｐ２ プローブ
【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数の半導体回路を備える内部セル領域と、
前記内部セル領域の外側に配置された電極パッド領域と、
を有し、
前記電極パッド領域は、
絶縁膜上で一列に配列されたｎ個（ｎ≧３）の電極パッドを備え、
前記内部セル領域は、
前記電極パッド領域側に配列されているｍ個（ｍ≧２）の半導体回路に接続された配線を前記ｎ個の電極パッドの配列方向に備え、
前記ｎ個の電極パッドの内、第１の電極パッドと、前記第１の電極パッドから少なくとも１個の電極パッドを隔てた第２の電極パッドとが、
前記絶縁膜中で配線層を介して互いに接続され、かつ、前記第１および前記第２の電極パッドから前記配線まで前記配列方向に対して垂直方向に伸びる２本の接続配線によって、前記配線にそれぞれ接続されている
半導体チップ。
【請求項２】
前記ｍ個の半導体回路は、
第１の入力端子と、
前記第１の入力端子と異なる入力がなされる第２の入力端子と、
をそれぞれ備え、
前記電極パッド領域は、
前記ｎ個の電極パッドの内、
第３の電極パッドと、
前記第３の電極パッドに隣接していない第４の電極パッドと、
を更に備え、
前記配線は、
前記ｍ個の半導体回路がそれぞれ持つ前記第１の入力端子に接続された第１の配線と、
前記ｍ個の半導体回路がそれぞれ持つ前記第２の入力端子に接続された第２の配線と、
で構成され、
前記第１および前記第２の電極パッドが、
前記絶縁膜中で前記配線層を介して互いに接続され、かつ、前記第１および前記第２の電極パッドから前記第１の配線まで前記配列方向に対して垂直方向に伸びる第１および第２の接続配線によって、前記第１の配線にそれぞれ接続され、
前記第３および前記第４の電極パッドが、
前記絶縁膜中で前記配線層を介して互いに接続され、かつ、前記第３および前記第４の電極パッドから前記第２の配線まで前記配列方向に対して垂直方向に伸びる第３および第４の接続配線によって、前記第２の配線にそれぞれ接続されている
請求項１に記載の半導体チップ。
【請求項３】
前記配線層は、
前記絶縁膜中において前記第１および前記第２の電極パッドを互いに接続するための第１の配線層と、
前記絶縁膜中において前記第１の配線層と異なる層で前記第３および第４の電極パッドを互いに接続するための第２の配線層と、
で構成され、
前記第１および前記第２の配線層の配線幅は、
前記内部セル領域における前記第１および前記第２の配線の配線幅よりもそれぞれ広い
請求項２に記載の半導体チップ。
【請求項４】
前記配線層は、
前記絶縁膜中において前記第１および前記第２の電極パッドを互いに接続するための第１の配線層と、
前記絶縁膜中において前記第１の配線層と同じ層で前記第３および第４の電極パッドを互いに接続するための第２の配線層と、
で構成され、
前記第１および前記第２の配線層の配線幅は、
前記内部セル領域における前記第１および前記第２の配線の配線幅よりもそれぞれ広い
請求項２に記載の半導体チップ。
【請求項５】
前記電極パッド領域における前記第１および前記第２の配線層の内、少なくともいずれか一方は、多層配線化されている
請求項３または４に記載の半導体チップ。
【請求項６】
請求項１から５のいずれか一に記載の半導体チップ
を有する半導体ウェハ。
【請求項７】
請求項１から５のいずれか一に記載の半導体チップの検査方法であって、
前記半導体チップを提供するステップと、
前記第１または前記第２の電極パッドに前記複数の半導体回路を動作させるための電圧を供給するステップと、
を有する半導体チップの検査方法。
【請求項１】
マトリクス状に配列された複数の半導体回路を備える内部セル領域と、
前記内部セル領域の外側に配置された電極パッド領域と、
を有し、
前記電極パッド領域は、
絶縁膜上で一列に配列されたｎ個（ｎ≧３）の電極パッドを備え、
前記内部セル領域は、
前記電極パッド領域側に配列されているｍ個（ｍ≧２）の半導体回路に接続された配線を前記ｎ個の電極パッドの配列方向に備え、
前記ｎ個の電極パッドの内、第１の電極パッドと、前記第１の電極パッドから少なくとも１個の電極パッドを隔てた第２の電極パッドとが、
前記絶縁膜中で配線層を介して互いに接続され、かつ、前記第１および前記第２の電極パッドから前記配線まで前記配列方向に対して垂直方向に伸びる２本の接続配線によって、前記配線にそれぞれ接続されている
半導体チップ。
【請求項２】
前記ｍ個の半導体回路は、
第１の入力端子と、
前記第１の入力端子と異なる入力がなされる第２の入力端子と、
をそれぞれ備え、
前記電極パッド領域は、
前記ｎ個の電極パッドの内、
第３の電極パッドと、
前記第３の電極パッドに隣接していない第４の電極パッドと、
を更に備え、
前記配線は、
前記ｍ個の半導体回路がそれぞれ持つ前記第１の入力端子に接続された第１の配線と、
前記ｍ個の半導体回路がそれぞれ持つ前記第２の入力端子に接続された第２の配線と、
で構成され、
前記第１および前記第２の電極パッドが、
前記絶縁膜中で前記配線層を介して互いに接続され、かつ、前記第１および前記第２の電極パッドから前記第１の配線まで前記配列方向に対して垂直方向に伸びる第１および第２の接続配線によって、前記第１の配線にそれぞれ接続され、
前記第３および前記第４の電極パッドが、
前記絶縁膜中で前記配線層を介して互いに接続され、かつ、前記第３および前記第４の電極パッドから前記第２の配線まで前記配列方向に対して垂直方向に伸びる第３および第４の接続配線によって、前記第２の配線にそれぞれ接続されている
請求項１に記載の半導体チップ。
【請求項３】
前記配線層は、
前記絶縁膜中において前記第１および前記第２の電極パッドを互いに接続するための第１の配線層と、
前記絶縁膜中において前記第１の配線層と異なる層で前記第３および第４の電極パッドを互いに接続するための第２の配線層と、
で構成され、
前記第１および前記第２の配線層の配線幅は、
前記内部セル領域における前記第１および前記第２の配線の配線幅よりもそれぞれ広い
請求項２に記載の半導体チップ。
【請求項４】
前記配線層は、
前記絶縁膜中において前記第１および前記第２の電極パッドを互いに接続するための第１の配線層と、
前記絶縁膜中において前記第１の配線層と同じ層で前記第３および第４の電極パッドを互いに接続するための第２の配線層と、
で構成され、
前記第１および前記第２の配線層の配線幅は、
前記内部セル領域における前記第１および前記第２の配線の配線幅よりもそれぞれ広い
請求項２に記載の半導体チップ。
【請求項５】
前記電極パッド領域における前記第１および前記第２の配線層の内、少なくともいずれか一方は、多層配線化されている
請求項３または４に記載の半導体チップ。
【請求項６】
請求項１から５のいずれか一に記載の半導体チップ
を有する半導体ウェハ。
【請求項７】
請求項１から５のいずれか一に記載の半導体チップの検査方法であって、
前記半導体チップを提供するステップと、
前記第１または前記第２の電極パッドに前記複数の半導体回路を動作させるための電圧を供給するステップと、
を有する半導体チップの検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２４８７３４（Ｐ２０１２−２４８７３４Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１２０１８１（Ｐ２０１１−１２０１８１）
【出願日】平成２３年５月３０日（２０１１．５．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月３０日（２０１１．５．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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