【課題】コンタクトプラグに接続される配線間隔の縮小を可能にする半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを定義し、第１の領域に第１のサイズを持つ第１の素子を形成し、第２の領域に、第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、第１の素子及び第２の素子を覆うように半導体基板上に第１の層間絶縁膜を形成し、第１の領域上の第１の層間絶縁膜を貫通し第１の素子の一部を露出させる第１のコンタクトホールを形成し、第２の領域上の第１の層間絶縁膜を貫通し第２の素子の一部を露出させる第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する。 （もっと読む）

【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ（例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ）と周辺回路（例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路）の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。 （もっと読む）

【課題】透明導電膜上における絶縁膜の膜浮きの発生を抑え、且つ、透明導電膜と金属膜との良好な電気的接続性を得ることができる配線構造を提供する。
【解決手段】それぞれ配線として機能する第１の導電膜２と第２の導電膜５と接続する配線変換部４５において、第２の導電膜５の内側には刳り抜き部１３が形成される。第２の導電膜５の上に設けられる第２の導電膜５は、第２の導電膜５の上面および刳り抜き部１３に露出した端面を覆い、且つ、第２の導電膜５の外周の端面を覆わないように形成される。第１の透明導電膜６の上層の第２の透明導電膜７が、第２の導電膜５と第１の導電膜２とに接続することにより、第１の導電膜２と第２の導電膜５とが電気的に接続される。 （もっと読む）

【課題】コンタクトホールの側壁に制御性良く傾斜を形成することで、コンタクトプラグにボイドが形成されることを抑制する。
【解決手段】絶縁膜１０に第１のコンタクトホール（破線部）を形成する工程と、第１のコンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施して内壁が傾斜した第２のコンタクトホール１３を形成する工程と、第２のコンタクトホール内にコンタクトプラグを形成する工程とを有する。 （もっと読む）

【課題】大型化に適した薄膜トランジスタ、薄膜トランジスタアレイ基板、フレキシブル表示素子、フレキシブル表示装置及び薄膜トランジスタアレイ基板の製造方法を提供する。
【解決手段】フレキシブルな樹脂基板６０に形成された薄膜トランジスタ２００であって、周面の一部又は全部が導電性材料２０により覆われたワイヤー１０と、前記導電性材料を覆う絶縁膜３０と、該絶縁膜を介して前記導電性材料上に形成された薄膜半導体４０と、が一体的に構成されたゲート・チャネル一体形成部５０を有し、該ゲート・チャネル一体形成部が前記樹脂基板の表面上又は内部の所定位置に設けられ、前記薄膜半導体の両側に第１及び第２の電極７０、８０が接続されて形成されたことを特徴とする。 （もっと読む）

【課題】容量素子上の配線層の設計自由度に優れた半導体装置を提供する。
【解決手段】半導体装置は、基板、層間絶縁層、第１トランジスタ、多層配線層、容量素子、金属配線、及び第１コンタクトを備える。基板１上には、層間絶縁層４、５が設けられている。第１トランジスタ３ａは、半導体基板１に設けられており、層間絶縁層内に埋め込されている。第１トランジスタは、少なくともゲート電極３２及び拡散層を有する。層間絶縁層上には、多層配線層が設けられている。容量素子１９は、多層配線層内に設けられている。金属配線（ゲート裏打ち配線）３０は、ゲート電極３２の上面と接しており、層間絶縁層４内に埋設されている。第１コンタクト１０ａは、第１トランジスタ３ａの拡散層に接続しており、層間絶縁層４内に埋設される。金属配線（ゲート裏打ち配線）３０は、第１コンタクト１０ａと同じ材料で構成されている。 （もっと読む）

【課題】信頼性の高いコンタクト構造を提供する。
【解決手段】電子装置は第１の絶縁膜と、前記第１の絶縁膜の表面に形成された配線溝と、Ｃｕよりなり前記配線溝を充填する配線パタ―ンと、前記配線パタ―ンの表面に形成され、Ｃｕよりも大きな弾性率を有する金属膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、Ｃｕよりなり、前記第２の絶縁膜中に形成され、前記金属膜とコンタクトするビアプラグと、を備える。 （もっと読む）

【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層の溝に埋め込まれた電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設ける。チャネル形成領域は、サイドウォールを側壁に有するゲート電極層と重なる位置に形成される。溝は、深い領域と浅い領域を有し、サイドウォールは、浅い領域と重なり、配線との接続は、深い領域と重なる。 （もっと読む）

【課題】大量生産上、大型の基板に適している液滴吐出法を用いた製造プロセスを提供す
る。
【解決手段】液滴吐出法で感光性の導電膜材料液を選択的に吐出し、レーザ光で選択的に
露光した後、現像またはエッチングすることによって、レーザ光で露光した領域のみを残
し、吐出後のパターンよりも微細なソース配線およびドレイン配線を実現する。ＴＦＴの
ソース配線およびドレイン配線は、島状の半導体層を横断して重ねることを特徴としてい
る。 （もっと読む）

【課題】スルーホールの底部における突起の形成を防止して、半導体装置の品質を安定させる手段を提供する。
【解決手段】配線層５と、該配線層上に形成された金属窒化膜８とを覆う層間絶縁膜９とを形成した半導体ウェハに、層間絶縁膜を貫通し金属窒化膜に達するスルーホール１０を形成する工程を備えた半導体装置の製造方法において、スルーホールを形成する工程は、層間絶縁膜上に、レジストマスク１８を形成する工程と、半導体ウェハを第１の温度とし、異方性エッチングにより層間絶縁膜をエッチングする第１のエッチング工程と、半導体ウェハを、第１の温度より高い第２の温度とし、レジストマスクをそのまま用いて、異方性エッチングにより金属窒化膜の上表面をエッチングする第２のエッチング工程と、レジストマスクを除去する工程と、を備え、第１のエッチング工程と、第２のエッチング工程で用いるエッチングガスとを同一とする。 （もっと読む）

【課題】シールリングの内側領域生じたクラックを低コストで検出することができる半導体装置を提供する。
【解決手段】図２に示すように、本実施形態に係る半導体装置は、多層配線層と、内部回路領域３と、多層配線層に形成され、内部回路領域３を囲うシールリング２２０と、平面視で内部回路領域３とシールリング２２０とに挟まれた領域に設けられているＴＥＧ２００と、を含んでいる。ＴＥＧ２００は、多層配線層の少なくとも２層それぞれに設けられ、互いに接続する導体パターン７と、Ｐ型ウェル１３と、Ｎ型ウェル１４とによって構成されている。Ｐ型ウェル１３とＮ型ウェル１４は、平面視で交互に互いに接続された状態で配置されており、Ｐ型ウェル１３とＮ型ウェル１４のいずれか一つに導体パターン７が接続されている。 （もっと読む）

【課題】信頼性を向上させることができる高集積化された半導体チップ及びこれを含む半導体パッケージが提供される。
【解決手段】本発明にしたがう半導体チップは、基板と、前記基板を貫通している貫通ビアと、前記貫通ビアと前記基板との間に介在されたウェッティング膜と、前記ウェッティング膜と前記貫通ビアとの間に介在されたシード膜と、を含む。本発明の実施形態による半導体チップは突出された貫通ビアをウェッティング膜が覆っているので、導電パッドを追加に形成する必要がない。したがって、半導体チップの厚さを減らすことができ、構造が単純化されて半導体装置の高集積化により有利である。また、工程を単純化することができるので、生産収率を増大させ得る。 （もっと読む）

【課題】アライメント光によるアライメントマークの検出感度を向上させて、低コストで貫通孔の位置合わせを行う。アライメントマークの誤検出を防ぐ。また、アライメントマーク検出時のアライメント光の露光マージンを大きくして、微細化に対応可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板の非有効ショット領域において、半導体基板の主面又は主面よりも上方にアライメントマークを形成する。半導体基板の裏面の方から、アライメントマークが形成された位置に対応する開口を形成する。半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域の半導体基板内に貫通孔を形成する。 （もっと読む）

【課題】実施形態によれば、工程数削減によるコスト低減を図れる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、第２の被加工膜の上に第２の方向に延びる複数の第２の芯材膜であって、第１のスペースを隔てて第１の方向に並んだ第１の配列部と、第１のスペースよりも大きな第２のスペースを第１の方向に隔てて配置された第２の配列部とを有し、第２のスペースがループ部の上に位置する第２の芯材膜を形成する工程と、第２の芯材膜を除去し第２の被加工膜上に第２のスペーサー膜を残す工程と、第２のスペーサー膜をマスクにしたエッチングにより、第１の配列部の下の第２の被加工膜を、第２の方向に延びる第２のラインパターンを含む第２のラインアンドスペースパターンに加工するとともに、第２のスペースの下の第２の被加工膜と、第１の被加工膜のループ部とを除去する工程とを備える。 （もっと読む）

【課題】貫通電極を有する半導体装置の製造方法において、埋設導電部間のショートが起き難くすること。
【解決手段】半導体素子を有する素子領域と貫通電極が形成される貫通電極領域とを有する基板の上に第１絶縁膜を形成し、前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記ダミー凹部内にダミー導電部を形成し、前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成すること。 （もっと読む）

【課題】低抵抗の微細配線構造を有する半導体装置を提供する。
【解決手段】第１配線４２０は、半導体基板１００上に設けられている。第１ビア４４０は、第１配線４２０上に設けられている。また、第１ビア４４０の底面は、第１配線４２０に接している。第１絶縁層３３０は、半導体基板１００上に設けられ、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接している。第１配線４２０および第１ビア４４０のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。 （もっと読む）

【課題】良好な電気的特性が得られる不揮発性記憶素子及びその製造方法を提供する。
【解決手段】第１の配線１０３と、第１の配線１０３上に形成され、第１の配線１０３に接続される第１のプラグ１０７及び第２のプラグ１０８と、第１電極１０９、第２電極１１３、及び抵抗変化層１１２を有し、第１のプラグ１０７上に形成され、第１電極１０９が第１のプラグ１０７と電気的に接続されている抵抗変化素子１１４と、抵抗変化素子１１４上に形成され、第２電極１１３と電気的に接続されている第２の配線１１９と、第２のプラグ１０８上に形成され、第２のプラグ１０８と電気的に接続されている第３の配線１２１とを備え、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。 （もっと読む）