半導体装置および半導体装置の製造方法
【課題】低抵抗の微細配線構造を有する半導体装置を提供する。
【解決手段】第１配線４２０は、半導体基板１００上に設けられている。第１ビア４４０は、第１配線４２０上に設けられている。また、第１ビア４４０の底面は、第１配線４２０に接している。第１絶縁層３３０は、半導体基板１００上に設けられ、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接している。第１配線４２０および第１ビア４４０のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。
【解決手段】第１配線４２０は、半導体基板１００上に設けられている。第１ビア４４０は、第１配線４２０上に設けられている。また、第１ビア４４０の底面は、第１配線４２０に接している。第１絶縁層３３０は、半導体基板１００上に設けられ、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接している。第１配線４２０および第１ビア４４０のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置における配線の微細化に伴い、様々な半導体装置の構造が提案されている。
【０００３】
特許文献１（特開平１１−１２１６１２号公報）には、以下のような半導体装置の製造方法が記載されている。まず、半導体基板上の層間絶縁膜に、溝を形成する。次いで、上記溝の内部に、金属を満たす。次いで、上記金属の一部を所定量エッチングする。これにより、下層配線および柱状接続部を、同一の金属により、一体構造として同時に形成する。これにより、信頼性の高い配線構造を得ることができるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１２１６１２号公報
【非特許文献】
【０００５】
【非特許文献１】Ｃ．Ｃａｂｒａｌ．Ｊｒ. ｅｔ．ａｌ．， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭＣ２０１０ "Ｍｅｔａｌｌｉｚａｔｉｏｎ Ｏｐｐｏｒｔｕｎｉｔｉｅｓ ａｎｄ Ｃｈａｌｌｅｎｇｅｓ ｆｏｒ Ｆｕｔｕｒｅ Ｂａｃｋ−Ｅｎｄ-ｏｆ−ｔｈｅ−Ｌｉｍｅ Ｔｅｃｈｎｏｌｏｇｙ"
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載の技術では、層間絶縁層に溝を形成した後に、当該溝に金属を埋め込んでいる。このため、溝の幅が小さくなるにつれて、形成される配線および柱状接続部（ビア）の抵抗が上昇する傾向にある。このため、本発明者らは、これらが低抵抗化するためには、配線およびビアの構造を新規なものにする必要があると考えた。
【課題を解決するための手段】
【０００７】
本発明によれば、
半導体基板と、
前記半導体基板上に設けられた第１配線と、
前記第１配線上に設けられ、底面が前記第１配線と接する第１ビアと、
前記半導体基板上に設けられ、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層と、
を備え、
前記第１配線および前記第１ビアのうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している半導体装置が提供される。
【０００８】
本発明によれば、
半導体基板と、
前記半導体基板上に設けられた第１配線と、
前記第１配線上に設けられ、底面が前記第１配線と接する第１ビアと、
前記半導体基板上に設けられ、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層と、
を備え、
前記第１配線および前記第１ビア中のフッ素の含有量は、１×１０１９ａｔｏｍｓ／ｃｃ未満である半導体装置が提供される。
【０００９】
本発明によれば、
半導体基板上に、第１配線に沿ったパターンを有する金属パターンを形成する金属パターン形成工程と、
前記金属パターンを部分的にエッチングすることにより、前記第１配線と、底面が前記第１配線と接する第１ビアと、を形成する第１ビアパターン形成工程と、
前記半導体基板上に、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層を形成する第１絶縁層形成工程と、
を備える半導体装置の製造方法が提供される。
【００１０】
本発明によれば、第１配線および第１ビアの幅に関わらず、第１配線および第１ビアは、結晶粒の大きな金属により形成されている。これにより、第１配線および第１ビアが微細化しても、抵抗の低い第１配線および第１ビアを得ることができる。したがって、低抵抗の微細配線構造を有する半導体装置を提供することができる。
【発明の効果】
【００１１】
本発明によれば、低抵抗の微細配線構造を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体素子の構成を示す断面図である。
【図３】図１のＡ部に相当する部分の拡大した図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第１の実施形態の効果を説明するための図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１１】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１２】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１３】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１４】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１５】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１６】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１７】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１８】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１９】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２０】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２１】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２２】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２３】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２４】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２５】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２６】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２７】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２８】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２９】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図３０】第３の実施形態に係る半導体装置の変形例を示す図である。
【図３１】第３の実施形態に係る半導体装置の変形例を示す図である。
【図３２】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３３】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３４】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３５】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３６】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３７】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３８】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３９】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４０】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４１】第４の実施形態に係る半導体装置の変形例の断面図である。
【図４２】第４の実施形態に係る半導体装置の変形例の断面図である。
【図４３】第４の実施形態に係る半導体装置の変形例の断面図である。
【図４４】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図４５】第６の実施形態に係る半導体装置の構成を示す断面図である。
【図４６】第７の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１〜図３を用い、第１の実施形態に係る半導体装置１０について説明する。この半導体装置１０は、以下の構成を備えている。第１配線４２０は、半導体基板１００上に設けられている。第１ビア４４０は、第１配線４２０上に設けられている。また、第１ビア４４０の底面は、第１配線４２０に接している。第１絶縁層３３０は、半導体基板１００上に設けられ、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接している。第１配線４２０および第１ビア４４０のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。以下、詳細を説明する。
【００１５】
まず、図１を用い、半導体装置１０の全体構造について、説明する。図１は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。
【００１６】
半導体基板１００には、複数の開口を有する素子分離領域１２０が設けられている。素子分離領域１２０の開口には、半導体素子２０が設けられている。この半導体素子２０については、詳細を後述する。
【００１７】
半導体素子２０が設けられた半導体基板１００上には、下層絶縁層３２０が設けられている。下層絶縁層３２０には、コンタクトプラグ４１０が設けられており、半導体素子２０のゲート電極２４０等に接続している。
【００１８】
下層絶縁層３２０上には、複数の第１配線４２０が設けられている。第１配線４２０は、コンタクトプラグ４１０を介して、ゲート電極２４０等に接続している。また、第１配線４２０上には、第１ビア４４０が設けられている。第１ビア４４０の底面は、第１配線４２０の上面と接している。
【００１９】
下層絶縁層３２０上には、第１絶縁層３３０が設けられている。第１絶縁層３３０は、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接している。ここで、第１絶縁層３３０は、比誘電率の低いＬｏｗ−ｋ膜により形成されている。第１絶縁層３３０の比誘電率は、たとえば、３．２以下である。これにより、半導体装置１０のキャパシタンスを下げることができる。具体的には、第１絶縁層３３０は、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦなどの膜である。さらに、第１絶縁層３３０は、たとえば、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、ＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、その他の有機ポリマーであってもよい。また、第１絶縁層３３０は、これらのポーラス膜であってもよい。
【００２０】
上記した第１配線４２０、第１ビア４４０および第１絶縁層３３０は、一つの第１配線層３０を形成している。また、少なくとも二つ以上の第１配線層３０が積層されている。下側に位置する第１配線層３０の第１ビア４４０は、上側に位置する第１配線層３０の第１配線４２０に接続している。このようにして、多層配線構造を形成している。
【００２１】
また、この半導体装置１０は、少なくとも一つ以上のロジック回路を有している。このロジック回路は、複数の半導体素子２０等により形成されている。複数の第１配線層３０は、ロジック回路を形成するローカル配線層である。
【００２２】
二つの第１配線層３０の間には、第１絶縁層３３０よりも高密度の絶縁材料からなるエッチングストッパ層３４０（第２エッチングストッパ層）が設けられていてもよい。エッチングストッパ層３４０は、第１絶縁層３３０をエッチングする条件ではエッチング速度が遅い材料により、形成されている。これにより、後述する金属パターン形成工程または第１ビアパターン形成工程において、下層に位置する第１絶縁層３３０がエッチングにより劣化することを抑制することができる。ここでは、上層に位置する第１配線層３０の間に、エッチングストッパ層３４０が設けられている。これにより、半導体装置１０の外部からの透湿により、半導体装置１０の内部が劣化することを抑制することができる。具体的には、エッチングストッパ層３４０は、たとえば、ＳｉＣＮ、ＳｉＣ、ＳｉＯＮ，ＳｉＣＯ、ＳｉＣＯＮまたはＳｉＮなどである。
【００２３】
多層配線構造の最上層には、複数のローカル配線層を接続するグローバル配線層が設けられている。グローバル配線層には、ローカル配線層の第１配線４２０よりも厚い上層配線４２２が設けられている。また、グローバル配線層には、エッチングストッパ層３４０を介して、第１絶縁層３３０と異なる材質からなる上層絶縁層３５０が設けられている。具体的には、上層絶縁層３５０は、たとえば、ＳｉＯＦ、ＳｉＯ２などである。なお、最上層のグローバル配線層上に、バンプ電極（不図示）が設けられていてもよい。
【００２４】
次に、図２を用いて、半導体素子２０の構成について説明する。図２は、第１の実施形態に係る半導体素子２０の構成を示す断面図である。この半導体素子２０は、たとえば、ロジック回路を構成するＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
【００２５】
半導体基板１００には、素子分離領域１２０が設けられている。素子分離領域１２０の間には、不純物が注入されたソース領域２１０およびドレイン領域２２０が形成されている。ソース領域２１０およびドレイン領域２２０で挟まれたチャネル領域（符号不図示）上には、ゲート絶縁層２３０が設けられている。ゲート絶縁層２３０上には、ゲート電極２４０が設けられている。ゲート絶縁層２３０およびゲート電極２４０の側壁には、側壁絶縁膜２５０が設けられている。これらのソース領域２１０、ドレイン領域２２０、ゲート電極２４０および側壁絶縁膜２５０上には、ライナー絶縁層３１０が設けられている。コンタクトプラグ４１０は、ライナー絶縁層３１０に設けられた開口において、ソース領域２１０またはドレイン領域２２０に接続している。コンタクトプラグ４１０がソース領域２１０またはドレイン領域２２０と接している部分には、シリサイド層２６０が設けられていてもよい。また、コンタクトプラグ４１０の底部および側面に、バリアメタル層（不図示）が設けられていてもよい。
【００２６】
ライナー絶縁層３１０上には、下層絶縁層３２０が設けられている。上述のように、下層絶縁層３２０上には、複数の第１配線４２０が設けられている。第１配線４２０は、コンタクトプラグ４１０を介して、半導体素子２０のソース領域２１０またはドレイン領域２２０に接続している。
【００２７】
次に、図３を用いて、半導体装置１０内の第１配線層３０に関して説明する。図３は、図１のＡ部に相当する部分の拡大した図である。図３では、図１に記載した構成とは異なり、上層の第１配線４２０を二つの第１ビア４４０に接続している。
【００２８】
図３（ａ）のように、第１配線層３０には、第１配線４２０および第１ビア４４０が設けられている。第１ビア４４０は、第１配線４２０上に設けられている。第１ビア４４０の底面は、第１配線４２０の上面と接している。下側に位置する第１ビア４４０は、上側に位置する第１配線４２０に接続している。
【００２９】
ここでいう「第１ビア４４０の底面」は、第１ビア４４０が第１配線４２０と接している一端のことをいう。言い換えれば、「第１ビア４４０の底面」は、第１配線４２０のうち、第１ビア４４０と接していない上面を含む平面で切ったとき、第１ビア４４０のうち、第１配線４２０側の切断された端面のことをいう。本実施形態において、この「第１ビア４４０の底面」に、明確な境界が出来ている必要は無い。
【００３０】
第１の実施形態では、同一の第１配線層３０において、第１配線４２０と、第１配線４２０上に設けられた第１ビア４４０とは、同一の金属により、一体として形成されている。言い換えれば、第１配線４２０と第１ビア４４０は、エッチングなどにより、両者の間に界面が形成されていない。このため、この第１配線４２０と第１ビア４４０とが接している部分の結晶粒４０２は繋がっている。また、この部分において、大きな結晶粒が形成されている。これにより、第１配線４２０と第１ビア４４０との間において、接触抵抗を低くすることができる。
【００３１】
なお、第１ビア４４０が第１配線４２０と接している部分の断面は、第１配線４２０側に向かって拡径していても良い。ただし、第１配線４２０の側面が第１ビア４４０の側面と同一面（第１側面４０１とする）を形成している部分においては、拡径していない。
【００３２】
また、第１配線４２０のうち、第１ビア４４０と接していない上面と、第１ビア４４０の側面とのなす角度は、８０度以上１００度以下である。より好ましくは、当該角度は、９０度以上９５度以下である。これにより、第１ビア４４０が第１配線４２０と接している部分の抵抗を低くすることができる。
【００３３】
また、同一の第１配線層３０において、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接する第１絶縁層３３０は、同一の材料により一体として形成されている。すなわち、第１絶縁層３３０のうち、断面視で第１配線４２０と第１ビア４４０との境界部分には、界面が形成されていない。なお、上下に隣接する第１配線層３０との間には、界面が形成されていてもよい。
【００３４】
ここで、図３（ｂ）は、図３（ａ）のＢ−Ｂ'線断面を上側から見た図である。なお、第１配線４２０上の第１絶縁層３３０は省略している。図３（ｂ）中央における円で囲まれた部分は、第１ビア４４０の断面を示している。また、第１ビア４４０の断面の内部における実線は、結晶粒４０２の粒界を示している。そのうち、太い実線は、一つの結晶粒４０２を示している。
【００３５】
図３（ｂ）のように、第１配線４２０の少なくとも一つの側面は、第１ビア４４０の側面と同一面（第１側面４０１とする）を形成している。この製造方法については、詳細を後述する。
【００３６】
また、第１配線４２０および第１ビア４４０のうち各々の側面の少なくとも一部は、各々の金属の結晶粒４０２を分断している。ここでいう「各々の金属」とは、第１配線４２０および第１ビア４４０のうち各々に含まれる（または構成する）金属のことをいう。好ましくは、第１配線４２０および第１ビア４４０の側面の全周が、当該金属の結晶粒４０２を分断している。ここでいう「金属の結晶粒４０２を分断している」とは、まず、スパッタなどにより大きな結晶粒４０２を形成した後に、エッチングなどにより加工することによって、結晶粒４０２を分断していることをいう。上記した「少なくとも一部は、金属の結晶粒４０２を分断している」とは、エッチング断面が結晶粒界と重なって、分断されていない結晶粒４０２が側面と接している場合もあることを意味している。言い換えれば、第１配線４２０および第１ビア４４０の側面には、少なくとも一つ以上の金属の結晶粒４０２が分断された面が形成されている。好ましくは、第１配線４２０および第１ビア４４０の全ての側面には、少なくとも一つ以上の金属の結晶粒４０２が分断された面が形成されている。このような構造にすることにより、第１配線４２０および第１ビア４４０の幅に関わらず、第１配線４２０および第１ビア４４０を、結晶粒４０２の大きな金属により形成することができる。すなわち、第１配線４２０および第１ビア４４０が微細化しても、抵抗の低い第１配線４２０および第１ビア４４０を得ることができる。
【００３７】
ここで、非特許文献（Ｃ．Ｃａｂｒａｌ．Ｊｒ. ｅｔ．ａｌ．， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭＣ２０１０ "Ｍｅｔａｌｌｉｚａｔｉｏｎ Ｏｐｐｏｒｔｕｎｉｔｉｅｓ ａｎｄ Ｃｈａｌｌｅｎｇｅｓ ｆｏｒ Ｆｕｔｕｒｅ Ｂａｃｋ−Ｅｎｄ-ｏｆ−ｔｈｅ−Ｌｉｍｅ Ｔｅｃｈｎｏｌｏｇｙ"）には、ダマシン法によるＣｕ配線の幅が小さくなるにつれて、バルク抵抗以外の電子の表面散乱およびグレイン散乱の影響によって、微細配線の抵抗が急激に上昇する傾向にあることが記載されている。
【００３８】
上記非特許文献の図１には、Ｃｕ配線の幅がＣｕ中の電子の平均自由行程よりも小さいとき、配線の抵抗率が高くなることが記載されている。また、Ｃｕ中の電子の平均自由行程よりも小さい幅を有するＣｕ配線における抵抗率は、Ｗ、ＭｏまたはＲｕなどのバルクの抵抗率よりも高いとされている。
【００３９】
したがって、図３（ｂ）のような構造を有することにより、結晶粒４０２が大きく、バルクに近い抵抗率を有する半導体装置１０を提供することができる。
【００４０】
また、第１配線４２０および第１ビア４４０の幅は、たとえば、Ｃｕ中の電子の平均自由行程よりも小さい。具体的には、第１配線４２０および第１ビア４４０の幅は、たとえば、３９ｎｍ以下である。このような微細な配線やビアにおいて、第１の実施形態の構造を適用することにより、ダマシン法によるＣｕ配線よりも、低抵抗の微細配線構造を得ることができる。
【００４１】
また、第１配線４２０および第１ビア４４０に用いられる金属中の電子の平均自由行程は、Ｃｕよりも小さい。これにより、微細配線構造として、Ｃｕよりも抵抗を低くすることができる。言い換えれば、第１配線４２０および第１ビア４４０として大きい結晶粒で形成された金属の抵抗は、仮に第１配線４２０および第１ビア４４０をめっき法によりＣｕで埋め込んだ場合の抵抗よりも低い。
【００４２】
具体的には、当該金属は、たとえば、Ｗ、ＭｏまたはＲｕのいずれかを含んでいる。これらの材料は、金属中の電子の平均自由行程は、Ｃｕよりも小さい。また、当該金属のバルク抵抗はバルクのＣｕよりやや高いが、微細幅において、めっき法により形成されたＣｕより低い。したがって、当該金属は、上記した特性を満たすことにより、微細な配線構造として、Ｃｕよりも配線抵抗を低くすることができる。
【００４３】
さらに、後述するように、第１配線４２０および第１ビア４４０は、たとえば、スパッタにより形成される。言い換えれば、第１配線４２０および第１ビア４４０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、フッ素を含有する原料を用いて形成されることがない。このため、第１配線４２０および第１ビア４４０中のフッ素の含有量は、１×１０１９ａｔｏｍｓ／ｃｃ未満とすることができる。これにより、第１配線４２０および第１ビア４４０を、結晶粒の大きな金属により形成することができる。また、第１配線４２０および第１ビア４４０において、不純物の含有量を少なくすることが出来るため、より低抵抗にすることができる。
【００４４】
また、第１配線４２０および第１ビア４４０の側面には、バリアメタル層が形成されていない。ここで、第１配線４２０および第１ビア４４０がＣｕにより形成されている場合は、第１絶縁層３３０にＣｕが拡散するマイグレーションが起こる可能性がある。一方、第１の実施形態の構造では、第１配線４２０および第１ビア４４０の材料として、Ｃｕ以外の材料を用いることができる。これにより、側面に、抵抗の高いバリアメタル層を設ける必要が無い。さらに、ビアホールにＷ等の材料をＣＶＤで埋め込む場合、当該材料に含まれるフッ素によって第１絶縁層３３０がダメージを受ける可能性がある。一方、第１の実施形態の構造では、予め、第１配線４２０および第１ビア４４０をスパッタにより形成する。これにより、上記と同様に、第１配線４２０および第１ビア４４０の側面に、バリアメタル層を形成する必要がない。したがって、第１配線４２０および第１ビア４４０の限られた幅のなかで、平面視で抵抗の低い金属の領域を広く形成することができる。
【００４５】
次に、図４〜図８を用い、第１の実施形態に係る半導体装置１０の製造法について説明する。図４〜図８は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。なお、図４〜図８は、図１におけるＡ部に相当する部分のみを示している。図１に示した第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、半導体基板１００上に、第１配線４２０に沿ったパターンを有する金属パターンを形成する（金属パターン形成工程）。次いで、金属パターンを部分的にエッチングすることにより、第１配線４２０および第１ビア４４０を形成する（第１ビアパターン形成工程）。次いで、半導体基板１００上に、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接する第１絶縁層３３０を形成する。以下、詳細を説明する。
【００４６】
まず、図２に示したように、半導体基板１００に、開口を有する素子分離領域１２０を形成する。次いで、素子分離領域１２０が形成されていない部分に、イオン注入により不純物を導入して、ソース領域２１０およびドレイン領域２２０を形成する。次いで、ゲート絶縁層２３０およびゲート電極２４０を順に積層する。次いで、ゲート絶縁層２３０およびゲート電極２４０を、ソース領域２１０およびドレイン領域２２０に挟まれたチャネル領域上にパターニングする。次いで、ゲート絶縁層２３０およびゲート電極２４０の側壁に、側壁絶縁膜２５０を形成する。次いで、ソース領域２１０およびドレイン領域２２０上に、スパッタによりＣｏなどの金属を形成する。次いで、高温でアニールすることにより、ソース領域２１０およびドレイン領域２２０上に、シリサイド層２６０を形成する。次いで、ソース領域２１０、ドレイン領域２２０、ゲート電極２４０および側壁絶縁膜２５０上に、ライナー絶縁層３１０を形成する。次いで、ライナー絶縁層３１０上に、ＣＶＤにより、下層絶縁層３２０を形成する。次いで、下層絶縁層３２０およびライナー絶縁層３１０のうち、ゲート電極２４０、ソース領域２１０およびドレイン領域２２０上をエッチングして、コンタクトホール（不図示）を形成する。次いで、当該コンタクトホールおよび下層絶縁層３２０上に、バリアメタル層（不図示）を形成する。次いで、ＣＶＤにより、Ｗをコンタクトホール内に埋め込む。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、下層絶縁層３２０の上面を平坦化する。これにより、下層絶縁層３２０に、コンタクトプラグ４１０を形成する。以上の工程により、半導体素子２０を形成する。
【００４７】
図４（ａ）のように、平坦化された下層絶縁層３２０上に、金属層４００をスパッタにより形成する。これにより、結晶粒の大きい金属層４００を形成することができる。また、金属層４００を低コストに形成することができる。ここでは、たとえば、スパッタにより、Ｗ（タングステン）からなる金属層４００を成膜する。
【００４８】
次いで、図４（ｂ）のように、金属層４００上に、第１フォトレジスト層７１０、反射防止層８１０および第２フォトレジスト層７２０を順に成膜する。反射防止層８１０を挿入することにより、パターニングの解像度を上げることができる。具体的には、反射防止層８１０は、たとえば、アモルファスＳｉ、ＳｉリッチのＳｉＯＮもしくはＳｉＯＣ、Ｓｉ含有の塗布系反射防止層、または有機系の塗布系反射防止層などである。
【００４９】
次いで、露光および現像により、第２フォトレジスト層７２０を、平面視で第１配線４２０の形状にパターニングする。このようにして、多層マスクを形成する。
【００５０】
次いで、図５（ａ）のように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、第２フォトレジスト層７２０をマスクとして、反射防止層８１０および第１フォトレジスト層７１０とともに、金属層４００をパターニングする。これにより、第１配線４２０に沿ったパターンを有する金属パターンを形成する（以上、金属パターン形成工程）。
【００５１】
次いで、図５（ｂ）のように、プラズマアッシングなどにより、第１フォトレジスト層７１０、反射防止層８１０および第２フォトレジスト層７２０を除去する。
【００５２】
次いで、図６（ａ）のように、平面視で第１配線４２０の形状を有する金属層４００（金属パターン）上に、第１フォトレジスト層７１０、反射防止層８１０および第２フォトレジスト層７２０を形成する。次いで、露光および現像により、第２フォトレジスト層７２０を、平面視で第１ビア４４０の形状にパターニングする。
【００５３】
次いで、図６（ｂ）のように、ＲＩＥにより、第２フォトレジスト層７２０をマスクとして、反射防止層８１０および第１フォトレジスト層７１０とともに、金属パターンを部分的にエッチングする。これにより、第１配線４２０と、一端が第１配線４２０と接する第１ビア４４０を形成する（以上、第１ビアパターン形成工程）。
【００５４】
次いで、図７（ａ）のように、プラズマアッシングなどにより、第１フォトレジスト層７１０、反射防止層８１０および第２フォトレジスト層７２０を除去する。
【００５５】
このように、金属層４００を半導体基板１００上の全面に形成した後で、第１配線４２０および第１ビア４４０の形状にパターニングする。これにより、金属層４００の結晶粒の大きい状態を維持したまま、形状を微細化することができる。
【００５６】
次いで、図７（ｂ）のように、パターニングされた第１配線４２０および第１ビア４４０を覆うように、第１絶縁層３３０を形成する（第１絶縁層形成工程）。ここでは、たとえば、第１絶縁層３３０を塗布法により形成する。具体的には、たとえば、第１絶縁層３３０として、ポーラスシリカ（ｋ＝２．３）を塗布し、そして焼成して形成する。このように、第１絶縁層３３０を塗布法で形成することにより、様々な第１配線４２０等の形状に応じて、被覆することができる。また、上記方法では、第１絶縁層３３０にビアホール等を形成するエッチング工程を含まない。これにより、塗布法で用いる第１絶縁層３３０の劣化を抑制することができる。また、エッチング耐性に関わらず、様々な塗布材料を選択することができる。なお、第１絶縁層３３０をＣＶＤにより形成してもよい。
【００５７】
また、第１絶縁層３３０を、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接するように形成する。ここでいう「少なくとも第１配線４２０の上面・・・と接するように」とは、隣接する二つの第１配線４２０の間にエアギャップ（空孔）が形成されていてもよいことを意味する。この実施形態は、第６の実施形態で説明する。
【００５８】
次いで、図８（ａ）のように、ＣＭＰにより、第１絶縁層３３０の上面を平坦化する。これにより、第１ビア４４０の上面を第１絶縁層３３０から露出させる。また、ＣＭＰを途中まで実施し、ドライエッチングでエッチバックする方法でもよい。
【００５９】
以上のように、金属パターン形成工程、第１ビアパターン形成工程および第１絶縁層形成工程を順次行う。これにより、第１配線４２０、第１ビア４４０および第１絶縁層３３０を含む、一つの第１配線層３０を形成する。
【００６０】
次いで、図８（ｂ）のように、平坦化した第１絶縁層３３０上に、同様にして、第１配線層３０を形成する。このようにして、少なくとも二つ以上の第１配線層３０を積層する。このとき、下側に位置する第１配線層３０の第１ビア４４０を、上側に位置する第１配線層３０の第１配線４２０に接続するように形成する。これにより、多層配線構造を形成していくことができる。
【００６１】
なお、図１に示したように、下側に位置する第１配線層３０上に、第１絶縁層３３０よりも高密度の絶縁材料からなるエッチングストッパ層３４０（第２エッチングストッパ層）を介して、上層の第１配線層３０を形成してもよい。これにより、上層に位置する第１配線層３０を形成するための金属パターン形成工程または第１ビアパターン形成工程において、下層に位置する第１絶縁層３３０がエッチングにより劣化することを抑制することができる。
【００６２】
次いで、図示されていない領域において、多層配線構造の最上層に、複数のローカル配線層を接続するグローバル配線層を形成する。また、最上層のグローバル配線層上に、バンプ電極（不図示）を形成してもよい。以上のようにして、第１の実施形態に係る半導体装置１０を形成する。
【００６３】
次に、図９を用い、第１の実施形態の効果について、比較例と対比しながら説明する。図９は、第１の実施形態の効果を説明するための図である。図９（ａ）および図９（ｂ）は、それぞれ、図３（ａ）のＢ−Ｂ'線断面に相当する部分を示している。なお、第１絶縁層３３０は省略しておらず、また第１ビア４４０の上面が示されている。
【００６４】
図９（ａ）は、比較例として、たとえば、以下のようにして、シングルダマシン法により、第１ビア４４０を形成した場合を示している。まず、第１配線４２０のみが形成された第１配線層３０上に、第１絶縁層３３０を形成する。次いで、ＲＩＥにより、第１絶縁層３３０に、第１ビア４４０を形成するためのビアホール（不図示）を形成する。次いで、ビアホール内および第１絶縁層３３０上に、スパッタにより、ＴｉＮなどのバリアメタル層４４２を成膜する。次いで、たとえば、ＣＶＤにより、ＷＦ６を原料として、Ｗを成膜する。これにより、ビアホール内にＷを埋め込む。次いで、ＣＭＰにより、第１絶縁層３３０上を平坦化する。これにより、第１ビア４４０の上面を第１絶縁層３３０から露出させる。以上により、比較例の第１ビア４４０を形成する。
【００６５】
この比較例では、第１ビア４４０は、ＣＶＤにより、ビアホールに金属を埋め込むことにより形成されている。ＣＶＤでは、初期段階として、ビアホールの側壁側から、小さな結晶粒４０２が形成されていく。次いで、ビアホールの中央に成膜されていくにつれて、徐々に結晶粒が大きく形成されていく。このため、比較例における第１ビア４４０の結晶粒４０２の大きさは、ビアホールの幅に依存している。第１ビア４４０の幅が小さい場合、ビアホール内には、非常に小さい結晶粒が形成される。したがって、この場合では、第１ビア４４０の抵抗は高くなる可能性がある。
【００６６】
また、比較例では、第１ビア４４０は、ビアホール内に、バリアメタル層を介して、金属を埋め込むことにより形成されている。また、ＴｉＮなどのバリアメタル層の材料は、Ｗよりも高抵抗である。第１ビア４４０の幅が小さい場合、バリアメタル層がビアホール内に占める割合が大きくなり、一方で、Ｗがビアホール内に占める割合が小さくなる。このような理由でも、第１ビア４４０の抵抗は高くなる可能性がある。なお、バリアメタル層を形成することなく、ＣＶＤによりビアホールにＷを埋め込む場合、Ｗ原料であるＷＦ６のフッ素により、第１絶縁層３３０の側壁にダメージを与えてしまう可能性がある。
【００６７】
また、比較例では、第１絶縁層３３０に、第１ビア４４０を形成するためのビアホールを形成している。このビアホールを形成するエッチング工程において、第１絶縁層３３０のビアホール周辺（図９（ａ）のＣ部）にダメージを与えてしまう可能性がある。このため、第１絶縁層３３０のビアホール周辺（図９（ａ）のＣ部）には、第１絶縁層３３０の材質が変化した変質層が形成される。変質層は、たとえば、第１絶縁層３３０よりも、化学的に組成が変化している。また、変質層は、たとえば、物理的に凹凸が形成されている。したがって、このような変質層が形成された領域は、誘電率が上昇している。また、当該変質層が形成された領域は、金属との密着性が悪い。
【００６８】
なお、上記比較例における問題点は、Ｗだけでなく、めっき法でＣｕにより第１ビア４４０を形成した場合についても、顕著に起こる可能性がある。
【００６９】
一方、図９（ｂ）は、第１の実施形態の場合を示している。第１の実施形態によれば、金属層４００を半導体基板１００上の全面に形成した後で、第１配線４２０および第１ビア４４０の形状にパターニングする。これにより、金属層４００の結晶粒の大きい状態を維持したまま、第１配線４２０および第１ビア４４０の形状を微細化することができる。また、このような方法を適用することにより、第１配線４２０の少なくとも一つの側面は、第１ビア４４０の側面と同一面を形成している。
【００７０】
また、第１の実施形態では、第１絶縁層３３０に、第１ビア４４０を形成するためのビアホールを形成する工程を含まない。これにより、第１絶縁層３３０のうち、第１配線４２０および第１ビア４４０の側面に接する部分は、第１絶縁層３３０の材質が変化した変質層が形成されていない。したがって、第１絶縁層３３０の全体に渡って、比誘電率を低くすることができる。また、変質層が形成されていないため、第１絶縁層３３０と、第１配線４２０および第１ビア４４０との密着性を良くすることができる。
【００７１】
また、図９（ｂ）のように、第１ビア４４０の側面の少なくとも一部は、金属の結晶粒４０２を分断している。なお、図示されていない領域で、第１配線４２０の側面の少なくとも一部も、金属の結晶粒４０２を分断している。言い換えれば、第１配線４２０および第１ビア４４０の側面には、少なくとも一つ以上の金属の結晶粒４０２が分断された面が形成されている。
【００７２】
また、第１配線４２０および第１ビア４４０は、たとえば、スパッタにより形成される。言い換えれば、第１配線４２０および第１ビア４４０は、フッ素を含有する原料を用いて形成されることがない。このため、第１配線４２０および第１ビア４４０中のフッ素の含有量は、１×１０１９ａｔｏｍｓ／ｃｃ未満である。これにより、第１配線４２０および第１ビア４４０を、結晶粒４０２の大きな金属により形成することができる。また、第１配線４２０および第１ビア４４０において、不純物の含有量を少なくすることが出来るため、より低抵抗にすることができる。
【００７３】
このような構造にすることにより、第１配線４２０および第１ビア４４０の幅に関わらず、第１配線４２０および第１ビア４４０を、結晶粒４０２の大きな金属により形成することができる。すなわち、第１配線４２０および第１ビア４４０が微細化しても、抵抗の低い第１配線４２０および第１ビア４４０を得ることができる。
【００７４】
以上のように、第１の実施形態によれば、低抵抗の微細配線構造を有する半導体装置１０を提供することができる。
【００７５】
（第２の実施形態）
図１０〜図１９は、第２の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第２の実施形態は、以下の点を除いて、第１の実施形態と同様である。第１ビア４４０の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分から外側にはみ出している。第１配線４２０のうち、平面視で第１ビア４４０と重なっている部分の側面は、第１ビア４４０の側面と同一面を形成している。以下、詳細を説明する。
【００７６】
図１０〜１９は、第２の実施形態に係る半導体装置１０の一部を示している。図１０（ａ）〜図１９（ａ）は、第１配線層３０の上面から見た平面図である。また、図１０（ｂ）〜図１９（ｂ）は、それぞれ図１０（ａ）〜図１９（ａ）のＤ−Ｄ'線断面図である。
【００７７】
まず、第２の実施形態に係る半導体装置１０の構成から説明する。
【００７８】
ここで、図１９（ａ）のように、第１ビア４４０は、平面視で円または楕円である。また、第１ビア４４０の一部（図中、第１ビア４４０の右側側面）は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分から外側にはみ出している。
【００７９】
図１９（ｂ）のように、上記した第１ビア４４０のはみ出した部分は、第１配線４２０の底部まで一体となって形成されている。すなわち、第１配線４２０のうち、平面視で第１ビア４４０と重なっている部分の側面は、第１ビア４４０の側面と同一面を形成している。また、第１ビア４４０の底面の全面は、第１配線４２０の上面と接している。言い換えれば、上記した第１ビア４４０のはみ出した部分の底面は、第１絶縁層３３０と接していない。
【００８０】
次に、第２の実施形態に係る半導体装置１０の製造方法について説明する。第２の実施形態は、予め、第１配線４２０および第１ビア４４０のそれぞれの形状に合わせて、多層のハードマスク層を形成する点を除いて、第１の実施形態と同様である。なお、後述する第３の実施形態とは、第１ビアマスクを先に形成する点を除いて、同様である。
【００８１】
まず、第１の実施形態と同様にして、半導体基板１００に半導体素子２０を形成する。次いで、下層絶縁層３２０に、コンタクトプラグ４１０を形成する。
【００８２】
次いで、図１０（ａ）および図１０（ｂ）のように、下層絶縁層３２０上の全面に、金属層４００を形成する。金属層４００を、たとえば、スパッタにより形成する。
【００８３】
次いで、図１１（ａ）および図１１（ｂ）のように、金属層４００上に、ハードマスク層として、第１マスク層５２０および第２マスク層５４０を順次積層する。このとき、第２マスク層５４０を、第１マスク層５２０と異なる材料により形成する。また、第１マスク層５２０と第２マスク層５４０とのエッチング選択比が高くなるように、それぞれの材料を選択する。なお、第１マスク層５２０および第２マスク層５４０は、金属層４００ともエッチング選択比が高い。第１マスク層５２０および第２マスク層５４０の材料としては、たとえば、以下のような材料が挙げられる。Ｓｉを含む材料としては、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＣ、ＳｉＣＮまたはアモルファスＳｉが用いられる。また、金属系の材料としては、ＴｉＮ、Ｔｉ、ＴａＮ、Ｔａ、Ｒｕ、ＲｕＮ、Ｗ、ＷＮ、ＷＳｉまたはＣｏなどが用いられる。第１マスク層５２０および第２マスク層５４０の材料として、上記した材料のうち、それぞれ異なる二つの材料を用いる。ここでは、たとえば、下層の第１マスク層５２０として、プラズマＣＶＤにより、ＳｉＯ２を形成し、その後、上層の第２マスク層５４０として、プラズマＣＶＤにより、ＳｉＮを形成する。
【００８４】
次いで、第２マスク層５４０上に、反射防止層８２０を形成する。反射防止層８２０は、第１の実施形態と同様の材料を用いることができる。反射防止層８２０を挿入することにより、パターニングの解像度を上げることができる。なお、第２マスク層５４０が反射率の低い材料で形成されている場合は、反射防止層８２０を形成しなくてもよい。
【００８５】
次いで、反射防止層８２０上に、フォトレジスト層７３０を形成する。次いで、露光および現像により、フォトレジスト層７３０を、平面視で第１ビア４４０の形状にパターニングする。
【００８６】
次いで、図１２（ａ）および図１２（ｂ）のように、フォトレジスト層７３０をマスクとして、ＲＩＥにより、反射防止層８２０および第２マスク層５４０をエッチングする。このときのエッチング条件は、第１マスク層５２０よりも第２マスク層の方がエッチングされやすい条件とする。これにより、第２マスク層５４０のみがエッチングされる。一方、第１マスク層５２０はエッチングされずに残存する。このようにして、第２マスク層５４０に、平面視で第１ビア４４０の形状を有する第１ビアマスクを形成する（第１ビアマスク形成工程）。次いで、反射防止層８２０およびフォトレジスト層７３０をプラズマアッシングにより除去する。
【００８７】
次いで、図１３（ａ）および図１３（ｂ）のように、第１マスク層５２０および第２マスク層５４０上に、反射防止層８２０を形成する。さらに、反射防止層８２０上に、フォトレジスト層７３０を形成する。次いで、露光および現像により、フォトレジスト層７３０を、平面視で第１配線４２０の形状にパターニングする。
【００８８】
このとき、図１３（ａ）は、フォトレジスト層７３０のパターニングの際に、アライメントがずれた場合を示している。図１３（ａ）のように、平面視で第１ビア４４０の形状にパターニングされた第２マスク層５４０は、平面視で第１配線４２０の形状にパターニングされたフォトレジスト層７３０よりも外側にはみ出している。
【００８９】
次いで、図１４（ａ）および図１４（ｂ）のように、フォトレジスト層７３０をマスクとして、ＲＩＥにより、反射防止層８２０および第１マスク層５２０をエッチングする。このときのエッチング条件は、第２マスク層５４０よりも第１マスク層５２０の方がエッチングされやすい条件とする。これにより、第１マスク層５２０のうち、平面視でフォトレジスト層７３０または第２マスク層５４０と重なっていない部分はエッチングされる。一方、第２マスク層５４０と、第１マスク層５２０のうち、平面視でフォトレジスト層７３０または第２マスク層５４０と重なっている部分とは、エッチングされずに残存する。このようにして、第１マスク層５２０に、平面視で第１配線４２０の形状を有する第１配線マスクを形成する（第１配線マスク形成工程）。ここでいう「平面視で第１配線４２０の形状を有する」とは、少なくとも平面視で第１配線４２０の形状を含むことをいい、平面視で第１配線４２０から第１ビア４４０がはみ出した部分の形状を含んでいてもよい。次いで、反射防止層８２０およびフォトレジスト層７３０をプラズマアッシングにより除去する。
【００９０】
このようにして、第２マスク層５４０に第１ビアマスクと、第１マスク層５２０に第２配線マスクとを形成する。このとき、第２マスク層５４０に形成された第１ビアマスクの一部は、平面視で第２配線マスクのうち、第１ビアマスクと重ならない部分からはみ出して形成されていてもよい。また、このとき、第１マスク層５２０に形成された第１配線マスクのうち、第１ビアマスクと重なっている部分の側面は、第１ビアマスクの側面と同一面を形成している。
【００９１】
次いで、図１５（ａ）および図１５（ｂ）のように、第１配線マスク（第１マスク層５２０）および第１ビアマスク（第２マスク層５４０）をマスクとして、ＲＩＥにより、金属層４００を平面視で第１配線４２０の形状にエッチングする。このときのエッチング条件は、第１マスク層５２０および第２マスク層５４０よりも、金属層４００の方がエッチングされやすい条件とする。これにより、第１マスク層５２０および第２マスク層５４０は残存し、金属層４００のみがエッチングされる。これにより、平面視で第１配線４２０の形状を有する金属パターンを形成する（金属パターン形成工程）。
【００９２】
次いで、図１６（ａ）および図１６（ｂ）のように、第１ビアマスク（第２マスク層５４０）をマスクとして、ＲＩＥにより、第１マスク層５２０をエッチングする。このときのエッチング条件は、金属層４００および第２マスク層５４０よりも、第１マスク層５２０の方がエッチングされやすい条件とする。これにより、金属層４００および第２マスク層５４０は残存し、第１マスク層５２０のみが平面視で第１ビアマスクと同一形状にエッチングされる。
【００９３】
次いで、図１７（ａ）および図１７（ｂ）のように、第１ビアマスク（第２マスク層５４０）、および平面視で第１ビアマスクと同一形状にパターニングされた第１マスク層５２０をマスクとして、金属パターンを部分的にエッチングする。これにより、第１配線４２０および第１ビア４４０を形成する（以上、第１ビアパターン形成工程）。
【００９４】
次いで、図１８（ａ）および図１８（ｂ）のように、第１マスク層５２０および第２マスク層５４０を残した状態で、パターニングされた第１配線４２０および第１ビア４４０を覆うように、第１絶縁層３３０を形成する（第１絶縁層形成工程）。ここでは、たとえば、第１絶縁層３３０として、塗布法により、ポーラスＭＳＱ膜を形成する。
【００９５】
次いで、図１９（ａ）および図１９（ｂ）のように、第１絶縁層形成工程の後に、ＣＭＰにより、第１絶縁層３３０の上面を平坦化する（平坦化工程）。このとき、第１配線マスク（第１マスク層５２０）および第１ビアマスク（第２マスク層５４０）を除去するとともに、第１絶縁層３３０の上面を平坦化する。これにより、第１ビア４４０の上面を第１絶縁層３３０から露出させる。このように、平坦化工程と同時に第１配線マスクおよび第１ビアマスクを除去することにより、マスクを除去する工程を省略することができる。また、マスクを除去する工程の選択エッチングにおいて、金属層４００にエッチング不良が形成されることを回避することができる。さらに、マスクを除去する工程がウェットエッチングの場合に、金属層４００が剥離してしまうことを回避することができる。
【００９６】
以降の工程は、第１の実施形態と同様である。
【００９７】
次に、第２の実施形態の効果について説明する。
【００９８】
ここで、比較例として、ダマシン法により、第１配線４２０上に、第１ビア４４０を形成したとき、平面視で第１ビア４４０の位置が第１配線４２０から外側にずれた場合を考える。この場合、第１ビア４４０の底面が第１配線４２０の上面と接する面積が小さくなる。このため、その後のＣＭＰ工程などにより、第１ビア４４０が第１配線４２０から分断されてしまう可能性がある。また、接触面積が小さいため、第１配線４２０と第１ビア４４０との接触抵抗が高くなる可能性がある。
【００９９】
一方、第２の実施形態によれば、ハードマスク層として、上層の第１ビアマスクを形成した後に、下層の第１配線マスクを形成する。その後、これらのマスクを用いて、第１配線４２０および第１ビア４４０を形成する。このようにして形成された半導体装置１０は、以下の構成を備えている。第１ビア４４０の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分から外側にはみ出している。また、第１配線４２０のうち、第１ビア４４０と重なっている部分の側面は、第１ビア４４０の側面と同一面を形成している。すなわち、第１ビア４４０の底面の全面は、第１配線４２０の上面と接している。これにより、ＣＭＰ工程などにおいて、第１ビア４４０が第１配線４２０から分断されることを抑制することができる。すなわち、安定的に第１配線４２０と第１ビア４４０とを接続することができる。また、比較例よりも、第１配線４２０と第１ビア４４０との接触抵抗を低くすることができる。
【０１００】
（第３の実施形態）
図２０〜図２９は、第３の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第３の実施形態は、以下の点を除いて、第１の実施形態または第２の実施形態と同様である。図２９のように、第１ビア４４０の側面の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分の直線に沿って切られている。また、第１配線４２０のうち、平面視で第１ビア４４０と重なっている部分の側面は、直線に沿って切られた第１ビア４４０の側面と同一面を形成している。以下、詳細を説明する。
【０１０１】
図２０〜２９は、第３の実施形態に係る半導体装置１０の一部を示している。図２０（ａ）〜図２９（ａ）は、第１配線層３０の上面から見た平面図である。また、図２０（ｂ）〜図２８（ｂ）は、それぞれ図２０（ａ）〜図２９（ａ）のＤ−Ｄ'線断面図である。
【０１０２】
まず、第３の実施形態に係る半導体装置１０の構成から説明する。
【０１０３】
ここで、図２９（ａ）のように、第１ビア４４０は、たとえば、平面視で円または楕円の一部である。また、第１ビア４４０の側面の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分の直線（図中点線）に沿って切られている。
【０１０４】
図２９（ｂ）のように、第１配線４２０のうち、平面視で第１ビア４４０と重なっている部分の側面は、直線に沿って切られた第１ビア４４０の側面と同一面を形成している。また、第１の実施形態と同様に、第１ビア４４０の底面の全面は、第１配線４２０の上面と接している。
【０１０５】
次に、第３の実施形態に係る半導体装置１０の製造方法について説明する。第３の実施形態は、第１配線マスクを先に形成する点を除いて、第２の実施形態と同様である。
【０１０６】
まず、図２に示したように、第１の実施形態と同様にして、半導体基板１００に半導体素子２０を形成する。次いで、下層絶縁層３２０に、コンタクトプラグ４１０を形成する。
【０１０７】
次いで、図２０（ａ）および図２０（ｂ）のように、下層絶縁層３２０上の全面に、金属層４００を形成する。金属層４００を、たとえば、スパッタにより形成する。
【０１０８】
次いで、図２１（ａ）および図２１（ｂ）のように、金属層４００上に、ハードマスク層として、第１マスク層５２０および第２マスク層５４０を順次積層する。第２の実施形態と同様に、第２マスク層５４０を、第１マスク層５２０と異なる材料により形成する。ここでは、たとえば、下層の第１マスク層５２０として、プラズマＣＶＤにより、ＳｉＯ２を形成し、その後、上層の第２マスク層５４０として、プラズマＣＶＤにより、アモルファスＳｉを形成する。
【０１０９】
次いで、第２マスク層５４０上に、たとえば、塗布法により、反射防止層８２０を形成する。次いで、反射防止層８２０上に、フォトレジスト層７３０を形成する。次いで、露光および現像により、フォトレジスト層７３０を、平面視で第１配線４２０の形状にパターニングする。
【０１１０】
次いで、図２２（ａ）および図２２（ｂ）のように、フォトレジスト層７３０をマスクとして、ＲＩＥにより、反射防止層８２０、第２マスク層５４０および第１マスク層５２０の順でエッチングする。このとき、エッチング条件に制限はなく、第１マスク層５２０が所望の形状にエッチングされれば、いかなるエッチング条件であってもよい。たとえば、それぞれの層を異なるエッチング条件でエッチングしてもよい。一方で、これら３層を一度にエッチングしてもよい。このようにして、第１マスク層５２０および第２マスク層５４０をパターニングして、平面視で第１配線４２０の形状を有する第１配線マスクを形成する。
【０１１１】
次いで、図２３（ａ）および図２３（ｂ）のように、反射防止層８２０およびフォトレジスト層７３０をプラズマアッシングにより除去する。
【０１１２】
次いで、図２４（ａ）および図２４（ｂ）のように、第１マスク層５２０および第２マスク層５４０上に、反射防止層８２０を形成する。さらに、反射防止層８２０上に、フォトレジスト層７３０を形成する。次いで、露光および現像により、フォトレジスト層７３０を平面視で第１ビア４４０の形状にパターニングする。
【０１１３】
このとき、図２４（ａ）は、フォトレジスト層７３０のパターニングの際に、アライメントがずれた場合を示している。図２４（ａ）のように、平面視で第１ビア４４０の形状にパターニングされたフォトレジスト層７３０は、平面視で第１配線４２０の形状にパターニングされた第１マスク層５２０よりも外側にずれている。
【０１１４】
次いで、図２５（ａ）および図２５（ｂ）のように、フォトレジスト層７３０をマスクとして、ＲＩＥにより、反射防止層８２０および第１マスク層５２０をエッチングする。このときのエッチング条件は、第１マスク層５２０よりも第２マスク層５４０の方がエッチングされやすい条件とする。これにより、第２マスク層５４０のうち、平面視でフォトレジスト層７３０と重なっていない部分は、エッチングされる。一方、先にパターニングされた第１マスク層５２０は残存する。次いで、反射防止層８２０およびフォトレジスト層７３０をプラズマアッシングにより除去する。
【０１１５】
このようにして、第２マスク層５４０に第１ビアマスクと、第１マスク層５２０に第２配線マスクとを形成する。このとき、第１ビアマスクの側面の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分の直線に沿って切られている。また、第１配線マスクのうち、第１ビアマスクと重なっている部分の側面は、直線に沿って切られた第１ビア４４０の側面と同一面を形成している。
【０１１６】
次いで、図２６（ａ）および図２６（ｂ）のように、第１配線マスク（第１マスク層５２０）および第１ビアマスク（第２マスク層５４０）をマスクとして、ＲＩＥにより、金属層を平面視で第１配線４２０の形状にエッチングする。このときのエッチング条件は、第１マスク層５２０および第２マスク層５４０よりも、金属層４００の方がエッチングされやすい条件とする。これにより、第１マスク層５２０および第２マスク層５４０は残存し、金属層４００のみがエッチングされる。これにより、平面視で第１配線５２０の形状を有する金属パターンを形成する（金属パターン形成工程）。
【０１１７】
次いで、図２７（ａ）および図２７（ｂ）のように、第１ビアマスク（第２マスク層５４０）をマスクとして、ＲＩＥにより、第１マスク層５２０をエッチングする。
【０１１８】
次いで、図２８（ａ）および図２８（ｂ）のように、第１ビアマスク（第２マスク層５４０）、および平面視で第１ビアマスクと同一形状にパターニングされた第１マスク層５２０をマスクとして、金属パターンを部分的にエッチングする。次いで、プラズマエッチングにより、第１配線マスク（第１マスク層５２０）および第１ビアマスク（第２マスク層５４０）を除去する。このようにして、第１配線４２０および第１ビア４４０を形成する（以上、第１ビアパターン形成工程）。
【０１１９】
次いで、図２９（ａ）および図２９（ｂ）のように、パターニングされた第１配線４２０および第１ビア４４０を覆うように、第１絶縁層３３０を形成する（第１絶縁層形成工程）。第２の実施形態と同様にして、たとえば、第１絶縁層３３０として、塗布法により、ポーラスＭＳＱ膜を形成する。
【０１２０】
第１絶縁層形成工程の後に、ＣＭＰにより、第１絶縁層３３０の上面を平坦化する（平坦化工程）。これにより、第１ビア４４０の上面を第１絶縁層３３０から露出させる。第２の実施形態では、第１配線マスクおよび第１ビアマスクを除去するとともに、第１絶縁層３３０の上面を平坦化したが、この場合のように、予め第１配線マスクおよび第１ビアマスクを除去してから、第１絶縁層形成工程および平坦化工程を行ってもよい。
【０１２１】
以降の工程は、第１の実施形態と同様である。
【０１２２】
次に、第３の実施形態の効果について説明する。
【０１２３】
ここで、比較例として、ダマシン法により、第１配線４２０上に、第１ビア４４０を形成したとき、平面視で第１ビア４４０の位置が第１配線４２０から外側にずれた場合を、再度考える。隣接する二つの第１配線４２０の間の距離が狭い場合、上記のようにずれた第１ビア４４０と、隣接する第１配線４２０との間で、第１絶縁層３３０の絶縁破壊が起きる可能性がある。また、経時的な絶縁破壊（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）も起こりやすくなる可能性がある。
【０１２４】
一方、第３の実施形態によれば、ハードマスク層として、下層の第１配線マスクを形成した後に、上層の第１ビアマスクを形成する。このとき、上層の第１ビアマスクは、平面視で下層の第１配線マスクよりも外側にはみ出すことがない。その後、これらのマスクを用いて、第１配線４２０および第１ビア４４０を形成する。このようにいて形成された半導体装置１０は、以下の構成を備えている。第１ビア４４０の側面の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分の直線に沿って切られている。また、第１配線４２０のうち、第１ビア４４０と重なっている部分の側面は、直線に沿って切られた第１ビア４４０の側面と同一面を形成している。すなわち、第１ビア４４０は、平面視で隣接する第１配線４２０側にはみ出している部分がない。これにより、配線間耐圧のよい微細配線構造を得ることができる。また、ＴＤＤＢも抑制することができる。
【０１２５】
次に、図３０および図３１を用い、第３の実施形態の変形例について説明する。図３０および図３１は、第３の実施形態に係る半導体装置１０の変形例を示す図である。それぞれ、第１ビアパターン形成工程まで行った状態を示している。この変形例では、第１ビアマスク形成工程で用いるフォトマスクは、第１配線４２０を得るための第１パターンと、第１ビア４４０を得るための第２パターンと、を有している。また、第２パターンのうち、第１配線４２０の延伸方向と直交する方向の幅は、第１パターンよりも広い。以下詳細を説明する。
【０１２６】
図３０（ａ）および図３０（ｂ）は、第３の実施形態の第１の変形例として、第１ビアマスクの直径を、第１配線４２０の幅よりも大きく設計した場合を示している。上述の図２４（ａ）および図２４（ｂ）の工程において、第１ビアマスクを得るための第２パターンのうち、第１配線４２０の延伸方向と直交する方向の幅が、第１パターンよりも広いフォトマスクを用いる。これにより、第１ビアマスクを形成するためのフォトレジスト層７３０の直径は、第１配線４２０の幅よりも大きく形成される。しかし、このとき、第２マスク層５４０は、第１マスク層５２０とともに、第１配線４２０の幅で形成されている。このため、第１ビアマスクが第１配線マスクの幅よりも外側にはみ出て形成されることはない。
【０１２７】
図３０（ａ）のように、第１ビア４４０の側面の一部と、当該一部と対向する側の側面とは、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分の直線に沿って切られている。
【０１２８】
また、図３０（ｂ）のように、第１配線のうち、第１ビア４４０と重なっている部分の二つの互いに対抗する側面は、それぞれ、直線に沿って切られた第１ビア４４０の側面と同一面を形成している。
【０１２９】
また、図３１（ａ）および図３１（ｂ）は、第３の実施形態の第２の変形例として、第１ビアマスクを第１配線４２０と直交する方向にストライプ形状を有する場合を示している。上述の図２４（ａ）および図２４（ｂ）の工程において、第１ビアマスクを得るための第２パターンが、第１配線４２０の延伸方向と直交する方向に長いストライプ形状を有しているフォトマスクを用いる。これにより、第１ビアマスクを形成するためのフォトレジスト層７３０は、平面視で第１配線４２０と重なる部分が確実に形成される。また、第１ビアマスクのうち、第１配線４２０の延伸方向と直交する方向の幅を、第１配線４２０と等しく形成することができる。
【０１３０】
第３の実施形態のうち、第２の変形例の他の特徴は、第１ビア４４０の平面視での形状が矩形状である点を除いて、第１の変形例と同様である。
【０１３１】
上記のように、第３の実施形態の二つの変形例によれば、第１ビアマスクを得るためのパターンのうち、第１配線４２０の延伸方向と直交する方向の幅が、第１配線マスクの幅よりも広いフォトマスクを用いる。これにより、アライメントずれが起こった場合であっても、第１配線４２０と第１ビア４４０との接続不良を防止することができる。一方で、第１ビアマスクを大きく設計しても、平面視の第１ビア４４０の形状は、自己整合的に第１配線４２０の幅となるように形成される。したがって、第３の実施形態と同様に、配線間耐圧がよい。
【０１３２】
以上の第２の実施形態および第３の実施形態では、たとえば、図１５（ａ）および図１５（ｂ）のように、第１配線マスク（第１マスク層５２０）および第１ビアマスク（第２マスク層５４０）をマスクとして、ＲＩＥにより、金属層４００を下層絶縁層３２０までエッチングする方法を説明した。一方で、別の方法として以下のような方法も考えられる。まず、金属パターン形成工程のうち、金属パターンを形成する工程において、金属層４００を部分的にエッチングして、金属層４００の上部に金属パターンを形成するとともに、当該金属層４００の底部を残存させる。次いで、第１ビアパターン形成工程において、第１ビア４４０を形成するとともに、金属層４００の底部をエッチングして、第１配線４２０を形成する。このように、第１ビアパターン形成工程において、はじめて下層絶縁層３２０が露出される。これにより、金属層４００のエッチングによって、下層絶縁層３２０、または下側に位置する第１絶縁層３３０が露出される時間を削減することができる。すなわち、下層絶縁層３２０、または下側に位置する第１絶縁層３３０が不測にエッチングされたり、劣化されたりすることを抑制することができる。
【０１３３】
（第４の実施形態）
図３２〜図４０は、第４の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。図３２〜図４０は、第４の実施形態に係る半導体装置１０の一部を示している。第４の実施形態は、第１配線４２０または第１ビア４４０が保護メタル層４６０またはエッチングストッパ層４８０（第１エッチングストッパ層）を含む点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１３４】
まず、第４の実施形態に係る半導体装置１０の構成から説明する。
【０１３５】
ここで、図４０のように、第１配線４２０の底部には、第１配線４２０を保護する保護メタル層４６０が設けられている。第１配線４２０は、保護メタル層４６０を介して、下層絶縁層３２０に形成されたコンタクトプラグ４１０に接続している。また、第１ビア４４０の上部には、第１ビア４４０を保護する保護メタル層４６０が設けられている。ただし、第１配線４２０および第１ビア４４０の側面には、保護メタル層４６０は形成されていない。このため、第１配線４２０および第１ビア４４０において、平面方向の結晶粒は、第１の実施形態と同様に大きい状態である。
【０１３６】
保護メタル層４６０は、第１配線４２０および第１ビア４４０に用いられる金属よりも、第１絶縁層３３０との密着性がよい材料が用いられる。これにより、第１配線４２０と下層側のビア（不図示）等と安定的に接続することができる。また、保護メタル層４６０は、第１配線４２０および第１ビア４４０に用いられる金属よりも、プロセス耐性がある材料であることが好ましい。具体的には、保護メタル層４６０の材料は、ＴｉＮ、ＴａＮ、ＷＮ、ＲｕＮ、ＴｉまたはＲｕなどである。これにより、第１配線層３０を平坦化する工程において、保護メタル層４６０よりも下に位置する第１ビア４４０等の劣化を抑制することができる。
【０１３７】
また、図４０のように、複数の第１配線層３０が積層されている。下側に位置する第１配線層３０の第１ビア４４０は、当該第１ビア４４０の上部に形成された保護メタル層４６０、および上側に位置する第１配線層３０の第１配線４２０のうち、下部に形成された保護メタル層４６０を介して、上側に位置する第１配線４２０と接続している。
【０１３８】
次に、第４の実施形態に係る半導体装置１０の製造方法について説明する。第４の実施形態は、第１配線４２０または第１ビア４４０のうち、いずれかの境界の位置に、保護メタル層４６０またはエッチングストッパ層４８０を形成する点を除いて、第１の実施形態と同様である。
【０１３９】
まず、第１の実施形態と同様にして、半導体基板１００に半導体素子２０を形成する。次いで、下層絶縁層３２０に、コンタクトプラグ４１０を形成する。
【０１４０】
次いで、図３２のように、下層絶縁層３２０上の全面に、スパッタにより、保護メタル層４６０を形成する。保護メタル層４６０として、たとえば、スパッタにより、ＴｉＮを成膜する。次いで、保護メタル４６０上に、スパッタにより、金属層４００を形成する。金属層４００として、たとえば、スパッタにより、Ｗを成膜する。次いで、金属層４００上に、保護メタル層４６０を形成する。この保護メタル層４６０としては、下層側の保護メタル層４６０と同じ材料を用いることができる。
【０１４１】
次いで、図３３のように、保護メタル４６０上に、第１フォトレジスト層７１０を形成する。次いで、プラズマＣＶＤにより、ハードマスク層５６０を形成する。ハードマスク層５６０として、たとえば、プラズマＣＶＤにより、低温で形成したＳｉＯ２を成膜する。次いで、ハードマスク層５６０上に、反射防止層８２０を形成する。次いで、反射防止層８２０上に、第２フォトレジスト層７２０を形成する。次いで、露光および現像により、第２フォトレジスト層７２０を、平面視で第１配線４２０の形状にパターニングする。
【０１４２】
次いで、図３４のように、第２フォトレジスト層７２０をマスクとして、ＲＩＥにより、反射防止層８２０、ハードマスク層５６０および第１フォトレジスト層７１０とともに、保護メタル層４６０および金属層４００をエッチングする。これにより、第１配線４２０の形状を有する金属パターンを形成する。
【０１４３】
次いで、図３５のように、平面視で第１配線４２０の形状を有する金属パターン上に、第１フォトレジスト層７１０、ハードマスク層５６０、反射防止層８２０および第２フォトレジスト層７２０を形成する。次いで、露光および現像により、第２フォトレジスト層７２０を、平面視で第１ビア４４０の形状にパターニングする。
【０１４４】
次いで、図３６のように、第２フォトレジスト層７２０をマスクとして、ＲＩＥにより、反射防止層８２０、ハードマスク層５６０および第１フォトレジスト層７１０とともに、金属パターンを部分的にエッチングする。このとき、上層側の保護メタル層４６０から金属層４００の中間までをエッチングする。これにより、第１配線４２０および第１ビア４４０を形成する。
【０１４５】
次いで、図３７のように、プラズマアッシングにより、第１フォトレジスト層７１０、ハードマスク層５６０、反射防止層８２０および第２フォトレジスト層７２０を除去する。このとき、金属層４００の上面は、保護メタル層４６０によって保護されている。これにより、プラズマアッシングにより、金属層４００の上面が酸化されることがない。
【０１４６】
次いで、図３８のように、パターニングされた下層の保護メタル層４６０、第１配線４２０、第１ビア４４０および上層の保護メタル層４６０を覆うように、第１絶縁層３３０を形成する。第１絶縁層３３０として、たとえば、塗布法により、ポーラスＭＳＱを成膜する。
【０１４７】
次いで、図３９のように、ＣＭＰにより、第１絶縁層３３０の上面を平坦化する。これにより、第１ビア４４０の上面、すなわち保護メタル層４６０の上面を第１絶縁層３３０から露出させる。また、ＣＭＰを途中まで実施し、ドライエッチングでエッチバックしてもよい。
【０１４８】
次いで、図４０のように、上記した同様の手順により、下側に位置する第１配線層３０上に、同様の保護メタル層４６０を有する第１配線層３０を形成する。このとき、下側に位置する第１配線層３０の第１ビア４４０を、上側に位置する第１配線層３０の第１配線４２０に接続するように形成する。また、下側の第１ビア４４０を、当該第１ビア４４０の上部に形成された保護メタル層４６０、および上側の第１配線４２０のうち、下部に形成された保護メタル層４６０を介して、上側に位置する第１配線４２０と接続する。
【０１４９】
以降の工程は、第１の実施形態と同様である。
【０１５０】
次に、第４の実施形態の効果について説明する。第４の実施形態によれば、第１配線４２０または第１ビア４４０が保護メタル層４６０またはエッチングストッパ層４８０を含んでいる。図４０で示した半導体装置１０では、第１配線４２０の下部、および第１ビア４４０の上部に、保護メタル層４６０が設けられている。これにより、下側または上側に位置する第１配線層３０との密着性を向上させることができる。また、第１ビア４４０の上部に保護メタル層４６０が形成されていることにより、第１絶縁層３３０の上面をＣＭＰにより平坦化する工程において、保護メタル層４６０よりも下に位置する第１ビア４４０等の劣化を抑制することができる。また、第１ビア４４０の上部に保護メタル層４６０が形成されていることにより、第２フォトレジスト層７２０等をプラズマアッシングする工程において、保護メタル層４６０よりも下に位置する第１ビア４４０等が酸化されることを抑制することができる。
【０１５１】
次に、図４１〜図４３を用い、第４の実施形態の変形例について説明する。図４１〜図４３は、第４の実施形態に係る半導体装置１０の変形例を示す図である。それぞれの変形例は、第１配線４２０または第１ビア４４０において、保護メタル層４６０またはエッチングストッパ層４８０が形成されている位置が異なっている。以下、詳細を説明する。
【０１５２】
図４１（ａ）の場合では、第１ビア４４０の上部のみに、保護メタル層４６０が形成されている。これにより、上記した第４の実施形態と同様の効果をえることができる。このように、下側に位置する第１ビア４４０の上部、または上側に位置する第１配線４２０の下部のいずれか一方に、保護メタル層４６０を有していることにより、相互の密着性を向上させることができる。
【０１５３】
図４１（ｂ）の場合では、第１ビア４４０の下部に、導電材料からなるエッチングストッパ層４８０（第１エッチングストッパ層）を備えている。この場合、広義の意味で、第１配線４２０の上部のうち、少なくとも平面視で第１ビア４４０と重なる部分に、エッチングストッパ層４８０が設けられていることと同一である。エッチングストッパ層４８０は、第１配線４２０または第１ビア４４０を形成するための材料とは異なる材料により形成されている。エッチングストッパ層４８０は、上述した金属層４００をエッチングする工程において、当該金属層４００よりもエッチング速度が遅い材料により形成されている。具体的には、上述した保護メタル層４６０と同様の材料を用いることができる。
【０１５４】
図４１（ｂ）のような形状を得るためには、下記のようにして、形成する。まず、金属層４００のうち、第１配線４２０の上部のうち、少なくとも平面視で第１ビア４４０と重なる部分に、エッチングストッパ層４８０を形成する。次いで、第１配線４２０に沿ったパターンを有する金属パターンを形成する。次いで、第１ビアパターン形成工程において、金属パターンをエッチングストッパ層４８０までエッチングする。次いで、エッチングストッパ層４８０をエッチングする。これにより、第１ビア４４０の下部（第１配線４２０の上部）に、エッチングストッパ層４８０を有する第１ビア４４０を形成する。以降の工程は、第４の実施形態と同様である。
【０１５５】
図４１（ｂ）の変形例によれば、第１ビアパターン形成工程において、エッチングストッパ層４８０の位置により、第１ビア４４０の底部の位置を決定することができる。エッチング時間により制御する場合と比較して、安定的に第１ビア４４０を形成することができる。
【０１５６】
図４１（ｃ）の場合では、第１ビア４４０の下部に、エッチングストッパ層４８０が設けられているとともに、第１ビア４４０の上部に、保護メタル層４６０が設けられている。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１５７】
図４１（ｄ）の場合では、第１配線４２０の底部に、保護メタル層４６０が設けられているとともに、第１ビア４４０の底部に、エッチングストッパ層４８０が設けられている。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１５８】
図４２（ａ）の場合では、第１配線４２０の底部に、保護メタル層４６０が設けられている点を除いて、図４１（ｃ）の構成と同様である。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１５９】
図４２（ｂ）の場合では、第１配線４２０の底部に、保護メタル層４６０が設けられているとともに、第１配線４２０の上部のうち、平面視で第１配線４２０と重なる領域に、エッチングストッパ層４８０が設けられている。図４２（ｂ）の場合、エッチングストッパ層４８０が、平面視で第１配線４２０と重なる領域に形成されている点で、図４１（ｂ）の場合と異なる。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１６０】
図４２（ｃ）の場合では、第１配線４２０の上部のうち、平面視で第１配線４２０と重なる領域に、エッチングストッパ層４８０が設けられている。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１６１】
図４２（ｄ）の場合では、第１配線４２０の上部のうち、平面視で第１配線４２０と重なる領域に、エッチングストッパ層４８０が設けられているとともに、第１ビア４４０の上部に、保護メタル層４６０が設けられている。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１６２】
図４３の場合では、第１配線４２０の底部のみに、保護メタル層４６０が設けられている。この場合も、第４の実施形態と同様の効果を得ることができる。第１配線４２０を、保護メタル層４６０を介して、下側に位置するビア（コンタクトプラグ４１０等）と安定的に接続することができる。
【０１６３】
以上、第４の実施形態では、第１配線４２０および第１ビア４４０は、同一の金属からなる場合を説明したが、エッチングストッパ層４８０を設ける場合は、第１配線４２０と第１ビア４４０は異なる金属により形成されていてもよい。ただし、少なくとも第１ビア４４０は、エッチングストッパ層４８０とエッチング選択性がある材料により形成されていることが好ましい。
【０１６４】
以上、第４の実施形態では、保護メタル層４６０またはエッチングストッパ層４８０は、同一の金属からなる場合を説明したが、保護メタル層４６０またはエッチングストッパ層４８０が複数形成されている場合は、それぞれの層が異なる金属により形成されていてもよい。
【０１６５】
（第５の実施形態）
図４４は、第５の実施形態に係る半導体装置１０の構成を示す断面図である。第５の実施形態は、以下の点を除いて、第１の実施形態と同様である。半導体基板１００上には、コンタクトプラグ４１０が接している。下層ビア形成層３２は、コンタクトプラグ４１０上で、かつ、第１配線４２０が設けられた第１絶縁層３３０よりも下に位置している。また、この下層ビア形成層３２は、コンタクトプラグ４１０上に接続する下層ビア４３０と、下層ビア４３０の側面と接する第１絶縁層３３０と、を備えている。また、下層ビア４３０の側面の少なくとも一部は、金属の結晶粒を分断している。以下、詳細を説明する。
【０１６６】
図４４のように、半導体基板１００には、半導体素子２０が設けられている。半導体基板１００上には、下層絶縁層３２０が設けられている。下層絶縁層３２０およびライナー絶縁層３１０に設けられた開口には、コンタクトプラグ４１０が設けられている。このコンタクトプラグ４１０は、当該開口において、ソース領域２１０またはドレイン領域２２０等に接続している。コンタクトプラグ４１０は、当該コンタクトプラグ４１０の底部および側面に設けられたバリアメタル層４６１と、Ｗなどの金属４１１と、を備えている。なお、バリアメタル層４６１は、保護メタル層４６０またはエッチングストッパ層４８０と同様の材料により形成されている。また、Ｗなどの金属４１１は、ＣＶＤにより形成されている。
【０１６７】
半導体基板１００上には、下層ビア形成層３２が設けられている。下層ビア形成層３２は、下層ビア４３０および第１絶縁層３３０を備えている。この下層ビア形成層３２は、第１配線４２０を含まない点を除いて、第１配線層３０と同様にして形成されている。また、下層ビア４３０は、コンタクトプラグ４１０上で、当該コンタクトプラグ４１０に接続している。また、下層ビア形成層３２の第１絶縁層３３０は、下層ビア４３０の側面と接している。なお、下層ビア形成層３２の第１絶縁層３３０は、第１配線層３０の第１絶縁層３３０と異なる材料により形成されていてもよい。
【０１６８】
下層ビア４３０の側面の少なくとも一部は、金属の結晶粒を分断している。好ましくは、下層ビア４３０の側面の全周は、金属の結晶粒を分断している。言い換えれば、下層ビア４３０の側面には、少なくとも一つ以上の金属の結晶粒が分断された面が形成されている。好ましくは、下層ビア４３０の側面の全ての側面には、少なくとも一つ以上の金属の結晶粒が分断された面が形成されている。このような構造にすることにより、下層ビア４３０が微細化した場合でも、下層ビア４３０の抵抗を低くすることができる。
【０１６９】
ここで、コンタクトプラグ４１０の幅が小さい場合、抵抗の高いバリアメタル層４６１の占める割合が高くなる。このため、コンタクトプラグ４１０の幅が小さいほど、コンタクトプラグ４１０の抵抗は高くなる。上記のように、コンタクトプラグ４１０上に、抵抗の低い下層ビア４３０を設けることにより、コンタクトプラグ４１０および下層ビア４３０の全体として、抵抗を下げることができる。
【０１７０】
また、低抵抗化のため、コンタクトプラグ４１０は極力短く、下層ビア４３０はコンタクトプラグ４１０より長いことが好ましい。コンタクトプラグ４１０は、半導体素子２０に接続するために必要な最低限の長さ以上で、出来る限り短いことが好ましい。ここでいう「半導体素子２０に接続するために必要な最低限の長さ」とは、ゲート電極２４０上に設けられたコンタクトプラグ４１０が上層の下層ビア４３０と接続するために必要な最低限の長さをいう。また、下層絶縁層３２０の厚さは、上記したコンタクトプラグ４１０が半導体素子２０に接続するために必要な最低限の長さを有する範囲で薄いことが好ましい。
【０１７１】
また、下層ビア４３０は、平面視でコンタクトプラグ４１０と重なる部分が形成されている。下層ビア４３０の断面は、平面視でコンタクトプラグ４１０の断面よりも広くてもよい。下層ビア４３０の断面は、平面視でコンタクトプラグ４１０の断面よりも、露光および現像の際におけるアライメントマージン以上であることがこのましい。これにより、確実に下層ビア４３０をコンタクトプラグ４１０に接続することができる。
【０１７２】
下層ビア形成層３２は、第１配線４２０が設けられた第１絶縁層３３０よりも下に位置している。すなわち、下層ビア形成層３２上には、第１の実施形態と同様にして、第１配線層３０が形成されている。第１配線層３０には、第１配線４２０および第１ビア４４０が設けられている。第１配線４２０の底面は、下層ビア４３０の上面と接している。第１配線４２０の上面は、第１ビア４４０の底面に接している。第１絶縁層３３０は、少なくとも第１配線４２０の上面および第１ビア４４０の側面に接している。また、第１配線４２０および第１ビア４４０の側面の少なくとも一部は、金属の結晶粒を分断している。
【０１７３】
また、下層ビア４３０の上および／または下には、保護メタル層（不図示）が形成されてもよい。当該保護メタル層の材料は、たとえば、ＴｉＮ、ＴａＮ、ＷＮ、ＲｕＮ、ＴｉまたはＲｕなどである。この保護メタル層を有することにより、下層ビア４３０およびコンタクトプラグ４１０間または下層ビア４３０および第１配線４２０間の密着性向上や接触抵抗の安定化を実現することが可能である。
【０１７４】
次に、第５の実施形態に係る半導体装置１０の製造方法について説明する。
【０１７５】
まず、第１の実施形態と同様にして、半導体基板１００に半導体素子２０を形成する。次いで、ライナー絶縁層３１０上に、ＣＶＤにより、下層絶縁層３２０を形成する。次いで、下層絶縁層３２０およびライナー絶縁層３１０のうち、ゲート電極２４０、ソース領域２１０およびドレイン領域２２０上等をエッチングして、コンタクトホール（不図示）を形成する。次いで、当該コンタクトホールおよび下層絶縁層３２０上に、バリアメタル層４６１を形成する。次いで、ＣＶＤにより、Ｗなどの金属４１１をコンタクトホール内に埋め込む。次いで、ＣＭＰにより、下層絶縁層３２０の上面を平坦化する。これにより、下層絶縁層３２０に、コンタクトプラグ４１０を形成する。
【０１７６】
次いで、平坦化された下層絶縁層３２０上に、金属層４００をスパッタにより形成する。これにより、結晶粒の大きい金属層４００を形成することができる。次いで、金属層４００上に、フォトレジスト層（不図示）等の多層マスクを形成する。次いで、露光および現像により、多層マスクを平面視で下層ビア４３０の形状にパターニングする。次いで、当該多層マスクをマスクとして、金属層４００をパターニングする。このようにして、下層ビア４３０を形成する。これにより、金属層４００の結晶粒の大きい状態を維持したまま、下層ビア４３０の形状を微細化することができる。次いで、プラズマアッシングにより、多層マスクを除去する。
【０１７７】
次いで、下層ビア４３０を覆うように、第１絶縁層３３０を形成する。次いで、ＣＭＰにより、第１絶縁層３３０の上面を平坦化する。これにより、下層ビア４３０の上面を第１絶縁層３３０から露出させる。
【０１７８】
次いで、第１の実施形態と同様にして、第１配線層３０を形成する。以上のようにして、第５の実施形態の半導体装置１０を得る。
【０１７９】
第５の実施形態によれば、コンタクトプラグ４１０上に、下層ビア４３０が接している。また、下層ビア４３０の側面の少なくとも一部は、金属の結晶粒を分断している。言い換えれば、下層ビア４３０の側面には、少なくとも一つ以上の金属の結晶粒が分断された面が形成されている。ここで、コンタクトプラグ４１０の幅が小さい場合、抵抗の高いバリアメタル層４６１の占める割合が高くなる。このため、コンタクトプラグ４１０の幅が小さいほど、コンタクトプラグ４１０の抵抗は高くなる。また、このとき、コンタクトプラグ４１０の金属４１１をＣＶＤにより形成した場合、金属４１１の結晶粒は小さくなる。したがって、上記のように、高抵抗のコンタクトプラグ４１０上に、低抵抗の下層ビア４３０を形成することにより、コンタクトプラグ４１０および下層ビア４３０の全体として、抵抗を下げることができる。
【０１８０】
以上、第５の実施形態では、下層ビア形成層３２上に第１配線層３０が設けられている場合を説明したが、下層ビア形成層３２上にダマシン法により配線層が形成されていてもよい。
【０１８１】
（第６の実施形態）
図４５は、第６の実施形態に係る半導体装置１０の構成を示す断面図である。第６の実施形態は、以下の点を除いて、第１の実施形態と同様である。第１配線４２０は、同一の層に複数設けられている。第１絶縁層３３０は、複数の第１配線４２０の間にエアギャップ９００を有している。以下、詳細を説明する。
【０１８２】
図４４のように、第１の実施形態と同様に、半導体基板１００には、半導体素子２０が設けられている。また、半導体基板１００上には、下層絶縁層３２０が設けられている。下層絶縁層３２０上には、複数の第１配線層３０が設けられている。
【０１８３】
各々の第１配線層３０の同一層内に、複数の第１配線４２０が設けられている。また、同一層内に、複数の第１ビア４４０が設けられていてもよい。
【０１８４】
第１絶縁層３３０は、複数の第１配線４２０の間にエアギャップ９００を有している。ここでいう「エアギャップ９００」とは、第１絶縁層３３０に形成された空隙のことをいう。このエアギャップ９００は、第１絶縁層３３０がポーラスの場合、第１絶縁層３３０に形成される微細な空孔よりも大きい。これにより、第１絶縁層３３０の誘電率をさらに下げることができる。また、当該エアギャップ９００は、第１配線４２０の間隔が狭い場所に形成されている。
【０１８５】
第１の実施形態では、第１絶縁層３３０の比誘電率がたとえば、３．２以下である場合を述べたが、第６の実施形態では、エアギャップ９００を有する第１絶縁層３３０の比誘電率は上記範囲を超えていてもよい。具体的には、第１絶縁層３３０は、比誘電率が２．７以上のＳｉＣＯＨ膜、または比誘電率が３．７以上のＳｉＯＦ膜であってもよい。これにより、エアギャップ９００によって比誘電率を下げるとともに、第１絶縁層３３０の物理的強度を向上させることができる。すなわち、実装耐性を向上させることができる。
【０１８６】
次に、第６の実施形態の半導体装置１０の製造方法について説明する。製造方法のうち、第１配線層３０を形成する工程のみを説明する。
【０１８７】
たとえば、下層絶縁層３３０上に、金属層４００をスパッタにより形成する。第１の実施形態と同様にして、金属層４００をパターニングして、第１配線４２０および第１ビア４４０を形成する。
【０１８８】
次いで、第１絶縁層形成工程において、第１配線４２０および第１ビア４４０を覆うように、第１絶縁層３３０を形成する。ここでは、たとえば、ＣＶＤにより、第１絶縁層３３０を形成する。具体的には、たとえば、ＣＶＤにより、ポーラスＳｉＣＯＨ膜を形成する。このとき、第１配線４２０の間隔が狭い部分において、第１絶縁層３３０が十分に埋め込まれず、エアギャップ９００を形成することができる。
【０１８９】
同様の工程を複数の第１配線層３０に適用することにより、それぞれの第１配線層３０においても、エアギャップ９００を形成することができる。
【０１９０】
第６の実施形態によれば、第１絶縁層３３０は、複数の第１配線４２０の間にエアギャップ９００を有している。これにより、第１絶縁層３３０の比誘電率を、第１の実施形態よりもさらに下げることができる。一方で、第１絶縁層３３０において、比誘電率が高い材料を用いた場合であっても、エアギャップ９００を有していることにより、第１絶縁層３３０の比誘電率を下げることができる。これにより、エアギャップ９００によって比誘電率を下げるとともに、第１絶縁層３３０の物理的強度を向上させることができる。
【０１９１】
また、比較例として、第１絶縁層３３０にエアギャップ９００を形成した後に、ビアホールなどを形成する場合、ビアホールが誤ってエアギャップ９００に達してしまうことがある。このような不良が発生したとき、第１配線４２０間の短絡などが発生する可能性がある。一方、第６の実施形態によれば、第１配線４２０を形成した後に第１絶縁層３３０にエアギャップ９００を形成する。これにより、原理的に、ビアホールが誤ってエアギャップ９００に達してしまうような不良が発生しない。したがって、第１配線４２０間に短絡を起こすことなく、安定的にエアギャップ９００を形成することができる。
【０１９２】
（第７の実施形態）
図４６は、第７の実施形態に係る半導体装置１０の構成を示す断面図である。第７の実施形態は、第１配線層３０上にダマシン法により配線層（第２配線層４０および第３配線層５０）が形成されている点を除いて、第１の実施形態と同様である。
【０１９３】
図４６のように、第１の実施形態と同様に、半導体基板１００側から複数の第１配線層３０が設けられている。この半導体装置１０は、少なくとも一つ以上のロジック回路を有している。複数の第１配線層３０は、ロジック回路を形成するローカル配線層である。
【０１９４】
最上層に位置する第１配線層３０上には、第２配線層４０が設けられている。第２配線層４０は、第２配線６２０および第２絶縁層３６０を備えている。第２配線６２０の底面は、最上層の第１ビア４４０と接続している。また、第２配線６２０の底部および側面に、バリアメタル層（不図示）が設けられていてもよい。また、第２配線６２０内に埋め込まれた金属は、第１配線４２０および第１ビア４４０と異なる金属であってもよい。具体的には、第２配線６２０内の金属は、たとえば、Ｃｕである。
【０１９５】
また、第２絶縁層３６０は、第２配線６２０の側面と接している。第２絶縁層３６０は、たとえば、第１絶縁層３３０と同じ材料により形成されている。また、第１配線層３０と第２配線層４０との間に、エッチングストッパ層３４０が設けられていてもよい。このように、導電材料が第２配線６２０のみからなる第２配線層４０を設けることにより、第２配線層４０の上層に、デュアルダマシン法により、配線層を形成することができる。
【０１９６】
さらに、第２配線層４０上に、少なくとも一つ以上の第３配線層５０が設けられている。第３配線層５０は、第３ビア６４０、第３配線６６０および第３絶縁層３７０を備えている。第２配線４０上の第３ビア６４０の底面は、第２配線６２０に接続している。また、第３配線６６０は、第３ビア６４０の上面に接している。また、第３ビア６４０の底面ならびに側面、および第３配線６６０の底部ならびに側面に、バリアメタル層（不図示）が設けられていてもよい。また、第３ビア６４０および第３配線６６０内に埋め込まれた金属は、第１配線４２０および第１ビア４４０と異なる金属であってもよい。具体的には、第３ビア６４０および第３配線６６０内の金属は、たとえば、Ｃｕである。
【０１９７】
また、第３絶縁層３７０は、第３ビア６４０および第３配線６６０と接している。第３絶縁層３７０は、たとえば、第１絶縁層３３０と同じ材料により形成されている。また、第２配線層４０と第３配線層５０との間に、エッチングストッパ層３４０が設けられていてもよい。さらに、第３絶縁層３７０の第３配線６６０と接するように、エッチングストッパ層３４０が設けられていてもよい。
【０１９８】
第３配線層５０は、複数層形成されていてもよい。このとき、下側に位置する第３配線層５０の第３配線６６０の上面は、上側に位置する第３ビア６４０の底面に接している。
【０１９９】
また、最上層に位置する第３配線層５０は、たとえば、複数のローカル配線層を接続するグローバル配線層である。最上層に位置する第３配線層５０の第３絶縁層３７０（上層絶縁層３５０）は、下側に位置する第３配線層５０の第３絶縁層３７０と異なる材料により形成されていてもよい。具体的には、上層絶縁層３５０は、たとえば、ＳｉＯＦやＳｉＯ２などである。なお、最上層のグローバル配線層上に、バンプ電極（不図示）が設けられていてもよい。
【０２００】
次に、第７の実施形態に係る半導体装置１０の製造方法について説明する。
【０２０１】
まず、第１の実施形態と同様にして、複数の第１配線層３０を形成する。これにより、複数の第１配線層３０により、少なくとも一つ以上のロジック回路を有するローカル配線層を形成する。
【０２０２】
次いで、最上層に位置する第１配線層３０上に、第２絶縁層３６０を形成する。次いで、第２絶縁層３６０に、ＲＩＥにより、最上層の第１ビア４４０と接続する第２配線溝（不図示）を形成する。次いで、第２配線溝内および第２絶縁層３６０上に、スパッタにより、バリアメタル層（不図示）を形成する。次いで、バリアメタル層上に、スパッタにより、シードメタル層（不図示）を形成する。次いで、シードメタル層をシードとして、めっきにより、第２配線溝内に金属を埋め込む。次いで、ＣＭＰにより、第２絶縁層３６０上を平坦化する。これにより、第２配線６２０を形成する。このように、いわゆるシングルダマシン法により、第２配線層４０を形成する。
【０２０３】
次いで、第２配線６２０および第２絶縁層３６０上に、第３絶縁層３７０を形成する。次いで、第３絶縁層３７０に、第２配線６２０の上面に接する第３ビアホール（不図示）と、第３ビアホール上に接する第３配線溝（不図示）とを形成する。次いで、第３ビアホール内、第３配線溝内および第３絶縁層３７０上に、スパッタにより、バリアメタル層（不図示）を形成する。次いで、バリアメタル層上に、スパッタにより、シードメタル層（不図示）を形成する。次いで、シードメタル層をシードとして、めっきにより、第３ビアホールおよび第３配線溝内に金属を埋め込む。次いで、ＣＭＰにより、第３絶縁層３７０上を平坦化する。これにより、第３ビア６４０および第３配線６６０を形成する。このように、いわゆるデュアルダマシン法により、第３配線層５０を形成する。
【０２０４】
次いで、同様の手順により、複数の第３配線層５０を形成する。最上層に、グローバル配線層として、第３配線層５０を形成する。このようにして、多層配線構造を有する半導体装置１０を形成する。なお、第１配線層３０、第２配線層４０および第３配線層５０の間に、エッチングストッパ層３４０を形成してもよい。
【０２０５】
第７の実施形態によれば、第１配線層３０上に、ダマシン法により、第２配線層４０および第３配線層５０が形成されている。このように、ダマシン法による配線層を混在させることができる。また、多層配線構造において、上層側の配線またはビアは、下層側の配線またはビアよりも太い幅で形成されている。このため、上層の配線またはビアは、Ｃｕにより形成されていた方が低抵抗となる場合が考えられる。したがって、第７の実施形態のように、配線またはビアの幅に応じて、適宜、低抵抗となる配線層の構造を選択することができる。
【０２０６】
以上、第７の実施形態において、第２配線層４０をシングルダマシン法により形成する場合を説明したが、第１の実施形態と同様にして、予め第２配線６２０をパターニングして形成して、その後、第２絶縁層３６０を形成することにより、第２配線層４０を形成してもよい。
【０２０７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【０２０８】
１０ 半導体装置
２０ 半導体素子
３０ 第１配線層
３２ 下層ビア形成層
４０ 第２配線層
５０ 第３配線層
１００ 半導体基板
１２０ 素子分離領域
２１０ ソース領域
２２０ ドレイン領域
２３０ ゲート絶縁層
２４０ ゲート電極
２５０ 側壁絶縁膜
２６０ シリサイド層
３１０ ライナー絶縁層
３２０ 下層絶縁層
３３０ 第１絶縁層
３４０ エッチングストッパ層
３５０ 上層絶縁層
３６０ 第２絶縁層
３７０ 第３絶縁層
４００ 金属層
４０１ 第１側面
４０２ 結晶粒
４１０ コンタクトプラグ
４１１ 金属
４２０ 第１配線
４２２ 上層配線
４３０ 下層ビア
４４０ 第１ビア
４４２ バリアメタル層
４６０ 保護メタル層
４６１ バリアメタル層
４８０ エッチングストッパ層
５２０ 第１マスク層
５４０ 第２マスク層
５６０ ハードマスク層
６２０ 第２配線
６４０ 第３ビア
６６０ 第３配線
７１０ 第１フォトレジスト層
７２０ 第２フォトレジスト層
７３０ フォトレジスト層
８１０ 反射防止層
８２０ 反射防止層
９００ エアギャップ
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置における配線の微細化に伴い、様々な半導体装置の構造が提案されている。
【０００３】
特許文献１（特開平１１−１２１６１２号公報）には、以下のような半導体装置の製造方法が記載されている。まず、半導体基板上の層間絶縁膜に、溝を形成する。次いで、上記溝の内部に、金属を満たす。次いで、上記金属の一部を所定量エッチングする。これにより、下層配線および柱状接続部を、同一の金属により、一体構造として同時に形成する。これにより、信頼性の高い配線構造を得ることができるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１２１６１２号公報
【非特許文献】
【０００５】
【非特許文献１】Ｃ．Ｃａｂｒａｌ．Ｊｒ. ｅｔ．ａｌ．， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭＣ２０１０ "Ｍｅｔａｌｌｉｚａｔｉｏｎ Ｏｐｐｏｒｔｕｎｉｔｉｅｓ ａｎｄ Ｃｈａｌｌｅｎｇｅｓ ｆｏｒ Ｆｕｔｕｒｅ Ｂａｃｋ−Ｅｎｄ-ｏｆ−ｔｈｅ−Ｌｉｍｅ Ｔｅｃｈｎｏｌｏｇｙ"
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載の技術では、層間絶縁層に溝を形成した後に、当該溝に金属を埋め込んでいる。このため、溝の幅が小さくなるにつれて、形成される配線および柱状接続部（ビア）の抵抗が上昇する傾向にある。このため、本発明者らは、これらが低抵抗化するためには、配線およびビアの構造を新規なものにする必要があると考えた。
【課題を解決するための手段】
【０００７】
本発明によれば、
半導体基板と、
前記半導体基板上に設けられた第１配線と、
前記第１配線上に設けられ、底面が前記第１配線と接する第１ビアと、
前記半導体基板上に設けられ、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層と、
を備え、
前記第１配線および前記第１ビアのうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している半導体装置が提供される。
【０００８】
本発明によれば、
半導体基板と、
前記半導体基板上に設けられた第１配線と、
前記第１配線上に設けられ、底面が前記第１配線と接する第１ビアと、
前記半導体基板上に設けられ、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層と、
を備え、
前記第１配線および前記第１ビア中のフッ素の含有量は、１×１０１９ａｔｏｍｓ／ｃｃ未満である半導体装置が提供される。
【０００９】
本発明によれば、
半導体基板上に、第１配線に沿ったパターンを有する金属パターンを形成する金属パターン形成工程と、
前記金属パターンを部分的にエッチングすることにより、前記第１配線と、底面が前記第１配線と接する第１ビアと、を形成する第１ビアパターン形成工程と、
前記半導体基板上に、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層を形成する第１絶縁層形成工程と、
を備える半導体装置の製造方法が提供される。
【００１０】
本発明によれば、第１配線および第１ビアの幅に関わらず、第１配線および第１ビアは、結晶粒の大きな金属により形成されている。これにより、第１配線および第１ビアが微細化しても、抵抗の低い第１配線および第１ビアを得ることができる。したがって、低抵抗の微細配線構造を有する半導体装置を提供することができる。
【発明の効果】
【００１１】
本発明によれば、低抵抗の微細配線構造を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体素子の構成を示す断面図である。
【図３】図１のＡ部に相当する部分の拡大した図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第１の実施形態の効果を説明するための図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１１】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１２】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１３】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１４】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１５】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１６】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１７】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１８】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図１９】第２の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２０】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２１】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２２】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２３】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２４】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２５】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２６】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２７】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２８】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図２９】第３の実施形態に係る半導体装置の製造方法を説明するための図である。
【図３０】第３の実施形態に係る半導体装置の変形例を示す図である。
【図３１】第３の実施形態に係る半導体装置の変形例を示す図である。
【図３２】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３３】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３４】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３５】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３６】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３７】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３８】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３９】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４０】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４１】第４の実施形態に係る半導体装置の変形例の断面図である。
【図４２】第４の実施形態に係る半導体装置の変形例の断面図である。
【図４３】第４の実施形態に係る半導体装置の変形例の断面図である。
【図４４】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図４５】第６の実施形態に係る半導体装置の構成を示す断面図である。
【図４６】第７の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１〜図３を用い、第１の実施形態に係る半導体装置１０について説明する。この半導体装置１０は、以下の構成を備えている。第１配線４２０は、半導体基板１００上に設けられている。第１ビア４４０は、第１配線４２０上に設けられている。また、第１ビア４４０の底面は、第１配線４２０に接している。第１絶縁層３３０は、半導体基板１００上に設けられ、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接している。第１配線４２０および第１ビア４４０のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。以下、詳細を説明する。
【００１５】
まず、図１を用い、半導体装置１０の全体構造について、説明する。図１は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。
【００１６】
半導体基板１００には、複数の開口を有する素子分離領域１２０が設けられている。素子分離領域１２０の開口には、半導体素子２０が設けられている。この半導体素子２０については、詳細を後述する。
【００１７】
半導体素子２０が設けられた半導体基板１００上には、下層絶縁層３２０が設けられている。下層絶縁層３２０には、コンタクトプラグ４１０が設けられており、半導体素子２０のゲート電極２４０等に接続している。
【００１８】
下層絶縁層３２０上には、複数の第１配線４２０が設けられている。第１配線４２０は、コンタクトプラグ４１０を介して、ゲート電極２４０等に接続している。また、第１配線４２０上には、第１ビア４４０が設けられている。第１ビア４４０の底面は、第１配線４２０の上面と接している。
【００１９】
下層絶縁層３２０上には、第１絶縁層３３０が設けられている。第１絶縁層３３０は、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接している。ここで、第１絶縁層３３０は、比誘電率の低いＬｏｗ−ｋ膜により形成されている。第１絶縁層３３０の比誘電率は、たとえば、３．２以下である。これにより、半導体装置１０のキャパシタンスを下げることができる。具体的には、第１絶縁層３３０は、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦなどの膜である。さらに、第１絶縁層３３０は、たとえば、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、ＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、その他の有機ポリマーであってもよい。また、第１絶縁層３３０は、これらのポーラス膜であってもよい。
【００２０】
上記した第１配線４２０、第１ビア４４０および第１絶縁層３３０は、一つの第１配線層３０を形成している。また、少なくとも二つ以上の第１配線層３０が積層されている。下側に位置する第１配線層３０の第１ビア４４０は、上側に位置する第１配線層３０の第１配線４２０に接続している。このようにして、多層配線構造を形成している。
【００２１】
また、この半導体装置１０は、少なくとも一つ以上のロジック回路を有している。このロジック回路は、複数の半導体素子２０等により形成されている。複数の第１配線層３０は、ロジック回路を形成するローカル配線層である。
【００２２】
二つの第１配線層３０の間には、第１絶縁層３３０よりも高密度の絶縁材料からなるエッチングストッパ層３４０（第２エッチングストッパ層）が設けられていてもよい。エッチングストッパ層３４０は、第１絶縁層３３０をエッチングする条件ではエッチング速度が遅い材料により、形成されている。これにより、後述する金属パターン形成工程または第１ビアパターン形成工程において、下層に位置する第１絶縁層３３０がエッチングにより劣化することを抑制することができる。ここでは、上層に位置する第１配線層３０の間に、エッチングストッパ層３４０が設けられている。これにより、半導体装置１０の外部からの透湿により、半導体装置１０の内部が劣化することを抑制することができる。具体的には、エッチングストッパ層３４０は、たとえば、ＳｉＣＮ、ＳｉＣ、ＳｉＯＮ，ＳｉＣＯ、ＳｉＣＯＮまたはＳｉＮなどである。
【００２３】
多層配線構造の最上層には、複数のローカル配線層を接続するグローバル配線層が設けられている。グローバル配線層には、ローカル配線層の第１配線４２０よりも厚い上層配線４２２が設けられている。また、グローバル配線層には、エッチングストッパ層３４０を介して、第１絶縁層３３０と異なる材質からなる上層絶縁層３５０が設けられている。具体的には、上層絶縁層３５０は、たとえば、ＳｉＯＦ、ＳｉＯ２などである。なお、最上層のグローバル配線層上に、バンプ電極（不図示）が設けられていてもよい。
【００２４】
次に、図２を用いて、半導体素子２０の構成について説明する。図２は、第１の実施形態に係る半導体素子２０の構成を示す断面図である。この半導体素子２０は、たとえば、ロジック回路を構成するＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
【００２５】
半導体基板１００には、素子分離領域１２０が設けられている。素子分離領域１２０の間には、不純物が注入されたソース領域２１０およびドレイン領域２２０が形成されている。ソース領域２１０およびドレイン領域２２０で挟まれたチャネル領域（符号不図示）上には、ゲート絶縁層２３０が設けられている。ゲート絶縁層２３０上には、ゲート電極２４０が設けられている。ゲート絶縁層２３０およびゲート電極２４０の側壁には、側壁絶縁膜２５０が設けられている。これらのソース領域２１０、ドレイン領域２２０、ゲート電極２４０および側壁絶縁膜２５０上には、ライナー絶縁層３１０が設けられている。コンタクトプラグ４１０は、ライナー絶縁層３１０に設けられた開口において、ソース領域２１０またはドレイン領域２２０に接続している。コンタクトプラグ４１０がソース領域２１０またはドレイン領域２２０と接している部分には、シリサイド層２６０が設けられていてもよい。また、コンタクトプラグ４１０の底部および側面に、バリアメタル層（不図示）が設けられていてもよい。
【００２６】
ライナー絶縁層３１０上には、下層絶縁層３２０が設けられている。上述のように、下層絶縁層３２０上には、複数の第１配線４２０が設けられている。第１配線４２０は、コンタクトプラグ４１０を介して、半導体素子２０のソース領域２１０またはドレイン領域２２０に接続している。
【００２７】
次に、図３を用いて、半導体装置１０内の第１配線層３０に関して説明する。図３は、図１のＡ部に相当する部分の拡大した図である。図３では、図１に記載した構成とは異なり、上層の第１配線４２０を二つの第１ビア４４０に接続している。
【００２８】
図３（ａ）のように、第１配線層３０には、第１配線４２０および第１ビア４４０が設けられている。第１ビア４４０は、第１配線４２０上に設けられている。第１ビア４４０の底面は、第１配線４２０の上面と接している。下側に位置する第１ビア４４０は、上側に位置する第１配線４２０に接続している。
【００２９】
ここでいう「第１ビア４４０の底面」は、第１ビア４４０が第１配線４２０と接している一端のことをいう。言い換えれば、「第１ビア４４０の底面」は、第１配線４２０のうち、第１ビア４４０と接していない上面を含む平面で切ったとき、第１ビア４４０のうち、第１配線４２０側の切断された端面のことをいう。本実施形態において、この「第１ビア４４０の底面」に、明確な境界が出来ている必要は無い。
【００３０】
第１の実施形態では、同一の第１配線層３０において、第１配線４２０と、第１配線４２０上に設けられた第１ビア４４０とは、同一の金属により、一体として形成されている。言い換えれば、第１配線４２０と第１ビア４４０は、エッチングなどにより、両者の間に界面が形成されていない。このため、この第１配線４２０と第１ビア４４０とが接している部分の結晶粒４０２は繋がっている。また、この部分において、大きな結晶粒が形成されている。これにより、第１配線４２０と第１ビア４４０との間において、接触抵抗を低くすることができる。
【００３１】
なお、第１ビア４４０が第１配線４２０と接している部分の断面は、第１配線４２０側に向かって拡径していても良い。ただし、第１配線４２０の側面が第１ビア４４０の側面と同一面（第１側面４０１とする）を形成している部分においては、拡径していない。
【００３２】
また、第１配線４２０のうち、第１ビア４４０と接していない上面と、第１ビア４４０の側面とのなす角度は、８０度以上１００度以下である。より好ましくは、当該角度は、９０度以上９５度以下である。これにより、第１ビア４４０が第１配線４２０と接している部分の抵抗を低くすることができる。
【００３３】
また、同一の第１配線層３０において、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接する第１絶縁層３３０は、同一の材料により一体として形成されている。すなわち、第１絶縁層３３０のうち、断面視で第１配線４２０と第１ビア４４０との境界部分には、界面が形成されていない。なお、上下に隣接する第１配線層３０との間には、界面が形成されていてもよい。
【００３４】
ここで、図３（ｂ）は、図３（ａ）のＢ−Ｂ'線断面を上側から見た図である。なお、第１配線４２０上の第１絶縁層３３０は省略している。図３（ｂ）中央における円で囲まれた部分は、第１ビア４４０の断面を示している。また、第１ビア４４０の断面の内部における実線は、結晶粒４０２の粒界を示している。そのうち、太い実線は、一つの結晶粒４０２を示している。
【００３５】
図３（ｂ）のように、第１配線４２０の少なくとも一つの側面は、第１ビア４４０の側面と同一面（第１側面４０１とする）を形成している。この製造方法については、詳細を後述する。
【００３６】
また、第１配線４２０および第１ビア４４０のうち各々の側面の少なくとも一部は、各々の金属の結晶粒４０２を分断している。ここでいう「各々の金属」とは、第１配線４２０および第１ビア４４０のうち各々に含まれる（または構成する）金属のことをいう。好ましくは、第１配線４２０および第１ビア４４０の側面の全周が、当該金属の結晶粒４０２を分断している。ここでいう「金属の結晶粒４０２を分断している」とは、まず、スパッタなどにより大きな結晶粒４０２を形成した後に、エッチングなどにより加工することによって、結晶粒４０２を分断していることをいう。上記した「少なくとも一部は、金属の結晶粒４０２を分断している」とは、エッチング断面が結晶粒界と重なって、分断されていない結晶粒４０２が側面と接している場合もあることを意味している。言い換えれば、第１配線４２０および第１ビア４４０の側面には、少なくとも一つ以上の金属の結晶粒４０２が分断された面が形成されている。好ましくは、第１配線４２０および第１ビア４４０の全ての側面には、少なくとも一つ以上の金属の結晶粒４０２が分断された面が形成されている。このような構造にすることにより、第１配線４２０および第１ビア４４０の幅に関わらず、第１配線４２０および第１ビア４４０を、結晶粒４０２の大きな金属により形成することができる。すなわち、第１配線４２０および第１ビア４４０が微細化しても、抵抗の低い第１配線４２０および第１ビア４４０を得ることができる。
【００３７】
ここで、非特許文献（Ｃ．Ｃａｂｒａｌ．Ｊｒ. ｅｔ．ａｌ．， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭＣ２０１０ "Ｍｅｔａｌｌｉｚａｔｉｏｎ Ｏｐｐｏｒｔｕｎｉｔｉｅｓ ａｎｄ Ｃｈａｌｌｅｎｇｅｓ ｆｏｒ Ｆｕｔｕｒｅ Ｂａｃｋ−Ｅｎｄ-ｏｆ−ｔｈｅ−Ｌｉｍｅ Ｔｅｃｈｎｏｌｏｇｙ"）には、ダマシン法によるＣｕ配線の幅が小さくなるにつれて、バルク抵抗以外の電子の表面散乱およびグレイン散乱の影響によって、微細配線の抵抗が急激に上昇する傾向にあることが記載されている。
【００３８】
上記非特許文献の図１には、Ｃｕ配線の幅がＣｕ中の電子の平均自由行程よりも小さいとき、配線の抵抗率が高くなることが記載されている。また、Ｃｕ中の電子の平均自由行程よりも小さい幅を有するＣｕ配線における抵抗率は、Ｗ、ＭｏまたはＲｕなどのバルクの抵抗率よりも高いとされている。
【００３９】
したがって、図３（ｂ）のような構造を有することにより、結晶粒４０２が大きく、バルクに近い抵抗率を有する半導体装置１０を提供することができる。
【００４０】
また、第１配線４２０および第１ビア４４０の幅は、たとえば、Ｃｕ中の電子の平均自由行程よりも小さい。具体的には、第１配線４２０および第１ビア４４０の幅は、たとえば、３９ｎｍ以下である。このような微細な配線やビアにおいて、第１の実施形態の構造を適用することにより、ダマシン法によるＣｕ配線よりも、低抵抗の微細配線構造を得ることができる。
【００４１】
また、第１配線４２０および第１ビア４４０に用いられる金属中の電子の平均自由行程は、Ｃｕよりも小さい。これにより、微細配線構造として、Ｃｕよりも抵抗を低くすることができる。言い換えれば、第１配線４２０および第１ビア４４０として大きい結晶粒で形成された金属の抵抗は、仮に第１配線４２０および第１ビア４４０をめっき法によりＣｕで埋め込んだ場合の抵抗よりも低い。
【００４２】
具体的には、当該金属は、たとえば、Ｗ、ＭｏまたはＲｕのいずれかを含んでいる。これらの材料は、金属中の電子の平均自由行程は、Ｃｕよりも小さい。また、当該金属のバルク抵抗はバルクのＣｕよりやや高いが、微細幅において、めっき法により形成されたＣｕより低い。したがって、当該金属は、上記した特性を満たすことにより、微細な配線構造として、Ｃｕよりも配線抵抗を低くすることができる。
【００４３】
さらに、後述するように、第１配線４２０および第１ビア４４０は、たとえば、スパッタにより形成される。言い換えれば、第１配線４２０および第１ビア４４０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、フッ素を含有する原料を用いて形成されることがない。このため、第１配線４２０および第１ビア４４０中のフッ素の含有量は、１×１０１９ａｔｏｍｓ／ｃｃ未満とすることができる。これにより、第１配線４２０および第１ビア４４０を、結晶粒の大きな金属により形成することができる。また、第１配線４２０および第１ビア４４０において、不純物の含有量を少なくすることが出来るため、より低抵抗にすることができる。
【００４４】
また、第１配線４２０および第１ビア４４０の側面には、バリアメタル層が形成されていない。ここで、第１配線４２０および第１ビア４４０がＣｕにより形成されている場合は、第１絶縁層３３０にＣｕが拡散するマイグレーションが起こる可能性がある。一方、第１の実施形態の構造では、第１配線４２０および第１ビア４４０の材料として、Ｃｕ以外の材料を用いることができる。これにより、側面に、抵抗の高いバリアメタル層を設ける必要が無い。さらに、ビアホールにＷ等の材料をＣＶＤで埋め込む場合、当該材料に含まれるフッ素によって第１絶縁層３３０がダメージを受ける可能性がある。一方、第１の実施形態の構造では、予め、第１配線４２０および第１ビア４４０をスパッタにより形成する。これにより、上記と同様に、第１配線４２０および第１ビア４４０の側面に、バリアメタル層を形成する必要がない。したがって、第１配線４２０および第１ビア４４０の限られた幅のなかで、平面視で抵抗の低い金属の領域を広く形成することができる。
【００４５】
次に、図４〜図８を用い、第１の実施形態に係る半導体装置１０の製造法について説明する。図４〜図８は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。なお、図４〜図８は、図１におけるＡ部に相当する部分のみを示している。図１に示した第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、半導体基板１００上に、第１配線４２０に沿ったパターンを有する金属パターンを形成する（金属パターン形成工程）。次いで、金属パターンを部分的にエッチングすることにより、第１配線４２０および第１ビア４４０を形成する（第１ビアパターン形成工程）。次いで、半導体基板１００上に、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接する第１絶縁層３３０を形成する。以下、詳細を説明する。
【００４６】
まず、図２に示したように、半導体基板１００に、開口を有する素子分離領域１２０を形成する。次いで、素子分離領域１２０が形成されていない部分に、イオン注入により不純物を導入して、ソース領域２１０およびドレイン領域２２０を形成する。次いで、ゲート絶縁層２３０およびゲート電極２４０を順に積層する。次いで、ゲート絶縁層２３０およびゲート電極２４０を、ソース領域２１０およびドレイン領域２２０に挟まれたチャネル領域上にパターニングする。次いで、ゲート絶縁層２３０およびゲート電極２４０の側壁に、側壁絶縁膜２５０を形成する。次いで、ソース領域２１０およびドレイン領域２２０上に、スパッタによりＣｏなどの金属を形成する。次いで、高温でアニールすることにより、ソース領域２１０およびドレイン領域２２０上に、シリサイド層２６０を形成する。次いで、ソース領域２１０、ドレイン領域２２０、ゲート電極２４０および側壁絶縁膜２５０上に、ライナー絶縁層３１０を形成する。次いで、ライナー絶縁層３１０上に、ＣＶＤにより、下層絶縁層３２０を形成する。次いで、下層絶縁層３２０およびライナー絶縁層３１０のうち、ゲート電極２４０、ソース領域２１０およびドレイン領域２２０上をエッチングして、コンタクトホール（不図示）を形成する。次いで、当該コンタクトホールおよび下層絶縁層３２０上に、バリアメタル層（不図示）を形成する。次いで、ＣＶＤにより、Ｗをコンタクトホール内に埋め込む。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、下層絶縁層３２０の上面を平坦化する。これにより、下層絶縁層３２０に、コンタクトプラグ４１０を形成する。以上の工程により、半導体素子２０を形成する。
【００４７】
図４（ａ）のように、平坦化された下層絶縁層３２０上に、金属層４００をスパッタにより形成する。これにより、結晶粒の大きい金属層４００を形成することができる。また、金属層４００を低コストに形成することができる。ここでは、たとえば、スパッタにより、Ｗ（タングステン）からなる金属層４００を成膜する。
【００４８】
次いで、図４（ｂ）のように、金属層４００上に、第１フォトレジスト層７１０、反射防止層８１０および第２フォトレジスト層７２０を順に成膜する。反射防止層８１０を挿入することにより、パターニングの解像度を上げることができる。具体的には、反射防止層８１０は、たとえば、アモルファスＳｉ、ＳｉリッチのＳｉＯＮもしくはＳｉＯＣ、Ｓｉ含有の塗布系反射防止層、または有機系の塗布系反射防止層などである。
【００４９】
次いで、露光および現像により、第２フォトレジスト層７２０を、平面視で第１配線４２０の形状にパターニングする。このようにして、多層マスクを形成する。
【００５０】
次いで、図５（ａ）のように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、第２フォトレジスト層７２０をマスクとして、反射防止層８１０および第１フォトレジスト層７１０とともに、金属層４００をパターニングする。これにより、第１配線４２０に沿ったパターンを有する金属パターンを形成する（以上、金属パターン形成工程）。
【００５１】
次いで、図５（ｂ）のように、プラズマアッシングなどにより、第１フォトレジスト層７１０、反射防止層８１０および第２フォトレジスト層７２０を除去する。
【００５２】
次いで、図６（ａ）のように、平面視で第１配線４２０の形状を有する金属層４００（金属パターン）上に、第１フォトレジスト層７１０、反射防止層８１０および第２フォトレジスト層７２０を形成する。次いで、露光および現像により、第２フォトレジスト層７２０を、平面視で第１ビア４４０の形状にパターニングする。
【００５３】
次いで、図６（ｂ）のように、ＲＩＥにより、第２フォトレジスト層７２０をマスクとして、反射防止層８１０および第１フォトレジスト層７１０とともに、金属パターンを部分的にエッチングする。これにより、第１配線４２０と、一端が第１配線４２０と接する第１ビア４４０を形成する（以上、第１ビアパターン形成工程）。
【００５４】
次いで、図７（ａ）のように、プラズマアッシングなどにより、第１フォトレジスト層７１０、反射防止層８１０および第２フォトレジスト層７２０を除去する。
【００５５】
このように、金属層４００を半導体基板１００上の全面に形成した後で、第１配線４２０および第１ビア４４０の形状にパターニングする。これにより、金属層４００の結晶粒の大きい状態を維持したまま、形状を微細化することができる。
【００５６】
次いで、図７（ｂ）のように、パターニングされた第１配線４２０および第１ビア４４０を覆うように、第１絶縁層３３０を形成する（第１絶縁層形成工程）。ここでは、たとえば、第１絶縁層３３０を塗布法により形成する。具体的には、たとえば、第１絶縁層３３０として、ポーラスシリカ（ｋ＝２．３）を塗布し、そして焼成して形成する。このように、第１絶縁層３３０を塗布法で形成することにより、様々な第１配線４２０等の形状に応じて、被覆することができる。また、上記方法では、第１絶縁層３３０にビアホール等を形成するエッチング工程を含まない。これにより、塗布法で用いる第１絶縁層３３０の劣化を抑制することができる。また、エッチング耐性に関わらず、様々な塗布材料を選択することができる。なお、第１絶縁層３３０をＣＶＤにより形成してもよい。
【００５７】
また、第１絶縁層３３０を、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接するように形成する。ここでいう「少なくとも第１配線４２０の上面・・・と接するように」とは、隣接する二つの第１配線４２０の間にエアギャップ（空孔）が形成されていてもよいことを意味する。この実施形態は、第６の実施形態で説明する。
【００５８】
次いで、図８（ａ）のように、ＣＭＰにより、第１絶縁層３３０の上面を平坦化する。これにより、第１ビア４４０の上面を第１絶縁層３３０から露出させる。また、ＣＭＰを途中まで実施し、ドライエッチングでエッチバックする方法でもよい。
【００５９】
以上のように、金属パターン形成工程、第１ビアパターン形成工程および第１絶縁層形成工程を順次行う。これにより、第１配線４２０、第１ビア４４０および第１絶縁層３３０を含む、一つの第１配線層３０を形成する。
【００６０】
次いで、図８（ｂ）のように、平坦化した第１絶縁層３３０上に、同様にして、第１配線層３０を形成する。このようにして、少なくとも二つ以上の第１配線層３０を積層する。このとき、下側に位置する第１配線層３０の第１ビア４４０を、上側に位置する第１配線層３０の第１配線４２０に接続するように形成する。これにより、多層配線構造を形成していくことができる。
【００６１】
なお、図１に示したように、下側に位置する第１配線層３０上に、第１絶縁層３３０よりも高密度の絶縁材料からなるエッチングストッパ層３４０（第２エッチングストッパ層）を介して、上層の第１配線層３０を形成してもよい。これにより、上層に位置する第１配線層３０を形成するための金属パターン形成工程または第１ビアパターン形成工程において、下層に位置する第１絶縁層３３０がエッチングにより劣化することを抑制することができる。
【００６２】
次いで、図示されていない領域において、多層配線構造の最上層に、複数のローカル配線層を接続するグローバル配線層を形成する。また、最上層のグローバル配線層上に、バンプ電極（不図示）を形成してもよい。以上のようにして、第１の実施形態に係る半導体装置１０を形成する。
【００６３】
次に、図９を用い、第１の実施形態の効果について、比較例と対比しながら説明する。図９は、第１の実施形態の効果を説明するための図である。図９（ａ）および図９（ｂ）は、それぞれ、図３（ａ）のＢ−Ｂ'線断面に相当する部分を示している。なお、第１絶縁層３３０は省略しておらず、また第１ビア４４０の上面が示されている。
【００６４】
図９（ａ）は、比較例として、たとえば、以下のようにして、シングルダマシン法により、第１ビア４４０を形成した場合を示している。まず、第１配線４２０のみが形成された第１配線層３０上に、第１絶縁層３３０を形成する。次いで、ＲＩＥにより、第１絶縁層３３０に、第１ビア４４０を形成するためのビアホール（不図示）を形成する。次いで、ビアホール内および第１絶縁層３３０上に、スパッタにより、ＴｉＮなどのバリアメタル層４４２を成膜する。次いで、たとえば、ＣＶＤにより、ＷＦ６を原料として、Ｗを成膜する。これにより、ビアホール内にＷを埋め込む。次いで、ＣＭＰにより、第１絶縁層３３０上を平坦化する。これにより、第１ビア４４０の上面を第１絶縁層３３０から露出させる。以上により、比較例の第１ビア４４０を形成する。
【００６５】
この比較例では、第１ビア４４０は、ＣＶＤにより、ビアホールに金属を埋め込むことにより形成されている。ＣＶＤでは、初期段階として、ビアホールの側壁側から、小さな結晶粒４０２が形成されていく。次いで、ビアホールの中央に成膜されていくにつれて、徐々に結晶粒が大きく形成されていく。このため、比較例における第１ビア４４０の結晶粒４０２の大きさは、ビアホールの幅に依存している。第１ビア４４０の幅が小さい場合、ビアホール内には、非常に小さい結晶粒が形成される。したがって、この場合では、第１ビア４４０の抵抗は高くなる可能性がある。
【００６６】
また、比較例では、第１ビア４４０は、ビアホール内に、バリアメタル層を介して、金属を埋め込むことにより形成されている。また、ＴｉＮなどのバリアメタル層の材料は、Ｗよりも高抵抗である。第１ビア４４０の幅が小さい場合、バリアメタル層がビアホール内に占める割合が大きくなり、一方で、Ｗがビアホール内に占める割合が小さくなる。このような理由でも、第１ビア４４０の抵抗は高くなる可能性がある。なお、バリアメタル層を形成することなく、ＣＶＤによりビアホールにＷを埋め込む場合、Ｗ原料であるＷＦ６のフッ素により、第１絶縁層３３０の側壁にダメージを与えてしまう可能性がある。
【００６７】
また、比較例では、第１絶縁層３３０に、第１ビア４４０を形成するためのビアホールを形成している。このビアホールを形成するエッチング工程において、第１絶縁層３３０のビアホール周辺（図９（ａ）のＣ部）にダメージを与えてしまう可能性がある。このため、第１絶縁層３３０のビアホール周辺（図９（ａ）のＣ部）には、第１絶縁層３３０の材質が変化した変質層が形成される。変質層は、たとえば、第１絶縁層３３０よりも、化学的に組成が変化している。また、変質層は、たとえば、物理的に凹凸が形成されている。したがって、このような変質層が形成された領域は、誘電率が上昇している。また、当該変質層が形成された領域は、金属との密着性が悪い。
【００６８】
なお、上記比較例における問題点は、Ｗだけでなく、めっき法でＣｕにより第１ビア４４０を形成した場合についても、顕著に起こる可能性がある。
【００６９】
一方、図９（ｂ）は、第１の実施形態の場合を示している。第１の実施形態によれば、金属層４００を半導体基板１００上の全面に形成した後で、第１配線４２０および第１ビア４４０の形状にパターニングする。これにより、金属層４００の結晶粒の大きい状態を維持したまま、第１配線４２０および第１ビア４４０の形状を微細化することができる。また、このような方法を適用することにより、第１配線４２０の少なくとも一つの側面は、第１ビア４４０の側面と同一面を形成している。
【００７０】
また、第１の実施形態では、第１絶縁層３３０に、第１ビア４４０を形成するためのビアホールを形成する工程を含まない。これにより、第１絶縁層３３０のうち、第１配線４２０および第１ビア４４０の側面に接する部分は、第１絶縁層３３０の材質が変化した変質層が形成されていない。したがって、第１絶縁層３３０の全体に渡って、比誘電率を低くすることができる。また、変質層が形成されていないため、第１絶縁層３３０と、第１配線４２０および第１ビア４４０との密着性を良くすることができる。
【００７１】
また、図９（ｂ）のように、第１ビア４４０の側面の少なくとも一部は、金属の結晶粒４０２を分断している。なお、図示されていない領域で、第１配線４２０の側面の少なくとも一部も、金属の結晶粒４０２を分断している。言い換えれば、第１配線４２０および第１ビア４４０の側面には、少なくとも一つ以上の金属の結晶粒４０２が分断された面が形成されている。
【００７２】
また、第１配線４２０および第１ビア４４０は、たとえば、スパッタにより形成される。言い換えれば、第１配線４２０および第１ビア４４０は、フッ素を含有する原料を用いて形成されることがない。このため、第１配線４２０および第１ビア４４０中のフッ素の含有量は、１×１０１９ａｔｏｍｓ／ｃｃ未満である。これにより、第１配線４２０および第１ビア４４０を、結晶粒４０２の大きな金属により形成することができる。また、第１配線４２０および第１ビア４４０において、不純物の含有量を少なくすることが出来るため、より低抵抗にすることができる。
【００７３】
このような構造にすることにより、第１配線４２０および第１ビア４４０の幅に関わらず、第１配線４２０および第１ビア４４０を、結晶粒４０２の大きな金属により形成することができる。すなわち、第１配線４２０および第１ビア４４０が微細化しても、抵抗の低い第１配線４２０および第１ビア４４０を得ることができる。
【００７４】
以上のように、第１の実施形態によれば、低抵抗の微細配線構造を有する半導体装置１０を提供することができる。
【００７５】
（第２の実施形態）
図１０〜図１９は、第２の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第２の実施形態は、以下の点を除いて、第１の実施形態と同様である。第１ビア４４０の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分から外側にはみ出している。第１配線４２０のうち、平面視で第１ビア４４０と重なっている部分の側面は、第１ビア４４０の側面と同一面を形成している。以下、詳細を説明する。
【００７６】
図１０〜１９は、第２の実施形態に係る半導体装置１０の一部を示している。図１０（ａ）〜図１９（ａ）は、第１配線層３０の上面から見た平面図である。また、図１０（ｂ）〜図１９（ｂ）は、それぞれ図１０（ａ）〜図１９（ａ）のＤ−Ｄ'線断面図である。
【００７７】
まず、第２の実施形態に係る半導体装置１０の構成から説明する。
【００７８】
ここで、図１９（ａ）のように、第１ビア４４０は、平面視で円または楕円である。また、第１ビア４４０の一部（図中、第１ビア４４０の右側側面）は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分から外側にはみ出している。
【００７９】
図１９（ｂ）のように、上記した第１ビア４４０のはみ出した部分は、第１配線４２０の底部まで一体となって形成されている。すなわち、第１配線４２０のうち、平面視で第１ビア４４０と重なっている部分の側面は、第１ビア４４０の側面と同一面を形成している。また、第１ビア４４０の底面の全面は、第１配線４２０の上面と接している。言い換えれば、上記した第１ビア４４０のはみ出した部分の底面は、第１絶縁層３３０と接していない。
【００８０】
次に、第２の実施形態に係る半導体装置１０の製造方法について説明する。第２の実施形態は、予め、第１配線４２０および第１ビア４４０のそれぞれの形状に合わせて、多層のハードマスク層を形成する点を除いて、第１の実施形態と同様である。なお、後述する第３の実施形態とは、第１ビアマスクを先に形成する点を除いて、同様である。
【００８１】
まず、第１の実施形態と同様にして、半導体基板１００に半導体素子２０を形成する。次いで、下層絶縁層３２０に、コンタクトプラグ４１０を形成する。
【００８２】
次いで、図１０（ａ）および図１０（ｂ）のように、下層絶縁層３２０上の全面に、金属層４００を形成する。金属層４００を、たとえば、スパッタにより形成する。
【００８３】
次いで、図１１（ａ）および図１１（ｂ）のように、金属層４００上に、ハードマスク層として、第１マスク層５２０および第２マスク層５４０を順次積層する。このとき、第２マスク層５４０を、第１マスク層５２０と異なる材料により形成する。また、第１マスク層５２０と第２マスク層５４０とのエッチング選択比が高くなるように、それぞれの材料を選択する。なお、第１マスク層５２０および第２マスク層５４０は、金属層４００ともエッチング選択比が高い。第１マスク層５２０および第２マスク層５４０の材料としては、たとえば、以下のような材料が挙げられる。Ｓｉを含む材料としては、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＣ、ＳｉＣＮまたはアモルファスＳｉが用いられる。また、金属系の材料としては、ＴｉＮ、Ｔｉ、ＴａＮ、Ｔａ、Ｒｕ、ＲｕＮ、Ｗ、ＷＮ、ＷＳｉまたはＣｏなどが用いられる。第１マスク層５２０および第２マスク層５４０の材料として、上記した材料のうち、それぞれ異なる二つの材料を用いる。ここでは、たとえば、下層の第１マスク層５２０として、プラズマＣＶＤにより、ＳｉＯ２を形成し、その後、上層の第２マスク層５４０として、プラズマＣＶＤにより、ＳｉＮを形成する。
【００８４】
次いで、第２マスク層５４０上に、反射防止層８２０を形成する。反射防止層８２０は、第１の実施形態と同様の材料を用いることができる。反射防止層８２０を挿入することにより、パターニングの解像度を上げることができる。なお、第２マスク層５４０が反射率の低い材料で形成されている場合は、反射防止層８２０を形成しなくてもよい。
【００８５】
次いで、反射防止層８２０上に、フォトレジスト層７３０を形成する。次いで、露光および現像により、フォトレジスト層７３０を、平面視で第１ビア４４０の形状にパターニングする。
【００８６】
次いで、図１２（ａ）および図１２（ｂ）のように、フォトレジスト層７３０をマスクとして、ＲＩＥにより、反射防止層８２０および第２マスク層５４０をエッチングする。このときのエッチング条件は、第１マスク層５２０よりも第２マスク層の方がエッチングされやすい条件とする。これにより、第２マスク層５４０のみがエッチングされる。一方、第１マスク層５２０はエッチングされずに残存する。このようにして、第２マスク層５４０に、平面視で第１ビア４４０の形状を有する第１ビアマスクを形成する（第１ビアマスク形成工程）。次いで、反射防止層８２０およびフォトレジスト層７３０をプラズマアッシングにより除去する。
【００８７】
次いで、図１３（ａ）および図１３（ｂ）のように、第１マスク層５２０および第２マスク層５４０上に、反射防止層８２０を形成する。さらに、反射防止層８２０上に、フォトレジスト層７３０を形成する。次いで、露光および現像により、フォトレジスト層７３０を、平面視で第１配線４２０の形状にパターニングする。
【００８８】
このとき、図１３（ａ）は、フォトレジスト層７３０のパターニングの際に、アライメントがずれた場合を示している。図１３（ａ）のように、平面視で第１ビア４４０の形状にパターニングされた第２マスク層５４０は、平面視で第１配線４２０の形状にパターニングされたフォトレジスト層７３０よりも外側にはみ出している。
【００８９】
次いで、図１４（ａ）および図１４（ｂ）のように、フォトレジスト層７３０をマスクとして、ＲＩＥにより、反射防止層８２０および第１マスク層５２０をエッチングする。このときのエッチング条件は、第２マスク層５４０よりも第１マスク層５２０の方がエッチングされやすい条件とする。これにより、第１マスク層５２０のうち、平面視でフォトレジスト層７３０または第２マスク層５４０と重なっていない部分はエッチングされる。一方、第２マスク層５４０と、第１マスク層５２０のうち、平面視でフォトレジスト層７３０または第２マスク層５４０と重なっている部分とは、エッチングされずに残存する。このようにして、第１マスク層５２０に、平面視で第１配線４２０の形状を有する第１配線マスクを形成する（第１配線マスク形成工程）。ここでいう「平面視で第１配線４２０の形状を有する」とは、少なくとも平面視で第１配線４２０の形状を含むことをいい、平面視で第１配線４２０から第１ビア４４０がはみ出した部分の形状を含んでいてもよい。次いで、反射防止層８２０およびフォトレジスト層７３０をプラズマアッシングにより除去する。
【００９０】
このようにして、第２マスク層５４０に第１ビアマスクと、第１マスク層５２０に第２配線マスクとを形成する。このとき、第２マスク層５４０に形成された第１ビアマスクの一部は、平面視で第２配線マスクのうち、第１ビアマスクと重ならない部分からはみ出して形成されていてもよい。また、このとき、第１マスク層５２０に形成された第１配線マスクのうち、第１ビアマスクと重なっている部分の側面は、第１ビアマスクの側面と同一面を形成している。
【００９１】
次いで、図１５（ａ）および図１５（ｂ）のように、第１配線マスク（第１マスク層５２０）および第１ビアマスク（第２マスク層５４０）をマスクとして、ＲＩＥにより、金属層４００を平面視で第１配線４２０の形状にエッチングする。このときのエッチング条件は、第１マスク層５２０および第２マスク層５４０よりも、金属層４００の方がエッチングされやすい条件とする。これにより、第１マスク層５２０および第２マスク層５４０は残存し、金属層４００のみがエッチングされる。これにより、平面視で第１配線４２０の形状を有する金属パターンを形成する（金属パターン形成工程）。
【００９２】
次いで、図１６（ａ）および図１６（ｂ）のように、第１ビアマスク（第２マスク層５４０）をマスクとして、ＲＩＥにより、第１マスク層５２０をエッチングする。このときのエッチング条件は、金属層４００および第２マスク層５４０よりも、第１マスク層５２０の方がエッチングされやすい条件とする。これにより、金属層４００および第２マスク層５４０は残存し、第１マスク層５２０のみが平面視で第１ビアマスクと同一形状にエッチングされる。
【００９３】
次いで、図１７（ａ）および図１７（ｂ）のように、第１ビアマスク（第２マスク層５４０）、および平面視で第１ビアマスクと同一形状にパターニングされた第１マスク層５２０をマスクとして、金属パターンを部分的にエッチングする。これにより、第１配線４２０および第１ビア４４０を形成する（以上、第１ビアパターン形成工程）。
【００９４】
次いで、図１８（ａ）および図１８（ｂ）のように、第１マスク層５２０および第２マスク層５４０を残した状態で、パターニングされた第１配線４２０および第１ビア４４０を覆うように、第１絶縁層３３０を形成する（第１絶縁層形成工程）。ここでは、たとえば、第１絶縁層３３０として、塗布法により、ポーラスＭＳＱ膜を形成する。
【００９５】
次いで、図１９（ａ）および図１９（ｂ）のように、第１絶縁層形成工程の後に、ＣＭＰにより、第１絶縁層３３０の上面を平坦化する（平坦化工程）。このとき、第１配線マスク（第１マスク層５２０）および第１ビアマスク（第２マスク層５４０）を除去するとともに、第１絶縁層３３０の上面を平坦化する。これにより、第１ビア４４０の上面を第１絶縁層３３０から露出させる。このように、平坦化工程と同時に第１配線マスクおよび第１ビアマスクを除去することにより、マスクを除去する工程を省略することができる。また、マスクを除去する工程の選択エッチングにおいて、金属層４００にエッチング不良が形成されることを回避することができる。さらに、マスクを除去する工程がウェットエッチングの場合に、金属層４００が剥離してしまうことを回避することができる。
【００９６】
以降の工程は、第１の実施形態と同様である。
【００９７】
次に、第２の実施形態の効果について説明する。
【００９８】
ここで、比較例として、ダマシン法により、第１配線４２０上に、第１ビア４４０を形成したとき、平面視で第１ビア４４０の位置が第１配線４２０から外側にずれた場合を考える。この場合、第１ビア４４０の底面が第１配線４２０の上面と接する面積が小さくなる。このため、その後のＣＭＰ工程などにより、第１ビア４４０が第１配線４２０から分断されてしまう可能性がある。また、接触面積が小さいため、第１配線４２０と第１ビア４４０との接触抵抗が高くなる可能性がある。
【００９９】
一方、第２の実施形態によれば、ハードマスク層として、上層の第１ビアマスクを形成した後に、下層の第１配線マスクを形成する。その後、これらのマスクを用いて、第１配線４２０および第１ビア４４０を形成する。このようにして形成された半導体装置１０は、以下の構成を備えている。第１ビア４４０の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分から外側にはみ出している。また、第１配線４２０のうち、第１ビア４４０と重なっている部分の側面は、第１ビア４４０の側面と同一面を形成している。すなわち、第１ビア４４０の底面の全面は、第１配線４２０の上面と接している。これにより、ＣＭＰ工程などにおいて、第１ビア４４０が第１配線４２０から分断されることを抑制することができる。すなわち、安定的に第１配線４２０と第１ビア４４０とを接続することができる。また、比較例よりも、第１配線４２０と第１ビア４４０との接触抵抗を低くすることができる。
【０１００】
（第３の実施形態）
図２０〜図２９は、第３の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第３の実施形態は、以下の点を除いて、第１の実施形態または第２の実施形態と同様である。図２９のように、第１ビア４４０の側面の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分の直線に沿って切られている。また、第１配線４２０のうち、平面視で第１ビア４４０と重なっている部分の側面は、直線に沿って切られた第１ビア４４０の側面と同一面を形成している。以下、詳細を説明する。
【０１０１】
図２０〜２９は、第３の実施形態に係る半導体装置１０の一部を示している。図２０（ａ）〜図２９（ａ）は、第１配線層３０の上面から見た平面図である。また、図２０（ｂ）〜図２８（ｂ）は、それぞれ図２０（ａ）〜図２９（ａ）のＤ−Ｄ'線断面図である。
【０１０２】
まず、第３の実施形態に係る半導体装置１０の構成から説明する。
【０１０３】
ここで、図２９（ａ）のように、第１ビア４４０は、たとえば、平面視で円または楕円の一部である。また、第１ビア４４０の側面の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分の直線（図中点線）に沿って切られている。
【０１０４】
図２９（ｂ）のように、第１配線４２０のうち、平面視で第１ビア４４０と重なっている部分の側面は、直線に沿って切られた第１ビア４４０の側面と同一面を形成している。また、第１の実施形態と同様に、第１ビア４４０の底面の全面は、第１配線４２０の上面と接している。
【０１０５】
次に、第３の実施形態に係る半導体装置１０の製造方法について説明する。第３の実施形態は、第１配線マスクを先に形成する点を除いて、第２の実施形態と同様である。
【０１０６】
まず、図２に示したように、第１の実施形態と同様にして、半導体基板１００に半導体素子２０を形成する。次いで、下層絶縁層３２０に、コンタクトプラグ４１０を形成する。
【０１０７】
次いで、図２０（ａ）および図２０（ｂ）のように、下層絶縁層３２０上の全面に、金属層４００を形成する。金属層４００を、たとえば、スパッタにより形成する。
【０１０８】
次いで、図２１（ａ）および図２１（ｂ）のように、金属層４００上に、ハードマスク層として、第１マスク層５２０および第２マスク層５４０を順次積層する。第２の実施形態と同様に、第２マスク層５４０を、第１マスク層５２０と異なる材料により形成する。ここでは、たとえば、下層の第１マスク層５２０として、プラズマＣＶＤにより、ＳｉＯ２を形成し、その後、上層の第２マスク層５４０として、プラズマＣＶＤにより、アモルファスＳｉを形成する。
【０１０９】
次いで、第２マスク層５４０上に、たとえば、塗布法により、反射防止層８２０を形成する。次いで、反射防止層８２０上に、フォトレジスト層７３０を形成する。次いで、露光および現像により、フォトレジスト層７３０を、平面視で第１配線４２０の形状にパターニングする。
【０１１０】
次いで、図２２（ａ）および図２２（ｂ）のように、フォトレジスト層７３０をマスクとして、ＲＩＥにより、反射防止層８２０、第２マスク層５４０および第１マスク層５２０の順でエッチングする。このとき、エッチング条件に制限はなく、第１マスク層５２０が所望の形状にエッチングされれば、いかなるエッチング条件であってもよい。たとえば、それぞれの層を異なるエッチング条件でエッチングしてもよい。一方で、これら３層を一度にエッチングしてもよい。このようにして、第１マスク層５２０および第２マスク層５４０をパターニングして、平面視で第１配線４２０の形状を有する第１配線マスクを形成する。
【０１１１】
次いで、図２３（ａ）および図２３（ｂ）のように、反射防止層８２０およびフォトレジスト層７３０をプラズマアッシングにより除去する。
【０１１２】
次いで、図２４（ａ）および図２４（ｂ）のように、第１マスク層５２０および第２マスク層５４０上に、反射防止層８２０を形成する。さらに、反射防止層８２０上に、フォトレジスト層７３０を形成する。次いで、露光および現像により、フォトレジスト層７３０を平面視で第１ビア４４０の形状にパターニングする。
【０１１３】
このとき、図２４（ａ）は、フォトレジスト層７３０のパターニングの際に、アライメントがずれた場合を示している。図２４（ａ）のように、平面視で第１ビア４４０の形状にパターニングされたフォトレジスト層７３０は、平面視で第１配線４２０の形状にパターニングされた第１マスク層５２０よりも外側にずれている。
【０１１４】
次いで、図２５（ａ）および図２５（ｂ）のように、フォトレジスト層７３０をマスクとして、ＲＩＥにより、反射防止層８２０および第１マスク層５２０をエッチングする。このときのエッチング条件は、第１マスク層５２０よりも第２マスク層５４０の方がエッチングされやすい条件とする。これにより、第２マスク層５４０のうち、平面視でフォトレジスト層７３０と重なっていない部分は、エッチングされる。一方、先にパターニングされた第１マスク層５２０は残存する。次いで、反射防止層８２０およびフォトレジスト層７３０をプラズマアッシングにより除去する。
【０１１５】
このようにして、第２マスク層５４０に第１ビアマスクと、第１マスク層５２０に第２配線マスクとを形成する。このとき、第１ビアマスクの側面の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分の直線に沿って切られている。また、第１配線マスクのうち、第１ビアマスクと重なっている部分の側面は、直線に沿って切られた第１ビア４４０の側面と同一面を形成している。
【０１１６】
次いで、図２６（ａ）および図２６（ｂ）のように、第１配線マスク（第１マスク層５２０）および第１ビアマスク（第２マスク層５４０）をマスクとして、ＲＩＥにより、金属層を平面視で第１配線４２０の形状にエッチングする。このときのエッチング条件は、第１マスク層５２０および第２マスク層５４０よりも、金属層４００の方がエッチングされやすい条件とする。これにより、第１マスク層５２０および第２マスク層５４０は残存し、金属層４００のみがエッチングされる。これにより、平面視で第１配線５２０の形状を有する金属パターンを形成する（金属パターン形成工程）。
【０１１７】
次いで、図２７（ａ）および図２７（ｂ）のように、第１ビアマスク（第２マスク層５４０）をマスクとして、ＲＩＥにより、第１マスク層５２０をエッチングする。
【０１１８】
次いで、図２８（ａ）および図２８（ｂ）のように、第１ビアマスク（第２マスク層５４０）、および平面視で第１ビアマスクと同一形状にパターニングされた第１マスク層５２０をマスクとして、金属パターンを部分的にエッチングする。次いで、プラズマエッチングにより、第１配線マスク（第１マスク層５２０）および第１ビアマスク（第２マスク層５４０）を除去する。このようにして、第１配線４２０および第１ビア４４０を形成する（以上、第１ビアパターン形成工程）。
【０１１９】
次いで、図２９（ａ）および図２９（ｂ）のように、パターニングされた第１配線４２０および第１ビア４４０を覆うように、第１絶縁層３３０を形成する（第１絶縁層形成工程）。第２の実施形態と同様にして、たとえば、第１絶縁層３３０として、塗布法により、ポーラスＭＳＱ膜を形成する。
【０１２０】
第１絶縁層形成工程の後に、ＣＭＰにより、第１絶縁層３３０の上面を平坦化する（平坦化工程）。これにより、第１ビア４４０の上面を第１絶縁層３３０から露出させる。第２の実施形態では、第１配線マスクおよび第１ビアマスクを除去するとともに、第１絶縁層３３０の上面を平坦化したが、この場合のように、予め第１配線マスクおよび第１ビアマスクを除去してから、第１絶縁層形成工程および平坦化工程を行ってもよい。
【０１２１】
以降の工程は、第１の実施形態と同様である。
【０１２２】
次に、第３の実施形態の効果について説明する。
【０１２３】
ここで、比較例として、ダマシン法により、第１配線４２０上に、第１ビア４４０を形成したとき、平面視で第１ビア４４０の位置が第１配線４２０から外側にずれた場合を、再度考える。隣接する二つの第１配線４２０の間の距離が狭い場合、上記のようにずれた第１ビア４４０と、隣接する第１配線４２０との間で、第１絶縁層３３０の絶縁破壊が起きる可能性がある。また、経時的な絶縁破壊（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）も起こりやすくなる可能性がある。
【０１２４】
一方、第３の実施形態によれば、ハードマスク層として、下層の第１配線マスクを形成した後に、上層の第１ビアマスクを形成する。このとき、上層の第１ビアマスクは、平面視で下層の第１配線マスクよりも外側にはみ出すことがない。その後、これらのマスクを用いて、第１配線４２０および第１ビア４４０を形成する。このようにいて形成された半導体装置１０は、以下の構成を備えている。第１ビア４４０の側面の一部は、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分の直線に沿って切られている。また、第１配線４２０のうち、第１ビア４４０と重なっている部分の側面は、直線に沿って切られた第１ビア４４０の側面と同一面を形成している。すなわち、第１ビア４４０は、平面視で隣接する第１配線４２０側にはみ出している部分がない。これにより、配線間耐圧のよい微細配線構造を得ることができる。また、ＴＤＤＢも抑制することができる。
【０１２５】
次に、図３０および図３１を用い、第３の実施形態の変形例について説明する。図３０および図３１は、第３の実施形態に係る半導体装置１０の変形例を示す図である。それぞれ、第１ビアパターン形成工程まで行った状態を示している。この変形例では、第１ビアマスク形成工程で用いるフォトマスクは、第１配線４２０を得るための第１パターンと、第１ビア４４０を得るための第２パターンと、を有している。また、第２パターンのうち、第１配線４２０の延伸方向と直交する方向の幅は、第１パターンよりも広い。以下詳細を説明する。
【０１２６】
図３０（ａ）および図３０（ｂ）は、第３の実施形態の第１の変形例として、第１ビアマスクの直径を、第１配線４２０の幅よりも大きく設計した場合を示している。上述の図２４（ａ）および図２４（ｂ）の工程において、第１ビアマスクを得るための第２パターンのうち、第１配線４２０の延伸方向と直交する方向の幅が、第１パターンよりも広いフォトマスクを用いる。これにより、第１ビアマスクを形成するためのフォトレジスト層７３０の直径は、第１配線４２０の幅よりも大きく形成される。しかし、このとき、第２マスク層５４０は、第１マスク層５２０とともに、第１配線４２０の幅で形成されている。このため、第１ビアマスクが第１配線マスクの幅よりも外側にはみ出て形成されることはない。
【０１２７】
図３０（ａ）のように、第１ビア４４０の側面の一部と、当該一部と対向する側の側面とは、平面視で、第１配線４２０のうち、第１ビア４４０と重ならない部分の直線に沿って切られている。
【０１２８】
また、図３０（ｂ）のように、第１配線のうち、第１ビア４４０と重なっている部分の二つの互いに対抗する側面は、それぞれ、直線に沿って切られた第１ビア４４０の側面と同一面を形成している。
【０１２９】
また、図３１（ａ）および図３１（ｂ）は、第３の実施形態の第２の変形例として、第１ビアマスクを第１配線４２０と直交する方向にストライプ形状を有する場合を示している。上述の図２４（ａ）および図２４（ｂ）の工程において、第１ビアマスクを得るための第２パターンが、第１配線４２０の延伸方向と直交する方向に長いストライプ形状を有しているフォトマスクを用いる。これにより、第１ビアマスクを形成するためのフォトレジスト層７３０は、平面視で第１配線４２０と重なる部分が確実に形成される。また、第１ビアマスクのうち、第１配線４２０の延伸方向と直交する方向の幅を、第１配線４２０と等しく形成することができる。
【０１３０】
第３の実施形態のうち、第２の変形例の他の特徴は、第１ビア４４０の平面視での形状が矩形状である点を除いて、第１の変形例と同様である。
【０１３１】
上記のように、第３の実施形態の二つの変形例によれば、第１ビアマスクを得るためのパターンのうち、第１配線４２０の延伸方向と直交する方向の幅が、第１配線マスクの幅よりも広いフォトマスクを用いる。これにより、アライメントずれが起こった場合であっても、第１配線４２０と第１ビア４４０との接続不良を防止することができる。一方で、第１ビアマスクを大きく設計しても、平面視の第１ビア４４０の形状は、自己整合的に第１配線４２０の幅となるように形成される。したがって、第３の実施形態と同様に、配線間耐圧がよい。
【０１３２】
以上の第２の実施形態および第３の実施形態では、たとえば、図１５（ａ）および図１５（ｂ）のように、第１配線マスク（第１マスク層５２０）および第１ビアマスク（第２マスク層５４０）をマスクとして、ＲＩＥにより、金属層４００を下層絶縁層３２０までエッチングする方法を説明した。一方で、別の方法として以下のような方法も考えられる。まず、金属パターン形成工程のうち、金属パターンを形成する工程において、金属層４００を部分的にエッチングして、金属層４００の上部に金属パターンを形成するとともに、当該金属層４００の底部を残存させる。次いで、第１ビアパターン形成工程において、第１ビア４４０を形成するとともに、金属層４００の底部をエッチングして、第１配線４２０を形成する。このように、第１ビアパターン形成工程において、はじめて下層絶縁層３２０が露出される。これにより、金属層４００のエッチングによって、下層絶縁層３２０、または下側に位置する第１絶縁層３３０が露出される時間を削減することができる。すなわち、下層絶縁層３２０、または下側に位置する第１絶縁層３３０が不測にエッチングされたり、劣化されたりすることを抑制することができる。
【０１３３】
（第４の実施形態）
図３２〜図４０は、第４の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。図３２〜図４０は、第４の実施形態に係る半導体装置１０の一部を示している。第４の実施形態は、第１配線４２０または第１ビア４４０が保護メタル層４６０またはエッチングストッパ層４８０（第１エッチングストッパ層）を含む点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１３４】
まず、第４の実施形態に係る半導体装置１０の構成から説明する。
【０１３５】
ここで、図４０のように、第１配線４２０の底部には、第１配線４２０を保護する保護メタル層４６０が設けられている。第１配線４２０は、保護メタル層４６０を介して、下層絶縁層３２０に形成されたコンタクトプラグ４１０に接続している。また、第１ビア４４０の上部には、第１ビア４４０を保護する保護メタル層４６０が設けられている。ただし、第１配線４２０および第１ビア４４０の側面には、保護メタル層４６０は形成されていない。このため、第１配線４２０および第１ビア４４０において、平面方向の結晶粒は、第１の実施形態と同様に大きい状態である。
【０１３６】
保護メタル層４６０は、第１配線４２０および第１ビア４４０に用いられる金属よりも、第１絶縁層３３０との密着性がよい材料が用いられる。これにより、第１配線４２０と下層側のビア（不図示）等と安定的に接続することができる。また、保護メタル層４６０は、第１配線４２０および第１ビア４４０に用いられる金属よりも、プロセス耐性がある材料であることが好ましい。具体的には、保護メタル層４６０の材料は、ＴｉＮ、ＴａＮ、ＷＮ、ＲｕＮ、ＴｉまたはＲｕなどである。これにより、第１配線層３０を平坦化する工程において、保護メタル層４６０よりも下に位置する第１ビア４４０等の劣化を抑制することができる。
【０１３７】
また、図４０のように、複数の第１配線層３０が積層されている。下側に位置する第１配線層３０の第１ビア４４０は、当該第１ビア４４０の上部に形成された保護メタル層４６０、および上側に位置する第１配線層３０の第１配線４２０のうち、下部に形成された保護メタル層４６０を介して、上側に位置する第１配線４２０と接続している。
【０１３８】
次に、第４の実施形態に係る半導体装置１０の製造方法について説明する。第４の実施形態は、第１配線４２０または第１ビア４４０のうち、いずれかの境界の位置に、保護メタル層４６０またはエッチングストッパ層４８０を形成する点を除いて、第１の実施形態と同様である。
【０１３９】
まず、第１の実施形態と同様にして、半導体基板１００に半導体素子２０を形成する。次いで、下層絶縁層３２０に、コンタクトプラグ４１０を形成する。
【０１４０】
次いで、図３２のように、下層絶縁層３２０上の全面に、スパッタにより、保護メタル層４６０を形成する。保護メタル層４６０として、たとえば、スパッタにより、ＴｉＮを成膜する。次いで、保護メタル４６０上に、スパッタにより、金属層４００を形成する。金属層４００として、たとえば、スパッタにより、Ｗを成膜する。次いで、金属層４００上に、保護メタル層４６０を形成する。この保護メタル層４６０としては、下層側の保護メタル層４６０と同じ材料を用いることができる。
【０１４１】
次いで、図３３のように、保護メタル４６０上に、第１フォトレジスト層７１０を形成する。次いで、プラズマＣＶＤにより、ハードマスク層５６０を形成する。ハードマスク層５６０として、たとえば、プラズマＣＶＤにより、低温で形成したＳｉＯ２を成膜する。次いで、ハードマスク層５６０上に、反射防止層８２０を形成する。次いで、反射防止層８２０上に、第２フォトレジスト層７２０を形成する。次いで、露光および現像により、第２フォトレジスト層７２０を、平面視で第１配線４２０の形状にパターニングする。
【０１４２】
次いで、図３４のように、第２フォトレジスト層７２０をマスクとして、ＲＩＥにより、反射防止層８２０、ハードマスク層５６０および第１フォトレジスト層７１０とともに、保護メタル層４６０および金属層４００をエッチングする。これにより、第１配線４２０の形状を有する金属パターンを形成する。
【０１４３】
次いで、図３５のように、平面視で第１配線４２０の形状を有する金属パターン上に、第１フォトレジスト層７１０、ハードマスク層５６０、反射防止層８２０および第２フォトレジスト層７２０を形成する。次いで、露光および現像により、第２フォトレジスト層７２０を、平面視で第１ビア４４０の形状にパターニングする。
【０１４４】
次いで、図３６のように、第２フォトレジスト層７２０をマスクとして、ＲＩＥにより、反射防止層８２０、ハードマスク層５６０および第１フォトレジスト層７１０とともに、金属パターンを部分的にエッチングする。このとき、上層側の保護メタル層４６０から金属層４００の中間までをエッチングする。これにより、第１配線４２０および第１ビア４４０を形成する。
【０１４５】
次いで、図３７のように、プラズマアッシングにより、第１フォトレジスト層７１０、ハードマスク層５６０、反射防止層８２０および第２フォトレジスト層７２０を除去する。このとき、金属層４００の上面は、保護メタル層４６０によって保護されている。これにより、プラズマアッシングにより、金属層４００の上面が酸化されることがない。
【０１４６】
次いで、図３８のように、パターニングされた下層の保護メタル層４６０、第１配線４２０、第１ビア４４０および上層の保護メタル層４６０を覆うように、第１絶縁層３３０を形成する。第１絶縁層３３０として、たとえば、塗布法により、ポーラスＭＳＱを成膜する。
【０１４７】
次いで、図３９のように、ＣＭＰにより、第１絶縁層３３０の上面を平坦化する。これにより、第１ビア４４０の上面、すなわち保護メタル層４６０の上面を第１絶縁層３３０から露出させる。また、ＣＭＰを途中まで実施し、ドライエッチングでエッチバックしてもよい。
【０１４８】
次いで、図４０のように、上記した同様の手順により、下側に位置する第１配線層３０上に、同様の保護メタル層４６０を有する第１配線層３０を形成する。このとき、下側に位置する第１配線層３０の第１ビア４４０を、上側に位置する第１配線層３０の第１配線４２０に接続するように形成する。また、下側の第１ビア４４０を、当該第１ビア４４０の上部に形成された保護メタル層４６０、および上側の第１配線４２０のうち、下部に形成された保護メタル層４６０を介して、上側に位置する第１配線４２０と接続する。
【０１４９】
以降の工程は、第１の実施形態と同様である。
【０１５０】
次に、第４の実施形態の効果について説明する。第４の実施形態によれば、第１配線４２０または第１ビア４４０が保護メタル層４６０またはエッチングストッパ層４８０を含んでいる。図４０で示した半導体装置１０では、第１配線４２０の下部、および第１ビア４４０の上部に、保護メタル層４６０が設けられている。これにより、下側または上側に位置する第１配線層３０との密着性を向上させることができる。また、第１ビア４４０の上部に保護メタル層４６０が形成されていることにより、第１絶縁層３３０の上面をＣＭＰにより平坦化する工程において、保護メタル層４６０よりも下に位置する第１ビア４４０等の劣化を抑制することができる。また、第１ビア４４０の上部に保護メタル層４６０が形成されていることにより、第２フォトレジスト層７２０等をプラズマアッシングする工程において、保護メタル層４６０よりも下に位置する第１ビア４４０等が酸化されることを抑制することができる。
【０１５１】
次に、図４１〜図４３を用い、第４の実施形態の変形例について説明する。図４１〜図４３は、第４の実施形態に係る半導体装置１０の変形例を示す図である。それぞれの変形例は、第１配線４２０または第１ビア４４０において、保護メタル層４６０またはエッチングストッパ層４８０が形成されている位置が異なっている。以下、詳細を説明する。
【０１５２】
図４１（ａ）の場合では、第１ビア４４０の上部のみに、保護メタル層４６０が形成されている。これにより、上記した第４の実施形態と同様の効果をえることができる。このように、下側に位置する第１ビア４４０の上部、または上側に位置する第１配線４２０の下部のいずれか一方に、保護メタル層４６０を有していることにより、相互の密着性を向上させることができる。
【０１５３】
図４１（ｂ）の場合では、第１ビア４４０の下部に、導電材料からなるエッチングストッパ層４８０（第１エッチングストッパ層）を備えている。この場合、広義の意味で、第１配線４２０の上部のうち、少なくとも平面視で第１ビア４４０と重なる部分に、エッチングストッパ層４８０が設けられていることと同一である。エッチングストッパ層４８０は、第１配線４２０または第１ビア４４０を形成するための材料とは異なる材料により形成されている。エッチングストッパ層４８０は、上述した金属層４００をエッチングする工程において、当該金属層４００よりもエッチング速度が遅い材料により形成されている。具体的には、上述した保護メタル層４６０と同様の材料を用いることができる。
【０１５４】
図４１（ｂ）のような形状を得るためには、下記のようにして、形成する。まず、金属層４００のうち、第１配線４２０の上部のうち、少なくとも平面視で第１ビア４４０と重なる部分に、エッチングストッパ層４８０を形成する。次いで、第１配線４２０に沿ったパターンを有する金属パターンを形成する。次いで、第１ビアパターン形成工程において、金属パターンをエッチングストッパ層４８０までエッチングする。次いで、エッチングストッパ層４８０をエッチングする。これにより、第１ビア４４０の下部（第１配線４２０の上部）に、エッチングストッパ層４８０を有する第１ビア４４０を形成する。以降の工程は、第４の実施形態と同様である。
【０１５５】
図４１（ｂ）の変形例によれば、第１ビアパターン形成工程において、エッチングストッパ層４８０の位置により、第１ビア４４０の底部の位置を決定することができる。エッチング時間により制御する場合と比較して、安定的に第１ビア４４０を形成することができる。
【０１５６】
図４１（ｃ）の場合では、第１ビア４４０の下部に、エッチングストッパ層４８０が設けられているとともに、第１ビア４４０の上部に、保護メタル層４６０が設けられている。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１５７】
図４１（ｄ）の場合では、第１配線４２０の底部に、保護メタル層４６０が設けられているとともに、第１ビア４４０の底部に、エッチングストッパ層４８０が設けられている。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１５８】
図４２（ａ）の場合では、第１配線４２０の底部に、保護メタル層４６０が設けられている点を除いて、図４１（ｃ）の構成と同様である。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１５９】
図４２（ｂ）の場合では、第１配線４２０の底部に、保護メタル層４６０が設けられているとともに、第１配線４２０の上部のうち、平面視で第１配線４２０と重なる領域に、エッチングストッパ層４８０が設けられている。図４２（ｂ）の場合、エッチングストッパ層４８０が、平面視で第１配線４２０と重なる領域に形成されている点で、図４１（ｂ）の場合と異なる。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１６０】
図４２（ｃ）の場合では、第１配線４２０の上部のうち、平面視で第１配線４２０と重なる領域に、エッチングストッパ層４８０が設けられている。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１６１】
図４２（ｄ）の場合では、第１配線４２０の上部のうち、平面視で第１配線４２０と重なる領域に、エッチングストッパ層４８０が設けられているとともに、第１ビア４４０の上部に、保護メタル層４６０が設けられている。この場合も、第４の実施形態および図４１（ｂ）と同様の効果を得ることができる。
【０１６２】
図４３の場合では、第１配線４２０の底部のみに、保護メタル層４６０が設けられている。この場合も、第４の実施形態と同様の効果を得ることができる。第１配線４２０を、保護メタル層４６０を介して、下側に位置するビア（コンタクトプラグ４１０等）と安定的に接続することができる。
【０１６３】
以上、第４の実施形態では、第１配線４２０および第１ビア４４０は、同一の金属からなる場合を説明したが、エッチングストッパ層４８０を設ける場合は、第１配線４２０と第１ビア４４０は異なる金属により形成されていてもよい。ただし、少なくとも第１ビア４４０は、エッチングストッパ層４８０とエッチング選択性がある材料により形成されていることが好ましい。
【０１６４】
以上、第４の実施形態では、保護メタル層４６０またはエッチングストッパ層４８０は、同一の金属からなる場合を説明したが、保護メタル層４６０またはエッチングストッパ層４８０が複数形成されている場合は、それぞれの層が異なる金属により形成されていてもよい。
【０１６５】
（第５の実施形態）
図４４は、第５の実施形態に係る半導体装置１０の構成を示す断面図である。第５の実施形態は、以下の点を除いて、第１の実施形態と同様である。半導体基板１００上には、コンタクトプラグ４１０が接している。下層ビア形成層３２は、コンタクトプラグ４１０上で、かつ、第１配線４２０が設けられた第１絶縁層３３０よりも下に位置している。また、この下層ビア形成層３２は、コンタクトプラグ４１０上に接続する下層ビア４３０と、下層ビア４３０の側面と接する第１絶縁層３３０と、を備えている。また、下層ビア４３０の側面の少なくとも一部は、金属の結晶粒を分断している。以下、詳細を説明する。
【０１６６】
図４４のように、半導体基板１００には、半導体素子２０が設けられている。半導体基板１００上には、下層絶縁層３２０が設けられている。下層絶縁層３２０およびライナー絶縁層３１０に設けられた開口には、コンタクトプラグ４１０が設けられている。このコンタクトプラグ４１０は、当該開口において、ソース領域２１０またはドレイン領域２２０等に接続している。コンタクトプラグ４１０は、当該コンタクトプラグ４１０の底部および側面に設けられたバリアメタル層４６１と、Ｗなどの金属４１１と、を備えている。なお、バリアメタル層４６１は、保護メタル層４６０またはエッチングストッパ層４８０と同様の材料により形成されている。また、Ｗなどの金属４１１は、ＣＶＤにより形成されている。
【０１６７】
半導体基板１００上には、下層ビア形成層３２が設けられている。下層ビア形成層３２は、下層ビア４３０および第１絶縁層３３０を備えている。この下層ビア形成層３２は、第１配線４２０を含まない点を除いて、第１配線層３０と同様にして形成されている。また、下層ビア４３０は、コンタクトプラグ４１０上で、当該コンタクトプラグ４１０に接続している。また、下層ビア形成層３２の第１絶縁層３３０は、下層ビア４３０の側面と接している。なお、下層ビア形成層３２の第１絶縁層３３０は、第１配線層３０の第１絶縁層３３０と異なる材料により形成されていてもよい。
【０１６８】
下層ビア４３０の側面の少なくとも一部は、金属の結晶粒を分断している。好ましくは、下層ビア４３０の側面の全周は、金属の結晶粒を分断している。言い換えれば、下層ビア４３０の側面には、少なくとも一つ以上の金属の結晶粒が分断された面が形成されている。好ましくは、下層ビア４３０の側面の全ての側面には、少なくとも一つ以上の金属の結晶粒が分断された面が形成されている。このような構造にすることにより、下層ビア４３０が微細化した場合でも、下層ビア４３０の抵抗を低くすることができる。
【０１６９】
ここで、コンタクトプラグ４１０の幅が小さい場合、抵抗の高いバリアメタル層４６１の占める割合が高くなる。このため、コンタクトプラグ４１０の幅が小さいほど、コンタクトプラグ４１０の抵抗は高くなる。上記のように、コンタクトプラグ４１０上に、抵抗の低い下層ビア４３０を設けることにより、コンタクトプラグ４１０および下層ビア４３０の全体として、抵抗を下げることができる。
【０１７０】
また、低抵抗化のため、コンタクトプラグ４１０は極力短く、下層ビア４３０はコンタクトプラグ４１０より長いことが好ましい。コンタクトプラグ４１０は、半導体素子２０に接続するために必要な最低限の長さ以上で、出来る限り短いことが好ましい。ここでいう「半導体素子２０に接続するために必要な最低限の長さ」とは、ゲート電極２４０上に設けられたコンタクトプラグ４１０が上層の下層ビア４３０と接続するために必要な最低限の長さをいう。また、下層絶縁層３２０の厚さは、上記したコンタクトプラグ４１０が半導体素子２０に接続するために必要な最低限の長さを有する範囲で薄いことが好ましい。
【０１７１】
また、下層ビア４３０は、平面視でコンタクトプラグ４１０と重なる部分が形成されている。下層ビア４３０の断面は、平面視でコンタクトプラグ４１０の断面よりも広くてもよい。下層ビア４３０の断面は、平面視でコンタクトプラグ４１０の断面よりも、露光および現像の際におけるアライメントマージン以上であることがこのましい。これにより、確実に下層ビア４３０をコンタクトプラグ４１０に接続することができる。
【０１７２】
下層ビア形成層３２は、第１配線４２０が設けられた第１絶縁層３３０よりも下に位置している。すなわち、下層ビア形成層３２上には、第１の実施形態と同様にして、第１配線層３０が形成されている。第１配線層３０には、第１配線４２０および第１ビア４４０が設けられている。第１配線４２０の底面は、下層ビア４３０の上面と接している。第１配線４２０の上面は、第１ビア４４０の底面に接している。第１絶縁層３３０は、少なくとも第１配線４２０の上面および第１ビア４４０の側面に接している。また、第１配線４２０および第１ビア４４０の側面の少なくとも一部は、金属の結晶粒を分断している。
【０１７３】
また、下層ビア４３０の上および／または下には、保護メタル層（不図示）が形成されてもよい。当該保護メタル層の材料は、たとえば、ＴｉＮ、ＴａＮ、ＷＮ、ＲｕＮ、ＴｉまたはＲｕなどである。この保護メタル層を有することにより、下層ビア４３０およびコンタクトプラグ４１０間または下層ビア４３０および第１配線４２０間の密着性向上や接触抵抗の安定化を実現することが可能である。
【０１７４】
次に、第５の実施形態に係る半導体装置１０の製造方法について説明する。
【０１７５】
まず、第１の実施形態と同様にして、半導体基板１００に半導体素子２０を形成する。次いで、ライナー絶縁層３１０上に、ＣＶＤにより、下層絶縁層３２０を形成する。次いで、下層絶縁層３２０およびライナー絶縁層３１０のうち、ゲート電極２４０、ソース領域２１０およびドレイン領域２２０上等をエッチングして、コンタクトホール（不図示）を形成する。次いで、当該コンタクトホールおよび下層絶縁層３２０上に、バリアメタル層４６１を形成する。次いで、ＣＶＤにより、Ｗなどの金属４１１をコンタクトホール内に埋め込む。次いで、ＣＭＰにより、下層絶縁層３２０の上面を平坦化する。これにより、下層絶縁層３２０に、コンタクトプラグ４１０を形成する。
【０１７６】
次いで、平坦化された下層絶縁層３２０上に、金属層４００をスパッタにより形成する。これにより、結晶粒の大きい金属層４００を形成することができる。次いで、金属層４００上に、フォトレジスト層（不図示）等の多層マスクを形成する。次いで、露光および現像により、多層マスクを平面視で下層ビア４３０の形状にパターニングする。次いで、当該多層マスクをマスクとして、金属層４００をパターニングする。このようにして、下層ビア４３０を形成する。これにより、金属層４００の結晶粒の大きい状態を維持したまま、下層ビア４３０の形状を微細化することができる。次いで、プラズマアッシングにより、多層マスクを除去する。
【０１７７】
次いで、下層ビア４３０を覆うように、第１絶縁層３３０を形成する。次いで、ＣＭＰにより、第１絶縁層３３０の上面を平坦化する。これにより、下層ビア４３０の上面を第１絶縁層３３０から露出させる。
【０１７８】
次いで、第１の実施形態と同様にして、第１配線層３０を形成する。以上のようにして、第５の実施形態の半導体装置１０を得る。
【０１７９】
第５の実施形態によれば、コンタクトプラグ４１０上に、下層ビア４３０が接している。また、下層ビア４３０の側面の少なくとも一部は、金属の結晶粒を分断している。言い換えれば、下層ビア４３０の側面には、少なくとも一つ以上の金属の結晶粒が分断された面が形成されている。ここで、コンタクトプラグ４１０の幅が小さい場合、抵抗の高いバリアメタル層４６１の占める割合が高くなる。このため、コンタクトプラグ４１０の幅が小さいほど、コンタクトプラグ４１０の抵抗は高くなる。また、このとき、コンタクトプラグ４１０の金属４１１をＣＶＤにより形成した場合、金属４１１の結晶粒は小さくなる。したがって、上記のように、高抵抗のコンタクトプラグ４１０上に、低抵抗の下層ビア４３０を形成することにより、コンタクトプラグ４１０および下層ビア４３０の全体として、抵抗を下げることができる。
【０１８０】
以上、第５の実施形態では、下層ビア形成層３２上に第１配線層３０が設けられている場合を説明したが、下層ビア形成層３２上にダマシン法により配線層が形成されていてもよい。
【０１８１】
（第６の実施形態）
図４５は、第６の実施形態に係る半導体装置１０の構成を示す断面図である。第６の実施形態は、以下の点を除いて、第１の実施形態と同様である。第１配線４２０は、同一の層に複数設けられている。第１絶縁層３３０は、複数の第１配線４２０の間にエアギャップ９００を有している。以下、詳細を説明する。
【０１８２】
図４４のように、第１の実施形態と同様に、半導体基板１００には、半導体素子２０が設けられている。また、半導体基板１００上には、下層絶縁層３２０が設けられている。下層絶縁層３２０上には、複数の第１配線層３０が設けられている。
【０１８３】
各々の第１配線層３０の同一層内に、複数の第１配線４２０が設けられている。また、同一層内に、複数の第１ビア４４０が設けられていてもよい。
【０１８４】
第１絶縁層３３０は、複数の第１配線４２０の間にエアギャップ９００を有している。ここでいう「エアギャップ９００」とは、第１絶縁層３３０に形成された空隙のことをいう。このエアギャップ９００は、第１絶縁層３３０がポーラスの場合、第１絶縁層３３０に形成される微細な空孔よりも大きい。これにより、第１絶縁層３３０の誘電率をさらに下げることができる。また、当該エアギャップ９００は、第１配線４２０の間隔が狭い場所に形成されている。
【０１８５】
第１の実施形態では、第１絶縁層３３０の比誘電率がたとえば、３．２以下である場合を述べたが、第６の実施形態では、エアギャップ９００を有する第１絶縁層３３０の比誘電率は上記範囲を超えていてもよい。具体的には、第１絶縁層３３０は、比誘電率が２．７以上のＳｉＣＯＨ膜、または比誘電率が３．７以上のＳｉＯＦ膜であってもよい。これにより、エアギャップ９００によって比誘電率を下げるとともに、第１絶縁層３３０の物理的強度を向上させることができる。すなわち、実装耐性を向上させることができる。
【０１８６】
次に、第６の実施形態の半導体装置１０の製造方法について説明する。製造方法のうち、第１配線層３０を形成する工程のみを説明する。
【０１８７】
たとえば、下層絶縁層３３０上に、金属層４００をスパッタにより形成する。第１の実施形態と同様にして、金属層４００をパターニングして、第１配線４２０および第１ビア４４０を形成する。
【０１８８】
次いで、第１絶縁層形成工程において、第１配線４２０および第１ビア４４０を覆うように、第１絶縁層３３０を形成する。ここでは、たとえば、ＣＶＤにより、第１絶縁層３３０を形成する。具体的には、たとえば、ＣＶＤにより、ポーラスＳｉＣＯＨ膜を形成する。このとき、第１配線４２０の間隔が狭い部分において、第１絶縁層３３０が十分に埋め込まれず、エアギャップ９００を形成することができる。
【０１８９】
同様の工程を複数の第１配線層３０に適用することにより、それぞれの第１配線層３０においても、エアギャップ９００を形成することができる。
【０１９０】
第６の実施形態によれば、第１絶縁層３３０は、複数の第１配線４２０の間にエアギャップ９００を有している。これにより、第１絶縁層３３０の比誘電率を、第１の実施形態よりもさらに下げることができる。一方で、第１絶縁層３３０において、比誘電率が高い材料を用いた場合であっても、エアギャップ９００を有していることにより、第１絶縁層３３０の比誘電率を下げることができる。これにより、エアギャップ９００によって比誘電率を下げるとともに、第１絶縁層３３０の物理的強度を向上させることができる。
【０１９１】
また、比較例として、第１絶縁層３３０にエアギャップ９００を形成した後に、ビアホールなどを形成する場合、ビアホールが誤ってエアギャップ９００に達してしまうことがある。このような不良が発生したとき、第１配線４２０間の短絡などが発生する可能性がある。一方、第６の実施形態によれば、第１配線４２０を形成した後に第１絶縁層３３０にエアギャップ９００を形成する。これにより、原理的に、ビアホールが誤ってエアギャップ９００に達してしまうような不良が発生しない。したがって、第１配線４２０間に短絡を起こすことなく、安定的にエアギャップ９００を形成することができる。
【０１９２】
（第７の実施形態）
図４６は、第７の実施形態に係る半導体装置１０の構成を示す断面図である。第７の実施形態は、第１配線層３０上にダマシン法により配線層（第２配線層４０および第３配線層５０）が形成されている点を除いて、第１の実施形態と同様である。
【０１９３】
図４６のように、第１の実施形態と同様に、半導体基板１００側から複数の第１配線層３０が設けられている。この半導体装置１０は、少なくとも一つ以上のロジック回路を有している。複数の第１配線層３０は、ロジック回路を形成するローカル配線層である。
【０１９４】
最上層に位置する第１配線層３０上には、第２配線層４０が設けられている。第２配線層４０は、第２配線６２０および第２絶縁層３６０を備えている。第２配線６２０の底面は、最上層の第１ビア４４０と接続している。また、第２配線６２０の底部および側面に、バリアメタル層（不図示）が設けられていてもよい。また、第２配線６２０内に埋め込まれた金属は、第１配線４２０および第１ビア４４０と異なる金属であってもよい。具体的には、第２配線６２０内の金属は、たとえば、Ｃｕである。
【０１９５】
また、第２絶縁層３６０は、第２配線６２０の側面と接している。第２絶縁層３６０は、たとえば、第１絶縁層３３０と同じ材料により形成されている。また、第１配線層３０と第２配線層４０との間に、エッチングストッパ層３４０が設けられていてもよい。このように、導電材料が第２配線６２０のみからなる第２配線層４０を設けることにより、第２配線層４０の上層に、デュアルダマシン法により、配線層を形成することができる。
【０１９６】
さらに、第２配線層４０上に、少なくとも一つ以上の第３配線層５０が設けられている。第３配線層５０は、第３ビア６４０、第３配線６６０および第３絶縁層３７０を備えている。第２配線４０上の第３ビア６４０の底面は、第２配線６２０に接続している。また、第３配線６６０は、第３ビア６４０の上面に接している。また、第３ビア６４０の底面ならびに側面、および第３配線６６０の底部ならびに側面に、バリアメタル層（不図示）が設けられていてもよい。また、第３ビア６４０および第３配線６６０内に埋め込まれた金属は、第１配線４２０および第１ビア４４０と異なる金属であってもよい。具体的には、第３ビア６４０および第３配線６６０内の金属は、たとえば、Ｃｕである。
【０１９７】
また、第３絶縁層３７０は、第３ビア６４０および第３配線６６０と接している。第３絶縁層３７０は、たとえば、第１絶縁層３３０と同じ材料により形成されている。また、第２配線層４０と第３配線層５０との間に、エッチングストッパ層３４０が設けられていてもよい。さらに、第３絶縁層３７０の第３配線６６０と接するように、エッチングストッパ層３４０が設けられていてもよい。
【０１９８】
第３配線層５０は、複数層形成されていてもよい。このとき、下側に位置する第３配線層５０の第３配線６６０の上面は、上側に位置する第３ビア６４０の底面に接している。
【０１９９】
また、最上層に位置する第３配線層５０は、たとえば、複数のローカル配線層を接続するグローバル配線層である。最上層に位置する第３配線層５０の第３絶縁層３７０（上層絶縁層３５０）は、下側に位置する第３配線層５０の第３絶縁層３７０と異なる材料により形成されていてもよい。具体的には、上層絶縁層３５０は、たとえば、ＳｉＯＦやＳｉＯ２などである。なお、最上層のグローバル配線層上に、バンプ電極（不図示）が設けられていてもよい。
【０２００】
次に、第７の実施形態に係る半導体装置１０の製造方法について説明する。
【０２０１】
まず、第１の実施形態と同様にして、複数の第１配線層３０を形成する。これにより、複数の第１配線層３０により、少なくとも一つ以上のロジック回路を有するローカル配線層を形成する。
【０２０２】
次いで、最上層に位置する第１配線層３０上に、第２絶縁層３６０を形成する。次いで、第２絶縁層３６０に、ＲＩＥにより、最上層の第１ビア４４０と接続する第２配線溝（不図示）を形成する。次いで、第２配線溝内および第２絶縁層３６０上に、スパッタにより、バリアメタル層（不図示）を形成する。次いで、バリアメタル層上に、スパッタにより、シードメタル層（不図示）を形成する。次いで、シードメタル層をシードとして、めっきにより、第２配線溝内に金属を埋め込む。次いで、ＣＭＰにより、第２絶縁層３６０上を平坦化する。これにより、第２配線６２０を形成する。このように、いわゆるシングルダマシン法により、第２配線層４０を形成する。
【０２０３】
次いで、第２配線６２０および第２絶縁層３６０上に、第３絶縁層３７０を形成する。次いで、第３絶縁層３７０に、第２配線６２０の上面に接する第３ビアホール（不図示）と、第３ビアホール上に接する第３配線溝（不図示）とを形成する。次いで、第３ビアホール内、第３配線溝内および第３絶縁層３７０上に、スパッタにより、バリアメタル層（不図示）を形成する。次いで、バリアメタル層上に、スパッタにより、シードメタル層（不図示）を形成する。次いで、シードメタル層をシードとして、めっきにより、第３ビアホールおよび第３配線溝内に金属を埋め込む。次いで、ＣＭＰにより、第３絶縁層３７０上を平坦化する。これにより、第３ビア６４０および第３配線６６０を形成する。このように、いわゆるデュアルダマシン法により、第３配線層５０を形成する。
【０２０４】
次いで、同様の手順により、複数の第３配線層５０を形成する。最上層に、グローバル配線層として、第３配線層５０を形成する。このようにして、多層配線構造を有する半導体装置１０を形成する。なお、第１配線層３０、第２配線層４０および第３配線層５０の間に、エッチングストッパ層３４０を形成してもよい。
【０２０５】
第７の実施形態によれば、第１配線層３０上に、ダマシン法により、第２配線層４０および第３配線層５０が形成されている。このように、ダマシン法による配線層を混在させることができる。また、多層配線構造において、上層側の配線またはビアは、下層側の配線またはビアよりも太い幅で形成されている。このため、上層の配線またはビアは、Ｃｕにより形成されていた方が低抵抗となる場合が考えられる。したがって、第７の実施形態のように、配線またはビアの幅に応じて、適宜、低抵抗となる配線層の構造を選択することができる。
【０２０６】
以上、第７の実施形態において、第２配線層４０をシングルダマシン法により形成する場合を説明したが、第１の実施形態と同様にして、予め第２配線６２０をパターニングして形成して、その後、第２絶縁層３６０を形成することにより、第２配線層４０を形成してもよい。
【０２０７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【０２０８】
１０ 半導体装置
２０ 半導体素子
３０ 第１配線層
３２ 下層ビア形成層
４０ 第２配線層
５０ 第３配線層
１００ 半導体基板
１２０ 素子分離領域
２１０ ソース領域
２２０ ドレイン領域
２３０ ゲート絶縁層
２４０ ゲート電極
２５０ 側壁絶縁膜
２６０ シリサイド層
３１０ ライナー絶縁層
３２０ 下層絶縁層
３３０ 第１絶縁層
３４０ エッチングストッパ層
３５０ 上層絶縁層
３６０ 第２絶縁層
３７０ 第３絶縁層
４００ 金属層
４０１ 第１側面
４０２ 結晶粒
４１０ コンタクトプラグ
４１１ 金属
４２０ 第１配線
４２２ 上層配線
４３０ 下層ビア
４４０ 第１ビア
４４２ バリアメタル層
４６０ 保護メタル層
４６１ バリアメタル層
４８０ エッチングストッパ層
５２０ 第１マスク層
５４０ 第２マスク層
５６０ ハードマスク層
６２０ 第２配線
６４０ 第３ビア
６６０ 第３配線
７１０ 第１フォトレジスト層
７２０ 第２フォトレジスト層
７３０ フォトレジスト層
８１０ 反射防止層
８２０ 反射防止層
９００ エアギャップ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１配線と、
前記第１配線上に設けられ、底面が前記第１配線と接する第１ビアと、
前記半導体基板上に設けられ、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層と、
を備え、
前記第１配線および前記第１ビアのうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた第１配線と、
前記第１配線上に設けられ、底面が前記第１配線と接する第１ビアと、
前記半導体基板上に設けられ、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層と、
を備え、
前記第１配線および前記第１ビア中のフッ素の含有量は、１×１０１９ａｔｏｍｓ／ｃｃ未満である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１配線の少なくとも一つの側面は、前記第１ビアの側面と同一面を形成している半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第１絶縁層のうち、前記第１配線および前記第１ビアの側面に接する部分は、当該第１絶縁層の材質が変化した変質層が形成されていない半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第１配線または前記第１ビアの幅は、Ｃｕ中の電子の平均自由行程よりも小さい半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記金属中の電子の平均自由行程は、Ｃｕより小さい半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記金属は、Ｗ、ＭｏまたはＲｕのいずれかを含む半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
前記第１ビアの一部は、平面視で、前記第１配線のうち、前記第１ビアと重ならない部分から外側にはみ出しており、
前記第１配線のうち、平面視で前記第１ビアと重なっている部分の前記側面は、前記第１ビアの側面と同一面を形成している半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置において、
当該第１ビアの側面の一部は、平面視で、前記第１配線のうち、前記第１ビアと重ならない部分の直線に沿って切られており、
前記第１配線のうち、平面視で前記第１ビアと重なっている部分の前記側面は、前記直線に沿って切られた前記第１ビアの側面と同一面を形成している半導体装置。
【請求項１０】
請求項１〜９のいずれか一項に記載の半導体装置において、
前記第１配線の底部に、前記第１配線を保護する保護メタル層をさらに備える半導体装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体装置において、
前記第１配線の上部のうち、少なくとも平面視で前記第１ビアと重なる部分に、導電材料からなる第１エッチングストッパ層をさらに備える半導体装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体装置において、
前記第１ビアの上部に、前記第１ビアを保護する保護メタル層をさらに備える半導体装置。
【請求項１３】
請求項１〜９のいずれか一項に記載の半導体装置において、
前記第１配線および前記第１ビアは、同一の前記金属により、一体として形成されている半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記第１配線と前記第１ビアとが接している部分の結晶粒は繋がっている半導体装置。
【請求項１５】
請求項１〜１４のいずれか一項に記載の半導体装置において、
前記第１配線は、同一の層に複数設けられ、
前記第１絶縁層は、複数の前記第１配線の間にエアギャップを有する半導体装置。
【請求項１６】
請求項１〜１５のいずれか一項に記載の半導体装置において、
前記半導体基板上に接するコンタクトプラグと、
前記コンタクトプラグ上で、かつ、前記第１配線が設けられた前記第１絶縁層よりも下に位置する下層ビア形成層と、
をさらに備え、
前記下層ビア形成層は、
前記コンタクトプラグ上に接続する下層ビアと、
前記下層ビアの側面と接する前記第１絶縁層と、
を備え、
前記下層ビアの側面の少なくとも一部は、前記下層ビアの金属の結晶粒を分断している半導体装置。
【請求項１７】
請求項１〜１６のいずれか一項に記載の半導体装置において、
前記第１配線、前記第１ビアおよび前記第１絶縁層は、一つの第１配線層を形成し、
少なくとも二つ以上の前記第１配線層が積層されており、
下側に位置する前記第１配線層の前記第１ビアは、上側に位置する前記第１配線層の前記第１配線に接続している半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
二つの前記第１配線層の間に、前記第１絶縁層よりも高密度の絶縁材料からなる第２エッチングストッパ層をさらに備える半導体装置。
【請求項１９】
請求項１７または１８に記載の半導体装置において、
少なくとも一つ以上のロジック回路を有しており、
前記複数の第１配線層は、前記ロジック回路を形成するローカル配線層であり、
最上層に位置する前記第１配線層上に設けられ、底面が前記最上層の前記第１ビアと接続する第２配線と、
前記最上層の前記第１配線層上に設けられ、前記第２配線の側面と接する第２絶縁層と、
を備える半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第２配線および前記第２絶縁層上に、少なくとも一つ以上の第３配線層を備え、
当該第３配線層は、
前記第２配線に接続する第３ビアと、
前記第３ビア上に接する第３配線と、
前記第２配線および前記第２絶縁層上に設けられ、前記第３ビアおよび前記第３配線と接する第３絶縁層と、
を備える半導体装置。
【請求項２１】
請求項２０に記載の半導体装置において、
最上層の前記第３配線層は、グローバル配線層である半導体装置。
【請求項２２】
請求項１〜２１のいずれか一項に記載の半導体装置において、
前記第１絶縁層の比誘電率は３．２以下である半導体装置。
【請求項２３】
半導体基板上に、第１配線に沿ったパターンを有する金属パターンを形成する金属パターン形成工程と、
前記金属パターンを部分的にエッチングすることにより、前記第１配線と、底面が前記第１配線と接する第１ビアと、を形成する第１ビアパターン形成工程と、
前記半導体基板上に、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層を形成する第１絶縁層形成工程と、
を備える半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
前記金属パターン形成工程は、
前記半導体基板上に、金属層をスパッタにより形成する工程と、
当該金属層をエッチングすることにより、前記金属パターンを形成する工程と、
を備える半導体装置の製造方法。
【請求項２５】
請求項２３または２４に記載の半導体装置の製造方法において、
前記金属パターン形成工程は、
前記半導体基板上に金属層を形成する工程と、
当該金属層上に、第１マスク層と、前記第１マスク層と異なる材料からなる第２マスク層と、を順次形成する工程と、
前記第２マスク層をパターニングして、平面視で前記第１ビアの形状を有する第１ビアマスクを形成する第１ビアマスク形成工程と、
前記第１ビアマスク形成工程の後に、前記第１マスク層をパターニングして、平面視で前記第１配線の形状を有する第１配線マスクを形成する第１配線マスク形成工程と、
前記第１配線マスクをマスクとして、前記金属層をエッチングすることにより、前記金属パターンを形成する工程と、
を備え、
前記第１ビアパターン形成工程は、
平面視で前記第１ビアマスクをマスクとして前記第１配線マスクをエッチングする工程と、
当該第１ビアマスク、および平面視で前記第１ビアマスクと同一形状にパターニングされた前記第１マスク層をマスクとして、前記金属パターンを部分的にエッチングすることにより、前記第１ビアを形成する工程と、
を備える半導体装置の製造方法。
【請求項２６】
請求項２３または２４に記載の半導体装置の製造方法において、
前記金属パターン形成工程は、
前記半導体基板上に金属層を形成する工程と、
当該金属層上に、第１マスク層と、前記第１マスク層と異なる材料からなる第２マスク層と、を順次形成する工程と、
前記第１マスク層および第２マスク層をパターニングして、平面視で前記第１配線の形状を有する第１配線マスクを形成する第１配線マスク形成工程と、
前記第１配線マスク形成工程の後に、前記第２マスク層をパターニングして、平面視で少なくとも一部の前記第１ビアの形状を有する第１ビアマスクを形成する第１ビアマスク形成工程と、
前記第１配線マスクをマスクとして、前記金属層をエッチングすることにより、前記金属パターンを形成する工程と、
を備え、
前記第１ビアパターン形成工程は、
平面視で前記第１ビアマスクをマスクとして前記第１配線マスクをエッチングする工程と、
当該第１ビアマスク、および平面視で前記第１ビアマスクと同一形状にパターニングされた前記第１マスク層をマスクとして、前記金属パターンを部分的にエッチングすることにより、前記第１ビアを形成する工程と、
を備える半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
前記第１ビアマスク形成工程で用いるフォトマスクは、
前記第１配線を得るための第１パターンと、
前記第１ビアを得るための第２パターンと、
を有し、
前記第２パターンのうち、前記第１配線の延伸方向と直交する方向の幅は、前記第１パターンよりも広い半導体装置の製造方法。
【請求項２８】
請求項２５〜２７のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程のうち、前記金属パターンを形成する工程において、
前記金属層を部分的にエッチングし、当該金属層の上部に前記金属パターンを形成するとともに、当該金属層の底部を残存させ、
前記第１ビアパターン形成工程において、
前記第１ビアを形成するとともに、前記金属層の底部をエッチングして、前記第１配線を形成する半導体装置の製造方法。
【請求項２９】
請求項２５〜２８のいずれか一項に記載の半導体装置の製造方法において、
前記第１絶縁層形成工程の後において、
前記第１絶縁層の上面を平坦化して、前記第１ビアの上面を露出させる平坦化工程をさらに備え、
当該平坦化工程において、
前記第１配線マスクおよび前記第１ビアマスクを除去するとともに、前記第１絶縁層を平坦化する半導体装置の製造方法。
【請求項３０】
請求項２３〜２９のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、
前記第１配線の底部となる位置に、前記第１配線を保護する保護メタル層を形成する半導体装置の製造方法。
【請求項３１】
請求項２３〜３０のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、
前記第１配線の上部のうち、少なくとも平面視で前記第１ビアと重なる部分に、導電材料からなる第１エッチングストッパ層を形成する半導体装置の製造方法。
【請求項３２】
請求項２３〜３１のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、
前記第１ビアの上部となる位置に、前記第１ビアを保護する保護メタル層を形成する半導体装置の製造方法。
【請求項３３】
請求項２３〜３２のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、同一の層に複数の前記金属パターンを形成し、
前記第１絶縁層形成工程において、
複数形成された前記第１配線の間に、エアギャップを形成する半導体装置の製造方法。
【請求項３４】
請求項２３〜３３のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程、前記第１ビアパターン形成工程および前記第１絶縁層形成工程を順次行うことにより、前記第１配線、前記第１ビアおよび前記第１絶縁層を含む、一つの第１配線層を形成しており、
少なくとも二つ以上の前記第１配線層を積層し、
下側に位置する前記第１配線層の前記第１ビアを、上側に位置する前記第１配線層の前記第１配線に接続するように形成する半導体装置の製造方法。
【請求項３５】
請求項３４に記載の半導体装置において、
下側に位置する前記第１配線層上に、前記第１絶縁層よりも高密度の絶縁材料からなる第２エッチングストッパ層を介して、上層の前記第１配線層を形成する半導体装置の製造方法。
【請求項３６】
請求項３４または３５に記載の半導体装置において、
前記複数の第１配線層により、少なくとも一つ以上のロジック回路を形成するローカル配線層を形成し、
最上層に位置する前記第１配線層上に、第２絶縁層を形成する工程と、
前記第２絶縁層に、前記最上層の前記第１ビアと接続する第２配線溝を形成する工程と、
前記第２配線溝に金属を埋め込むことにより第２配線を形成する工程と、
をさらに備える半導体装置の製造方法。
【請求項３７】
請求項３６に記載の半導体装置において、
前記第２配線および前記第２絶縁層上に、第３絶縁層を形成する工程と、
前記第３絶縁層に、前記第２配線に接続する第３ビアホールと、前記第３ビアホール上に接する第３配線溝と、を形成する工程と、
前記第３ビアホールおよび前記第３配線溝に、金属を埋め込むことにより、第３ビアおよび第３配線を形成する工程と、
をさらに備える半導体装置の製造方法。
【請求項３８】
請求項１〜３７のいずれか一項に記載の半導体装置において、
前記第１絶縁層形成工程において、
前記第１絶縁層をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する半導体装置の製造方法。
【請求項３９】
請求項１〜３７のいずれか一項に記載の半導体装置において、
前記第１絶縁層形成工程において、
前記第１絶縁層を塗布法により形成する半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１配線と、
前記第１配線上に設けられ、底面が前記第１配線と接する第１ビアと、
前記半導体基板上に設けられ、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層と、
を備え、
前記第１配線および前記第１ビアのうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた第１配線と、
前記第１配線上に設けられ、底面が前記第１配線と接する第１ビアと、
前記半導体基板上に設けられ、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層と、
を備え、
前記第１配線および前記第１ビア中のフッ素の含有量は、１×１０１９ａｔｏｍｓ／ｃｃ未満である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１配線の少なくとも一つの側面は、前記第１ビアの側面と同一面を形成している半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第１絶縁層のうち、前記第１配線および前記第１ビアの側面に接する部分は、当該第１絶縁層の材質が変化した変質層が形成されていない半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第１配線または前記第１ビアの幅は、Ｃｕ中の電子の平均自由行程よりも小さい半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記金属中の電子の平均自由行程は、Ｃｕより小さい半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記金属は、Ｗ、ＭｏまたはＲｕのいずれかを含む半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
前記第１ビアの一部は、平面視で、前記第１配線のうち、前記第１ビアと重ならない部分から外側にはみ出しており、
前記第１配線のうち、平面視で前記第１ビアと重なっている部分の前記側面は、前記第１ビアの側面と同一面を形成している半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置において、
当該第１ビアの側面の一部は、平面視で、前記第１配線のうち、前記第１ビアと重ならない部分の直線に沿って切られており、
前記第１配線のうち、平面視で前記第１ビアと重なっている部分の前記側面は、前記直線に沿って切られた前記第１ビアの側面と同一面を形成している半導体装置。
【請求項１０】
請求項１〜９のいずれか一項に記載の半導体装置において、
前記第１配線の底部に、前記第１配線を保護する保護メタル層をさらに備える半導体装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体装置において、
前記第１配線の上部のうち、少なくとも平面視で前記第１ビアと重なる部分に、導電材料からなる第１エッチングストッパ層をさらに備える半導体装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体装置において、
前記第１ビアの上部に、前記第１ビアを保護する保護メタル層をさらに備える半導体装置。
【請求項１３】
請求項１〜９のいずれか一項に記載の半導体装置において、
前記第１配線および前記第１ビアは、同一の前記金属により、一体として形成されている半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記第１配線と前記第１ビアとが接している部分の結晶粒は繋がっている半導体装置。
【請求項１５】
請求項１〜１４のいずれか一項に記載の半導体装置において、
前記第１配線は、同一の層に複数設けられ、
前記第１絶縁層は、複数の前記第１配線の間にエアギャップを有する半導体装置。
【請求項１６】
請求項１〜１５のいずれか一項に記載の半導体装置において、
前記半導体基板上に接するコンタクトプラグと、
前記コンタクトプラグ上で、かつ、前記第１配線が設けられた前記第１絶縁層よりも下に位置する下層ビア形成層と、
をさらに備え、
前記下層ビア形成層は、
前記コンタクトプラグ上に接続する下層ビアと、
前記下層ビアの側面と接する前記第１絶縁層と、
を備え、
前記下層ビアの側面の少なくとも一部は、前記下層ビアの金属の結晶粒を分断している半導体装置。
【請求項１７】
請求項１〜１６のいずれか一項に記載の半導体装置において、
前記第１配線、前記第１ビアおよび前記第１絶縁層は、一つの第１配線層を形成し、
少なくとも二つ以上の前記第１配線層が積層されており、
下側に位置する前記第１配線層の前記第１ビアは、上側に位置する前記第１配線層の前記第１配線に接続している半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
二つの前記第１配線層の間に、前記第１絶縁層よりも高密度の絶縁材料からなる第２エッチングストッパ層をさらに備える半導体装置。
【請求項１９】
請求項１７または１８に記載の半導体装置において、
少なくとも一つ以上のロジック回路を有しており、
前記複数の第１配線層は、前記ロジック回路を形成するローカル配線層であり、
最上層に位置する前記第１配線層上に設けられ、底面が前記最上層の前記第１ビアと接続する第２配線と、
前記最上層の前記第１配線層上に設けられ、前記第２配線の側面と接する第２絶縁層と、
を備える半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第２配線および前記第２絶縁層上に、少なくとも一つ以上の第３配線層を備え、
当該第３配線層は、
前記第２配線に接続する第３ビアと、
前記第３ビア上に接する第３配線と、
前記第２配線および前記第２絶縁層上に設けられ、前記第３ビアおよび前記第３配線と接する第３絶縁層と、
を備える半導体装置。
【請求項２１】
請求項２０に記載の半導体装置において、
最上層の前記第３配線層は、グローバル配線層である半導体装置。
【請求項２２】
請求項１〜２１のいずれか一項に記載の半導体装置において、
前記第１絶縁層の比誘電率は３．２以下である半導体装置。
【請求項２３】
半導体基板上に、第１配線に沿ったパターンを有する金属パターンを形成する金属パターン形成工程と、
前記金属パターンを部分的にエッチングすることにより、前記第１配線と、底面が前記第１配線と接する第１ビアと、を形成する第１ビアパターン形成工程と、
前記半導体基板上に、少なくとも前記第１配線の上面および前記第１ビアの側面と接する第１絶縁層を形成する第１絶縁層形成工程と、
を備える半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
前記金属パターン形成工程は、
前記半導体基板上に、金属層をスパッタにより形成する工程と、
当該金属層をエッチングすることにより、前記金属パターンを形成する工程と、
を備える半導体装置の製造方法。
【請求項２５】
請求項２３または２４に記載の半導体装置の製造方法において、
前記金属パターン形成工程は、
前記半導体基板上に金属層を形成する工程と、
当該金属層上に、第１マスク層と、前記第１マスク層と異なる材料からなる第２マスク層と、を順次形成する工程と、
前記第２マスク層をパターニングして、平面視で前記第１ビアの形状を有する第１ビアマスクを形成する第１ビアマスク形成工程と、
前記第１ビアマスク形成工程の後に、前記第１マスク層をパターニングして、平面視で前記第１配線の形状を有する第１配線マスクを形成する第１配線マスク形成工程と、
前記第１配線マスクをマスクとして、前記金属層をエッチングすることにより、前記金属パターンを形成する工程と、
を備え、
前記第１ビアパターン形成工程は、
平面視で前記第１ビアマスクをマスクとして前記第１配線マスクをエッチングする工程と、
当該第１ビアマスク、および平面視で前記第１ビアマスクと同一形状にパターニングされた前記第１マスク層をマスクとして、前記金属パターンを部分的にエッチングすることにより、前記第１ビアを形成する工程と、
を備える半導体装置の製造方法。
【請求項２６】
請求項２３または２４に記載の半導体装置の製造方法において、
前記金属パターン形成工程は、
前記半導体基板上に金属層を形成する工程と、
当該金属層上に、第１マスク層と、前記第１マスク層と異なる材料からなる第２マスク層と、を順次形成する工程と、
前記第１マスク層および第２マスク層をパターニングして、平面視で前記第１配線の形状を有する第１配線マスクを形成する第１配線マスク形成工程と、
前記第１配線マスク形成工程の後に、前記第２マスク層をパターニングして、平面視で少なくとも一部の前記第１ビアの形状を有する第１ビアマスクを形成する第１ビアマスク形成工程と、
前記第１配線マスクをマスクとして、前記金属層をエッチングすることにより、前記金属パターンを形成する工程と、
を備え、
前記第１ビアパターン形成工程は、
平面視で前記第１ビアマスクをマスクとして前記第１配線マスクをエッチングする工程と、
当該第１ビアマスク、および平面視で前記第１ビアマスクと同一形状にパターニングされた前記第１マスク層をマスクとして、前記金属パターンを部分的にエッチングすることにより、前記第１ビアを形成する工程と、
を備える半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
前記第１ビアマスク形成工程で用いるフォトマスクは、
前記第１配線を得るための第１パターンと、
前記第１ビアを得るための第２パターンと、
を有し、
前記第２パターンのうち、前記第１配線の延伸方向と直交する方向の幅は、前記第１パターンよりも広い半導体装置の製造方法。
【請求項２８】
請求項２５〜２７のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程のうち、前記金属パターンを形成する工程において、
前記金属層を部分的にエッチングし、当該金属層の上部に前記金属パターンを形成するとともに、当該金属層の底部を残存させ、
前記第１ビアパターン形成工程において、
前記第１ビアを形成するとともに、前記金属層の底部をエッチングして、前記第１配線を形成する半導体装置の製造方法。
【請求項２９】
請求項２５〜２８のいずれか一項に記載の半導体装置の製造方法において、
前記第１絶縁層形成工程の後において、
前記第１絶縁層の上面を平坦化して、前記第１ビアの上面を露出させる平坦化工程をさらに備え、
当該平坦化工程において、
前記第１配線マスクおよび前記第１ビアマスクを除去するとともに、前記第１絶縁層を平坦化する半導体装置の製造方法。
【請求項３０】
請求項２３〜２９のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、
前記第１配線の底部となる位置に、前記第１配線を保護する保護メタル層を形成する半導体装置の製造方法。
【請求項３１】
請求項２３〜３０のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、
前記第１配線の上部のうち、少なくとも平面視で前記第１ビアと重なる部分に、導電材料からなる第１エッチングストッパ層を形成する半導体装置の製造方法。
【請求項３２】
請求項２３〜３１のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、
前記第１ビアの上部となる位置に、前記第１ビアを保護する保護メタル層を形成する半導体装置の製造方法。
【請求項３３】
請求項２３〜３２のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、同一の層に複数の前記金属パターンを形成し、
前記第１絶縁層形成工程において、
複数形成された前記第１配線の間に、エアギャップを形成する半導体装置の製造方法。
【請求項３４】
請求項２３〜３３のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程、前記第１ビアパターン形成工程および前記第１絶縁層形成工程を順次行うことにより、前記第１配線、前記第１ビアおよび前記第１絶縁層を含む、一つの第１配線層を形成しており、
少なくとも二つ以上の前記第１配線層を積層し、
下側に位置する前記第１配線層の前記第１ビアを、上側に位置する前記第１配線層の前記第１配線に接続するように形成する半導体装置の製造方法。
【請求項３５】
請求項３４に記載の半導体装置において、
下側に位置する前記第１配線層上に、前記第１絶縁層よりも高密度の絶縁材料からなる第２エッチングストッパ層を介して、上層の前記第１配線層を形成する半導体装置の製造方法。
【請求項３６】
請求項３４または３５に記載の半導体装置において、
前記複数の第１配線層により、少なくとも一つ以上のロジック回路を形成するローカル配線層を形成し、
最上層に位置する前記第１配線層上に、第２絶縁層を形成する工程と、
前記第２絶縁層に、前記最上層の前記第１ビアと接続する第２配線溝を形成する工程と、
前記第２配線溝に金属を埋め込むことにより第２配線を形成する工程と、
をさらに備える半導体装置の製造方法。
【請求項３７】
請求項３６に記載の半導体装置において、
前記第２配線および前記第２絶縁層上に、第３絶縁層を形成する工程と、
前記第３絶縁層に、前記第２配線に接続する第３ビアホールと、前記第３ビアホール上に接する第３配線溝と、を形成する工程と、
前記第３ビアホールおよび前記第３配線溝に、金属を埋め込むことにより、第３ビアおよび第３配線を形成する工程と、
をさらに備える半導体装置の製造方法。
【請求項３８】
請求項１〜３７のいずれか一項に記載の半導体装置において、
前記第１絶縁層形成工程において、
前記第１絶縁層をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する半導体装置の製造方法。
【請求項３９】
請求項１〜３７のいずれか一項に記載の半導体装置において、
前記第１絶縁層形成工程において、
前記第１絶縁層を塗布法により形成する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【公開番号】特開２０１３−６２４６４（Ｐ２０１３−６２４６４Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−２０１５２５（Ｐ２０１１−２０１５２５）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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