【課題】 低抵抗の電気的接続構造を提供する。
【解決手段】 ビアホールの底部の導電体上に導電性触媒担持体層を設け、予め微粒子化した触媒微粒子を当該導電性触媒担持体層上に堆積し、その後リフトオフ法により前記ビアホール底部以外の前記触媒粒子を除去して触媒微粒子層となし、当該触媒微粒子層上に炭素細長構造体を設ける電気的接続構造の製造方法において、前記触媒微粒子が、Ｃｏ、Ｎｉ、Ｆｅからなる群から選ばれた金属の微粒子であること。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。また、該薄膜トランジスタの作製方法を提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層より導電率の高いバッファ層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層を介して電気的に接続されるように薄膜トランジスタを形成する。また、バッファ層に逆スパッタ処理及び窒素雰囲気下での熱処理を行うことにより、酸化物半導体層より導電率の高いバッファ層を形成する。 （もっと読む）

【課題】ビアと配線の間に位置ずれが生じても、エアギャップとビアが繋がることを抑制できるようにする。
【解決手段】配線１６２は第１絶縁層１２０に埋め込まれており、上面が第１絶縁層１２０の上面より高い。エアギャップ１２８は、配線１６２と第１絶縁層１２０の間に位置している。第２絶縁層２００は、少なくとも第１絶縁層１２０上及びエアギャップ１２８上に形成されている。本図に示す例では、第２絶縁層２００は配線１６２を被覆していない。エッチングストッパー膜２１０は、少なくとも第２絶縁層２００上に形成されている。本図に示す例では、エッチングストッパー膜２１０は、第２絶縁層２００上及び配線１６２上に形成されている。第３絶縁層２２０はエッチングストッパー膜２１０上に形成されている。ビア２６２は第３絶縁層２２０に埋め込まれており、配線１６２に接続している。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に高抵抗領域及び低抵抗領域を有するバッファ層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層の低抵抗領域を介して接触するように薄膜トランジスタを形成する。 （もっと読む）

【課題】接続する素子の駆動電圧によってトランジスタのドレイン電圧が決定される。トランジスタの小型化にともないドレイン領域に集中する電界強度が高まり、ホットキャリアが生成し易くなる。ドレイン領域に電界が集中し難いトランジスタを提供することを課題の一とする。また、トランジスタを有する表示装置を提供することを課題の一とする。
【解決手段】高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくすことにより、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制し、加えて第１配線層および第２配線層より高抵抗の第１電極層および第２電極層をドレイン電極層として用いてトランジスタを構成する。 （もっと読む）

【課題】本発明は、信頼性の高い半導体装置の製造方法および半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に設けられた第１絶縁体層を貫く第１開口に第１プラグ電極を形成する工程と、第１プラグ電極と接触する第１配線層を形成する工程と、第１絶縁体層上および第１配線層上にエッチングストップ層および第２絶縁体層をこの順で形成する工程と、第１配線層上のエッチングストップ層および第２絶縁体層をドライエッチングを用いて除去することにより第１配線層を露出させ、第１配線層の側面上および第１絶縁体層の一部の上に設けられたエッチングストップ層ならびに第２絶縁体層を含むサイドウォールを形成する工程と、第３絶縁体層を形成する工程と、第３絶縁体層を貫く第２開口を形成する工程と、第２開口に第１配線層と接触する第２プラグ電極を形成する工程とを備えることを特徴とする。 （もっと読む）

【課題】製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにする。
【解決手段】半導体装置１００は、第１の不純物拡散領域１０６ａに接続するとともに、第１のゲート電極１１２ａとは接続しないように形成された第１のコンタクト１２４と、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続するように形成された第２のコンタクト１２６とを含む。第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。 （もっと読む）

【課題】その表面をケイ化銅に転化することにより、銅相互接続構造の露出銅表面を直接不動態化するための方法を提供すること。
【解決手段】その後の誘電体フィルムの形成とともに原位置に実行されるシラン・パッシベーション・プロセスは、Ｃｕ相互接続構造の露出したＣｕ表面をケイ化銅に転化する。ケイ化銅は、Ｃｕ拡散およびエレクトロマイグレーションを抑制し、後続導体材料との接触が行われる領域内でバリア材として機能する。銅相互接続構造の銅表面全体をケイ化する場合もあれば、銅表面の一部分を露出するように上に重なる誘電体に開口部を形成した後で表面の局部部分をケイ化する場合もある。 （もっと読む）

【課題】高信頼性の貫通電極を有する半導体基板と半導体基板の製造方法を提供することを目的とする。
【解決手段】第１絶縁層（２）を介して第１配線層（３）が形成され、貫通孔（４）の内周に第２配線層（５）を形成し、貫通孔（４）は、第１の開口部（４ａ）と、第１の開口部（４ａ）よりも開口面積が小さい第２の開口部（４ｂ）で形成され、第２の開口部（４ｂ）に第３配線層（１０３ａ）を形成するとともに、第３配線層（１０３ａ）を第１の開口部（４ａ）よりも先に形成することを特徴とする。 （もっと読む）

【課題】開口率の高い半導体装置又はその作製方法を提供することを目的の一とする。また、消費電力の低い半導体装置又はその作製方法を提供することを目的の一とする。
【解決手段】絶縁表面を有する基板上に設けられた半導体層と、半導体層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられた第１の導電層と第２の導電層とで積層されたゲート電極を含むゲート配線と、半導体層と前記ゲート電極を含む前記ゲート配線を覆う絶縁膜と、絶縁膜上に設けられ、半導体層と電気的に接続され、第３の導電層と第４の導電層とで積層されたソース電極を含むソース配線と、を有し、ゲート電極は、第１の導電層で形成され、ゲート配線は、第１の導電層と第２の導電層で形成され、ソース電極は、第３の導電層で形成され、ソース配線は、第３の導電層と第４の導電層で形成されている。 （もっと読む）

【目的】プロービング試験での導電パッド下に配置された金属配線上の絶縁膜のクラック発生を抑制することが可能な半導体装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、導電パッドと、前記導電パッド上に配置され、前記導電パッドの一部が露出するように開口領域が形成された第１の絶縁膜と、前記導電パッドの下方に配置された第２の絶縁膜と、銅（Ｃｕ）を用いた配線を有し、前記第２の絶縁膜を介して前記導電パッドの下方に配置され、前記開口領域と重なる領域での最上層における前記配線の最大配線幅ｗ（ｎｍ）と前記配線の被覆率Ｒ（％）とがある条件を満たすように配置された少なくとも１層の配線層と、を備えたことを特徴とする。 （もっと読む）

【課題】高信頼性でかつ高レイアウト密度配線と混載可能な容量素子を備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明は、容量素子を有する半導体装置であって、アルミニウム合金膜１０２と、高融点金属膜を含む上層バリア膜１０３とを含む金属配線２００ａおよび下部電極２００ｂと、下部電極２００ｂ上に形成された容量絶縁膜１０４と、容量絶縁膜１０４上に形成された上部電極１０５とを有する。高融点金属膜の膜厚は、４０ｎｍ以上、８０ｎｍ以下であり、容量絶縁膜１０４は、有機シランを原料としたシリコン酸化膜からなることを特徴とする。 （もっと読む）

【課題】ダイカット時に回路素子領域に近い箇所でクラックが発生することを防止する。
【解決手段】半導体基板１００上に形成された回路素子領域と、前記回路素子領域を囲むように形成されたダイカット領域と、前記回路素子領域とダイカット領域との間の少なくとも一部に形成された保護パターンと、を備え、前記保護パターンは、前記半導体基板の表面部に形成された素子分離領域１０２と、素子分離領域１０２よりダイカット領域側に形成され、素子分離領域１０２より幅の狭い素子分離領域１０３と、素子分離領域１０２と素子分離領域１０３との間に形成された素子領域１５０と、素子分離領域１０２上に形成されたゲート層１０６と、ゲート層１０６上に層間絶縁膜１１１を介して形成された配線層１１３と、前記配線層１１３上に形成されたパッシベーション層１２０と、素子分離領域１０３のダイカット領域側に隣接して形成されたゲート層１０７と、を有する。 （もっと読む）

【課題】 信号線の形成位置に関わらず、信号線とＭＩＭ構造のキャパシタ１１との間で発生する寄生容量が抑制できるようにする。
【解決手段】 ＭＩＭ構造のキャパシタ１１と、絶縁膜１２ａ，１２ｂを介してＭＩＭ構造のキャパシタ１１を挟む、少なくとも一対の遮蔽部１３ａ，１３ｂとを備える。 （もっと読む）

【課題】コンタクトホールの加工時において配線のダメージを受けにくく、信頼性の低下を抑制できる構造の接続部を有する半導体装置を提供すること。
【解決手段】接続部１は、第１導電層２と第２導電層４とが、その交差個所に設けられたコンタクトホール５を介して接続されたものである。矩形状のコンタクトホール５は第２導電層４の幅方向の略中央に配置されている。そして、コンタクトホール５のパターンを囲むように矩形状の半導体層３が設けられている。半導体層３は、コンタクトホール５の底部において第１導電層２上に形成されている。この半導体層３は、第１導電層２とのエッチング選択比が高く、第１導電層２に対するエッチング効率が充分に高いものである。 （もっと読む）

【課題】表面性状が良好でかつ高品質のＣＶＤ−Ｃｕ膜を下地に対して高い密着性をもって成膜することができるＣｕ膜の成膜方法を提供すること。
【解決手段】チャンバー１内にウエハＷを収容し、チャンバー１内にカルボン酸第１銅錯体、例えばＣＨ_３ＣＯＯＣｕとこれを還元する還元剤とを気相状態で導入して、ウエハＷ上にＣＶＤ法によりＣｕ膜を成膜する。 （もっと読む）

【課題】オフ電流の低減とともにオフリーク電流の低減が図れ、製造工数の増大をもたらすことなく回路の集積化が図れる薄膜トランジスタを備えた表示装置の提供。
【解決手段】表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極を跨って形成されたゲート絶縁膜と、
このゲート絶縁膜の上面に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
前記層間絶縁膜の表面に前記開口を間にして配置された一対の高濃度半導体膜と、
前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に形成されるとともに前記一対の高濃度半導体膜に電気的に接続された多結晶半導体層と、
前記一対の高濃度半導体膜のそれぞれに重ねられ前記多結晶半導体膜に重ねられることなく形成された一対の電極と、
を備えたものを含む。 （もっと読む）

【課題】平滑で高品質のＣＶＤ−Ｃｕ膜を下地に対して高い密着性をもって成膜することができるＣｕ膜の成膜方法を提供すること。
【解決手段】チャンバー１内にＣＶＤ−Ｒｕ膜を有するウエハＷを収容し、チャンバー１内に、成膜中に発生する副生成物であるＣｕ（ｈｆａｃ）_２の蒸気圧がその蒸気圧よりも低いＣｕ錯体であるＣｕ（ｈｆａｃ）ＴＭＶＳからなる成膜原料を気相状態で導入して、ウエハＷに形成されたＣＶＤ−Ｒｕ膜上にＣＶＤ−Ｃｕ膜を成膜するにあたり、チャンバー１内の圧力をＣＶＤ−Ｒｕ膜表面に吸着したＣｕ（ｈｆａｃ）_２の脱離および拡散が進行する圧力に制御する。 （もっと読む）

【課題】酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を提供することを課題の一つとする。
【解決手段】チャネル形成領域にＳｉＯｘを含む酸化物半導体層を用い、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層とのコンタクト抵抗を低減するため、ソース電極層及びドレイン電極層と上記ＳｉＯｘを含む酸化物半導体層との間にソース領域またはドレイン領域を設ける。ソース領域またはドレイン領域は、ＳｉＯｘを含まない酸化物半導体層または酸窒化物膜を用いる。 （もっと読む）

【課題】ダイオードの順方向特性を劣化させることなく逆方向特性を改善させる。
【解決手段】半導体記憶装置は、可変抵抗素子１９及びダイオードＤを有し、かつピラー状の第１及び第２のメモリセルと、第１のメモリセル及び第２のメモリセル間に設けられ、かつボイド２１を有する絶縁層２０とを含む。さらに、ダイオードＤの中央部は、その上部及び下部よりも幅が狭くなっている。 （もっと読む）