半導体装置およびその作製方法
【課題】酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を提供することを課題の一つとする。
【解決手段】チャネル形成領域にSiOxを含む酸化物半導体層を用い、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層とのコンタクト抵抗を低減するため、ソース電極層及びドレイン電極層と上記SiOxを含む酸化物半導体層との間にソース領域またはドレイン領域を設ける。ソース領域またはドレイン領域は、SiOxを含まない酸化物半導体層または酸窒化物膜を用いる。
【解決手段】チャネル形成領域にSiOxを含む酸化物半導体層を用い、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層とのコンタクト抵抗を低減するため、ソース電極層及びドレイン電極層と上記SiOxを含む酸化物半導体層との間にソース領域またはドレイン領域を設ける。ソース領域またはドレイン領域は、SiOxを含まない酸化物半導体層または酸窒化物膜を用いる。
【発明の詳細な説明】
【技術分野】
【0001】
薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【0002】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【0003】
金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。
【0004】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物は化合物半導体の一種である。化合物半導体とは、2種以上の原子が結合してできる半導体である。一般的に、金属酸化物は絶縁体となる。しかし、金属酸化物を構成する元素の組み合わせによっては、半導体となることが知られている。
【0005】
例えば、金属酸化物の中で、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などは半導体特性を示すことが知られている。このような金属酸化物で構成される透明半導体層をチャネル形成領域とする薄膜トランジスタが開示されている(特許文献1乃至4、非特許文献1)。
【0006】
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するInGaO3(ZnO)m(m:自然数)は公知の材料である(非特許文献2乃至4)。
【0007】
そして、上記のようなIn−Ga−Zn系酸化物を薄膜トランジスタのチャネル層として適用可能であることが確認されている(特許文献5、非特許文献5及び6)。
【0008】
また、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、In−Ga−Zn−O系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチング素子などに用いる技術が特許文献6及び特許文献7で開示されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開昭60−198861号公報
【特許文献2】特開平8−264794号公報
【特許文献3】特表平11−505377号公報
【特許文献4】特開2000−150900号公報
【特許文献5】特開2004−103957号公報
【特許文献6】特開2007−123861号公報
【特許文献7】特開2007−096055号公報
【非特許文献】
【0010】
【非特許文献1】M. W. Prins, K. O. Grosse−Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf、「A ferroelectric transparent thin−film transistor」、 Appl. Phys. Lett.、17 June 1996、 Vol.68 p.3650−3652
【非特許文献2】M. Nakamura, N. Kimizuka, and T. Mohri、「The Phase Relations in the In2O3−Ga2ZnO4−ZnO System at 1350℃」、J. Solid State Chem.、1991、Vol.93, p.298−315
【非特許文献3】N. Kimizuka, M. Isobe, and M. Nakamura、「Syntheses and Single−Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3,4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7,8,9, and 16) in the In2O3−ZnGa2O4−ZnO System」、 J. Solid State Chem.、1995、Vol.116, p.170−178
【非特許文献4】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、InFeO3(ZnO)m(m:自然数)とその同型化合物の合成および結晶構造」、固体物理、1993年、Vol.28、No.5、p.317−327
【非特許文献5】K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono、「Thin−film transistor fabricated in single−crystalline transparent oxide semiconductor」、SCIENCE、2003、Vol.300、p.1269−1272
【非特許文献6】K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono、「Room−temperature fabrication of transparent flexible thin−film transistors using amorphous oxide semiconductors」、NATURE、2004、Vol.432 p.488−492
【発明の概要】
【発明が解決しようとする課題】
【0011】
本発明の一態様は、酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を提供することを課題の一つとする。
【課題を解決するための手段】
【0012】
非晶質の酸化物半導体層を実現するため、酸化シリコン若しくは酸窒化シリコンを含む酸化物半導体層を用いた薄膜トランジスタとする。代表的にはSiO2を0.1重量%以上20重量%以下、好ましくは1重量%以上6重量%以下含む酸化物半導体ターゲットを用いて成膜を行い、酸化物半導体層に結晶化を阻害するSiOx(X>0)を含ませることで、薄膜トランジスタのゲート電圧が0Vにできるだけ近い正のしきい値電圧でチャネルが形成される薄膜トランジスタを実現する。
【0013】
SiOxを含む酸化物半導体層は、In−Ga−Zn−O系酸化物半導体、In−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、In−Sn−O系酸化物半導体、Ga−Zn−O系酸化物半導体、またはZn−O系酸化物半導体を用いる。
【0014】
また、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層とのコンタクト抵抗を低減するため、ソース電極層及びドレイン電極層と上記SiOxを含む酸化物半導体層との間にソース領域またはドレイン領域を形成する。
【0015】
ソース領域またはドレイン領域は、SiOxを含まない酸化物半導体層、例えばIn−Ga−Zn−O系酸化物半導体、In−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、In−Sn−O系酸化物半導体、Ga−Zn−O系酸化物半導体、またはZn−O系酸化物半導体を用いる。また、ソース領域またはドレイン領域は、窒素を含ませたIn−Ga−Zn−O系非単結晶膜、即ちIn−Ga−Zn−O−N系非単結晶膜(IGZON膜とも呼ぶ)を用いてもよい。このIn−Ga−Zn−O−N系非単結晶膜は、窒素ガスを含む雰囲気中でインジウム、ガリウム、及び亜鉛を含む酸化物を成分とするターゲットを用いて成膜して得たインジウム、ガリウム、及び亜鉛を含む酸窒化物膜を加熱処理することで得られる。また、ソース領域またはドレイン領域は、窒素を含ませたGa−Zn−O系非単結晶膜、即ちGa−Zn−O−N系非単結晶膜(GZON膜とも呼ぶ)や、窒素を含ませたZn−O系非単結晶膜、即ちZn−O−N系非単結晶膜や、窒素を含ませたSn−Zn−O系非単結晶膜、即ちSn−Zn−O−N系非単結晶膜を用いてもよい。
【0016】
ソース電極層又はドレイン電極層は、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。
【0017】
本明細書で開示する本発明の一態様は、絶縁表面上にゲート電極と、SiOxを含む酸化物半導体層と、ゲート電極と酸化物半導体層の間に絶縁層と、SiOxを含む酸化物半導体層とソース電極層またはドレイン電極層との間にソース領域またはドレイン領域とを有し、ソース領域またはドレイン領域は、酸化物半導体材料または酸窒化物材料である半導体装置である。
【0018】
なお、SiOxを含む酸化物半導体層は、SiO2を0.1重量%以上20重量%以下含む酸化物半導体ターゲットを用いたスパッタ法で形成される。
【0019】
また、上記構造を実現するための本発明の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極上に絶縁層を形成し、絶縁層上にSiO2を0.1重量%以上20重量%以下含む第1の酸化物半導体ターゲットを用いたスパッタ法でSiOxを含む酸化物半導体層を成膜し、SiOxを含む酸化物半導体層上に窒素を含む雰囲気下で第2の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成する半導体装置の作製方法である。
【0020】
また、上記作製方法において、酸窒化物層の形成後、さらにゲート電極と重なる酸窒化物層の一部を除去して、SiOxを含む酸化物半導体層の一部を露呈させてチャネルエッチ型の薄膜トランジスタを作製する。
【0021】
また、チャネルエッチ型の薄膜トランジスタに限定されず、ボトムゲート型の薄膜トランジスタ、ボトムコンタクト型の薄膜トランジスタ、またはトップゲート型の薄膜トランジスタを作製することができる。
【0022】
本発明の一態様は、トップゲート型の薄膜トランジスタの作製方法であり、絶縁表面上にSiO2を0.1重量%以上20重量%以下含む第1の酸化物半導体ターゲットを用いたスパッタ法で成膜した後、SiOxを含む酸化物半導体層上に窒素を含む雰囲気下で第2の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成し、酸窒化物層を覆う絶縁層を形成し、絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法である。
【0023】
上記各作製方法において、酸窒化物層は、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層とのコンタクト抵抗を低減するため、ソース電極層及びドレイン電極層と上記SiOxを含む酸化物半導体層との間に設けられるソース領域またはドレイン領域である。
【発明の効果】
【0024】
SiOxを含む酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を実現する。
【図面の簡単な説明】
【0025】
【図1】本発明の一態様を示す断面図及び上面図である。
【図2】本発明の一態様を示す断面図及び上面図である。
【図3】本発明の一態様を示す断面図である。
【図4】本発明の一態様を示す上面図である。
【図5】本発明の一態様を示す断面図及び上面図である。
【図6】本発明の一態様を示す上面図である。
【図7】InGaZnO4の単結晶構造を示すモデル図である。
【図8】Si置換モデルを示す図である。
【図9】単結晶モデルの最終構造を示す図である。
【図10】Si置換モデルの最終構造を示す図である。
【図11】各モデルの動径分布関数g(r)を示すグラフである。
【図12】本発明の一態様を示す工程断面図である。
【図13】本発明の一態様を示す断面図及び上面図である。
【図14】本発明の一態様を示す断面図及び上面図である。
【図15】本発明の一態様を示す断面図及び上面図である。
【図16】本発明の一態様を示す断面図及び上面図である。
【図17】本発明の一態様を示す半導体装置のブロック図である。
【図18】本発明の一態様を示す信号線駆動回路の構成を説明する図。
【図19】本発明の一態様を示す信号線駆動回路の動作を説明するタイミングチャートである。
【図20】本発明の一態様を示す信号線駆動回路の動作を説明するタイミングチャートである。
【図21】本発明の一態様を示すシフトレジスタの構成の一例を説明する図である。
【図22】図21に示すフリップフロップの接続構成を説明する図である。
【図23】本発明の一態様を示す半導体装置の画素等価回路を説明する図である。
【図24】本発明の一態様を示す半導体装置を説明する断面図である。
【図25】本発明の一態様を示す半導体装置を説明する上面図及び断面図である。
【図26】本発明の一態様を示す半導体装置を説明する上面図及び断面図である。
【図27】本発明の一態様を示す半導体装置を説明する断面図である。
【図28】本発明の一態様を示す半導体装置を説明する断面図及び電子機器の外観図である。
【図29】本発明の一態様を示す電子機器を示す図である。
【図30】本発明の一態様を示す電子機器を示す図である。
【発明を実施するための形態】
【0026】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0027】
(実施の形態1)
本実施の形態では、SiOxを含む酸化物半導体層を用いた薄膜トランジスタの一例について図1(A)及び図1(B)に説明する。
【0028】
図1(A)に示す薄膜トランジスタ160は、ボトムゲート型の一種であり、チャネルエッチ型と呼ばれる構造の断面図の一例である。また、図1(B)は薄膜トランジスタの上面図の一例であり、図中B1―B2の鎖線で切断した断面図が図1(A)に相当する。
【0029】
図1(A)に示す薄膜トランジスタ160には、基板100上にゲート電極層101が設けられ、ゲート電極層101上にゲート絶縁層102が設けられ、ゲート絶縁層102上にゲート電極層101と重なるSiOxを含む酸化物半導体層103が設けられている。また、SiOxを含む酸化物半導体層103の一部と重なるソース電極層又はドレイン電極層105a、105bが設けられ、SiOxを含む酸化物半導体層103の一部とソース電極層又はドレイン電極層105a、105bの間にソース領域又はドレイン領域104a、104bを有する。また、SiOxを含む酸化物半導体層103及びソース電極層及びドレイン電極層105a、105bを接して覆う保護絶縁層106を有する。
【0030】
ゲート電極層101は、アルミニウム、銅、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウムなどの金属材料、またはこれらの金属材料を主成分とする合金材料、またはこれらの金属材料を成分とする窒化物を用いて、単層又は積層で形成することができる。アルミニウムや銅などの低抵抗導電性材料で形成するのが望ましいが、耐熱性が低い、または腐食しやすいという問題点があるので耐熱性導電性材料と組み合わせて用いるのが好ましい。耐熱性導電性材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いる。
【0031】
例えば、ゲート電極層101の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。3層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した構造とすることが好ましい。
【0032】
ゲート絶縁層102は、プラズマCVD法またはスパッタ法を用いて形成する。ゲート絶縁層102は、CVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層して形成することができる。また、ゲート絶縁層102として、有機シランガスを用いたCVD法により酸化シリコン層を形成することも可能である。
【0033】
SiOxを含む酸化物半導体層103は、In−Ga−Zn−O系非単結晶膜、In−Sn−Zn−O系、Ga−Sn−Zn−O系、In−Zn−O系、Sn−Zn−O系、In−Sn−O系、Ga−Zn−O系、またはZn−O系の酸化物半導体を用いる。
【0034】
本実施の形態では、SiOxを含む酸化物半導体層103として、SiO2を5重量%含む酸化物半導体ターゲット(SnO2:ZnO=1:1)を用いるスパッタ法により成膜する。この場合、SiOxを含む酸化物半導体層103は、Snを0.01重量%以上60重量%以下、好ましくは3重量%以上50重量%以下含む膜となる。
【0035】
また、ソース領域またはドレイン領域104a、104bは、SiOxを含まない酸化物半導体層、例えばIn−Ga−Zn−O系酸化物半導体、In−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、In−Sn−O系酸化物半導体、Ga−Zn−O系酸化物半導体、またはZn−O系酸化物半導体を用いる。また、ソース領域またはドレイン領域104a、104bは、窒素を含ませたIn−Ga−Zn−O系非単結晶膜、即ちIn−Ga−Zn−O−N系非単結晶膜(IGZON膜とも呼ぶ)を用いてもよい。また、ソース領域またはドレイン領域104a、104bは、窒素を含ませたGa−Zn−O系非単結晶膜、即ちGa−Zn−O−N系非単結晶膜(GZON膜とも呼ぶ)や、窒素を含ませたZn−O−N系非単結晶膜や、窒素を含ませたSn−Zn−O−N系非単結晶膜を用いてもよい。
【0036】
本実施の形態では、ソース領域またはドレイン領域104a、104bとして、窒素ガスを含む雰囲気中でスパッタ法によりIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲット(In2O3:Ga2O3:ZnO=1:1:1)を用いて得たインジウム、ガリウム、及び亜鉛を含む酸窒化物膜の成膜後に加熱処理することで得られる酸窒化物材料を用いる。
【0037】
ソース領域またはドレイン領域104a、104bは、Siを含まない点でSiOxを含む酸化物半導体層103と大きく異なっている。また、ソース領域またはドレイン領域104a、104bは、成膜後に加熱処理を行った場合または成膜直後に結晶粒を含む場合もある。一方、SiOxを含む酸化物半導体層103は、SiOxを含ませることにより膜の結晶化温度が高くなるため、例えばソース領域またはドレイン領域104a、104bの一部が結晶化する温度で加熱処理を行っても、SiOxを含む酸化物半導体層103は非晶質状態を維持することができる。
【0038】
ソース電極層又はドレイン電極層105a、105bの材料としては、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。
【0039】
ソース領域またはドレイン領域104a、104bを設けることにより、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層105a、105bとのコンタクト抵抗を低減する。従って、ソース領域またはドレイン領域104a、104bを設けることにより、電気特性の優れた薄膜トランジスタ160を実現する。
【0040】
また、保護絶縁層106は、スパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜などの単層またはこれらの積層を用いることができる。
【0041】
(実施の形態2)
本実施の形態では、ゲート電極の幅が実施の形態1とは異なる薄膜トランジスタの一例について図2(A)及び図2(B)に説明する。
【0042】
図2(A)に示す薄膜トランジスタ170は、ボトムゲート型の一種であり、チャネルエッチ型と呼ばれる構造の断面図の一例である。また、図2(B)は薄膜トランジスタの上面図の一例であり、図中C1―C2の鎖線で切断した断面図が図2(A)に相当する。
【0043】
図2(A)に示す薄膜トランジスタ170には、基板100上にゲート電極層101が設けられ、ゲート電極層101上にゲート絶縁層102が設けられ、ゲート絶縁層102上に酸化物半導体層が設けられ、酸化物半導体層上にソース電極層又はドレイン電極層105a、105bが設けられている。また、酸化物半導体層の積層及びソース電極層及びドレイン電極層105a、105b覆う保護絶縁層106を有する。
【0044】
本実施の形態では、ゲート絶縁層102上にSiOxを含む酸化物半導体層103(第1の酸化物半導体層とも呼ぶ)と、その上に第2の酸化物半導体層(または酸窒化物層)とが積層される。ただし、SiOxを含む酸化物半導体層103においてチャネルとして機能する領域上にはエッチングにより除去されるため第2の酸化物半導体層は形成されない。なお、第2の酸化物半導体層(または酸窒化物層)は、バッファ層、n+層、ソース領域またはドレイン領域として機能する。図2(A)ではソース領域またはドレイン領域104a、104bとして図示する。
【0045】
また、本実施の形態において、SiOxを含む酸化物半導体層103は、SiO2を0.1重量%以上20重量%以下、好ましくは1重量%以上6重量%以下の割合で含ませたIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲットを用いて成膜する。酸化物半導体にSiOxを含ませることにより、成膜される酸化物半導体をアモルファス化することが容易となる。また、酸化物半導体膜を熱処理した場合に、結晶化してしまうのを抑制することができる。
【0046】
In(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体、所謂IGZOにSiO2を含ませるとどのような構造変化が起こるか、古典分子動力学シミュレーションにより調べた。古典分子動力学法では、原子間相互作用を特徴づける経験的ポテンシャルを定義することで、各原子に働く力を評価し、ニュートンの運動方程式を数値的に解くことにより、各原子の運動(時間発展)を決定論的に追跡できる。
【0047】
以下に計算モデルと計算条件を述べる。なお、本計算においては、Born−Mayer−Hugginsポテンシャルを用いた。
【0048】
1680原子のInGaZnO4の単結晶構造(図7参照)と、1680原子のInGaZnO4のIn、Ga、Znのそれぞれ20原子ずつをSi原子で置換した構造(図8参照)を作製した。Si置換モデルにおいて、Siは3.57atom%(2.34重量%)である。また、単結晶モデルの密度は6.36g/cm3、Si置換モデルの密度は6.08g/cm3である。
【0049】
InGaZnO4の単結晶の融点(古典分子動力学シミュレーションによる見積もりでは約2000℃)以下である1727℃において、圧力一定(1atm)で、150psec間(時間刻み幅0.2fsec×75万ステップ)の古典分子動力学シミュレーションにより、構造緩和を行った。これら2つの構造に対して動径分布関数g(r)を求めた。なお、動径分布関数g(r)とは、ある原子から距離r離れた位置において、他の原子が存在する確率密度を表す関数である。原子同士の相関が無くなっていくと、g(r)は1に近づく。
【0050】
上記の2つの計算モデルを、150psec間の古典分子動力学シミュレーションを行うことにより得られた最終構造をそれぞれ図9、図10に示す。また、それぞれの構造における動径分布関数g(r)を図11に示す。
【0051】
図9に示す単結晶モデルは安定で、最終構造においても結晶構造を保っているが、図10に示すSi置換モデルは不安定で、時間経過とともに結晶構造が崩れていき、アモルファス構造へと変化することが確認できる。図11において、各構造モデルの動径分布関数g(r)を比較すると、単結晶モデルでは、長距離でもピークがあり、長距離秩序があることがわかる。一方、Si置換モデルでは、0.6nm程度でピークが消え、長距離秩序がないことがわかる。
【0052】
これらの計算結果により、SiO2を含有させた場合、IGZO薄膜は、結晶構造より、アモルファス構造のほうが安定であり、IGZO薄膜にSiO2を含有することにより、IGZOのアモルファス化が起こりやすくなることが示唆された。実際にスパッタ法で得られるSiO2を含有させたIGZO薄膜は、成膜直後において非晶質半導体膜であるため、これらの計算結果から、SiO2を含有させることによって高温加熱を行っても結晶化を阻害し、非晶質(アモルファス)構造を維持することができると導き出される。
【0053】
また、SiOxを含む酸化物半導体層103は、In−Ga−Zn−O系非単結晶膜の他にも、In−Sn−Zn−O系、Ga−Sn−Zn−O系、In−Zn−O系、Sn−Zn−O系、In−Sn−O系、Ga−Zn−O系、またはZn−O系の酸化物半導体を用いることができる。
【0054】
また、ソース領域またはドレイン領域104a、104bは、SiOxを含まない酸化物半導体層、例えばIn−Ga−Zn−O系酸化物半導体、In−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、In−Sn−O系酸化物半導体、Ga−Zn−O系酸化物半導体、またはZn−O系酸化物半導体を用いる。また、ソース領域またはドレイン領域104a、104bとしては、In−Ga−Zn−O−N系非単結晶膜、Ga−Zn−O−N系非単結晶膜、Zn−O−N系非単結晶膜や、Sn−Zn−O−N系非単結晶膜を用いてもよい。
【0055】
本実施の形態では、ソース領域またはドレイン領域104a、104bとして、窒素ガスを含む雰囲気中でスパッタ法によりSn(錫)、及びZn(亜鉛)を含む酸化物半導体ターゲット(SnO2:ZnO=1:1)を用いて得たSn−Zn−O−N系非単結晶膜の成膜後に加熱処理することで得られる酸窒化物材料を用いる。
【0056】
また、上述した薄膜トランジスタ170を画素部のスイッチング素子として表示装置を作製する例を以下に説明する。
【0057】
まず、絶縁表面を有する基板100上にゲート電極層101を設ける。絶縁表面を有する基板100はガラス基板を用いる。ゲート電極層101の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。なお、ゲート電極層101の形成の際、画素部の容量配線108、及び端子部の第1の端子121も形成する。
【0058】
例えば、ゲート電極層101の2層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。また、Caを含む銅層上にバリア層となるCaを含む酸化銅層の積層や、Mgを含む銅層上にバリア層となるMgを含む酸化銅層の積層もある。また、3層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。
【0059】
次いで、ゲート電極層101上を覆うゲート絶縁層102を形成する。ゲート絶縁層102はスパッタ法、PCVD法などを用い、膜厚を50〜400nmとする。
【0060】
例えば、ゲート絶縁層102としてスパッタ法により酸化シリコン膜を用い、100nmの厚さで形成する。勿論、ゲート絶縁層102はこのような酸化シリコン膜に限定されるものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。積層する場合、例えば、PCVD法により窒化シリコン膜を形成し、その上にスパッタ法で酸化シリコン膜を成膜すればよい。また、ゲート絶縁層102として酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、ガラス基板からの不純物、例えばナトリウムなどが拡散し、後にゲート絶縁層102の上方に形成する酸化物半導体に侵入することをブロックすることができる。
【0061】
次に、ゲート絶縁層102上にSiOxを含む酸化物半導体膜を形成する。SiO2を2重量%の割合で含ませたIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲットを用いて成膜を行う。酸化物半導体にSiOxを含ませることにより、成膜される酸化物半導体をアモルファス化することが容易となる。また、SiOxを含ませることにより、酸化物半導体膜の成膜後のプロセスにおいて熱処理した場合に、酸化物半導体膜の結晶化を防止することができる。
【0062】
次いで、SiOxを含む酸化物半導体膜上に、SiOxを含まない酸窒化物膜をスパッタ法で成膜する。窒素ガスを含む雰囲気中でスパッタ法によりSn(錫)、及びZn(亜鉛)を含む酸化物半導体ターゲット(SnO2:ZnO=1:1)を用いて得たSn−Zn−O−N系非単結晶膜を成膜する。
【0063】
スパッタ法にはスパッタ用電源に高周波電源を用いるRFスパッタ法と、DCスパッタ法があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。
【0064】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
【0065】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタ法を用いるスパッタ装置がある。
【0066】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
【0067】
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、Sn−Zn−O−N系非単結晶膜を選択的にエッチングし、さらに同じマスクを用いてSiOxを含むIn−Ga−Zn−O系非単結晶膜を選択的にエッチングする。エッチング後にレジストマスクは除去する。
【0068】
次いで、フォトリソグラフィー工程を行い、新たにレジストマスクを形成し、エッチングにより不要な部分(ゲート絶縁層の一部)を除去してゲート電極層と同じ材料の配線や電極層に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層と直接接する薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合にコンタクトホールを形成する。なお、ここではフォトリソグラフィー工程を行って、後に形成する導電膜と直接接続するためのコンタクトホールを形成する例を示したが、特に限定されず、後で画素電極との接続のためのコンタクトホールと同じ工程でゲート電極層に達するコンタクトホールを形成し、画素電極と同じ材料で電気的な接続を行ってもよい。画素電極と同じ材料で電気的な接続を行う場合にはマスク数を1枚削減することができる。
【0069】
次に、Sn−Zn−O−N系非単結晶膜上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。
【0070】
導電膜の材料としては、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、後の工程で200℃〜600℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。Al単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。Alと組み合わせる耐熱性導電性材料としては、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、Nd(ネオジム)、Sc(スカンジウム)から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
【0071】
本実施の形態では、導電膜としてチタン膜の単層構造とする。また、導電膜は、2層構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜としてTi膜と、そのTi膜上に重ねてNdを含むアルミニウム(Al−Nd)膜を積層し、さらにその上にTi膜を成膜する3層構造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単層構造としてもよい。
【0072】
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素部にソース電極層又はドレイン電極層105a、105b、ソース領域又はドレイン領域104a、104bを形成し、駆動回路部にソース電極層又はドレイン電極層、ソース領域又はドレイン領域をそれぞれ形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。例えば導電膜としてアルミニウム膜、又はアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチングを行うことができる。ここでは、ウェットエッチングにより、Ti膜である導電膜をエッチングしてソース電極層又はドレイン電極層を形成し、Sn−Zn−O−N系非単結晶膜をエッチングしてソース領域又はドレイン領域104a、104bを形成する。このエッチング工程において、SiOxを含む酸化物半導体膜の露出領域も一部エッチングされ、SiOxを含む酸化物半導体層103となる。
【0073】
また、このフォトリソグラフィー工程において、ソース電極層又はドレイン電極層105a、105bと同じ材料である第2の端子122を端子部に残す。なお、第2の端子122はソース配線(ソース電極層又はドレイン電極層105a、105bを含むソース配線)と電気的に接続されている。
【0074】
以上の工程で画素部には、SiOxを含む酸化物半導体層103をチャネル形成領域とする薄膜トランジスタ170が作製できる。
【0075】
また、端子部において、接続電極120は、ゲート絶縁膜に形成されたコンタクトホールを介して端子部の第1の端子121と直接接続される。なお、本実施の形態では図示しないが、上述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレイン配線とゲート電極が直接接続される。
【0076】
次いで、200℃〜600℃、代表的には300℃〜500℃の熱処理(光アニールも含む)を行う。ここでは炉に入れ、窒素雰囲気下で350℃、1時間の熱処理を行う。この熱処理によりSiOxを含むIn−Ga−Zn−O系非単結晶膜の原子レベルの再配列が行われる。また、SiOxを含む酸化物半導体層103はSiOxを含んでいるため、この熱処理での結晶化を妨げることができ、非晶質構造を保つことができる。なお、熱処理を行うタイミングは、Sn−Zn−O−N系非単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
【0077】
次いで、レジストマスクを除去し、薄膜トランジスタ170を覆う保護絶縁層106を形成する。
【0078】
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁層106のエッチングによりソース電極層又はドレイン電極層105bに達するコンタクトホールを形成する。また、ここでのエッチングにより第2の端子122に達するコンタクトホール、接続電極120に達するコンタクトホールも形成する。
【0079】
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料としては、酸化インジウム(In2O3)やインジウム錫酸化物(In2O3―SnO2、ITOと略記する)などをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にITOのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金(In2O3−ZnO)を用いても良い。
【0080】
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層110を形成する。また、このフォトリソグラフィー工程において、容量部におけるゲート絶縁層102及び保護絶縁層106を誘電体として、容量配線108と画素電極層110とで保持容量が形成される。また、このフォトリソグラフィー工程において、第1の端子及び第2の端子をレジストマスクで覆い端子部に形成された透明導電膜128、129を残す。透明導電膜128、129はFPCとの接続に用いられる電極または配線となる。第1の端子121と直接接続された接続電極120上に形成された透明導電膜128は、ゲート配線の入力端子として機能する接続用の端子電極となる。第2の端子122上に形成された透明導電膜129は、ソース配線の入力端子として機能する接続用の端子電極である。
【0081】
なお、本実施の形態では、ゲート絶縁層102及び保護絶縁層106を誘電体として、容量配線108と画素電極層110とで保持容量を形成する例を示したが、特に限定されず、ソース電極またはドレイン電極と同じ材料で構成される電極を容量配線上方に設け、その電極と、容量配線と、それらの間にゲート絶縁層102を誘電体として構成する保持容量を形成し、その電極と画素電極層とを電気的に接続する構成としてもよい。
【0082】
次いで、レジストマスクを除去し、この段階での断面図を図3に示す。なお、この段階での画素部における薄膜トランジスタ170の上面図が図4に相当する。
【0083】
また、図4中のA1−A2線に沿った断面図及び図4中のB1−B2線に沿った断面図に相当する断面図が図3に相当する。図3は、画素部における薄膜トランジスタ170の断面構造と、画素部における容量部の断面構造と、端子部の断面構造を示している。
【0084】
また、図5(A)、及び図5(B)は、ソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図5(A)は図5(B)中のD1−D2線に沿った断面図に相当する。図5(A)において、保護絶縁層106上に形成される透明導電膜155は、入力端子として機能する接続用の端子電極である。また、図5(A)において、端子部では、ゲート配線と同じ材料で形成される電極156が、ソース配線と電気的に接続される第2の端子150の下方にゲート絶縁層152を介して重なる。電極156は第2の端子150とは電気的に接続しておらず、電極156を第2の端子150と異なる電位、例えばフローティング、GND、0Vなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第2の端子150は、保護絶縁層106を介して透明導電膜155と電気的に接続している。
【0085】
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第1の端子、ソース配線と同電位の第2の端子、容量配線と同電位の第3の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【0086】
こうして、SiOxを含む酸化物半導体層を有する薄膜トランジスタ170と保持容量を有する画素部、及び端子部を完成させることができる。また、同一基板上に駆動回路も形成することもできる。
【0087】
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する端子を端子部に設ける。この端子は、共通電極を固定電位、例えばGND、0Vなどに設定するための端子である。
【0088】
また、本実施の形態は、図4の画素構成に限定されず、図4とは異なる上面図の例を図6に示す。図6では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線と接続する第3の端子は省略することができる。なお、図6において、図4と同じ部分には同じ符号を用いて説明する。
【0089】
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【0090】
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を1フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
【0091】
また、垂直同期周波数を通常の1.5倍、好ましくは2倍以上にすることで動画特性を改善する、所謂、倍速駆動と呼ばれる駆動技術もある。
【0092】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のLED(発光ダイオード)光源または複数のEL光源などを用いて面光源を構成し、面光源を構成している各光源を独立して1フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。独立して複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLEDの発光タイミングを同期させることもできる。この駆動技術は、LEDを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
【0093】
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
【0094】
また、本実施の形態により、電気特性が高く信頼性のよい表示装置を低コストで提供することができる。
【0095】
また、本実施の形態は実施の形態1と自由に組み合わせることができる。
【0096】
(実施の形態3)
本実施の形態では、マスク数を低減するため、多階調マスクを用いた露光を行う例を示す。
【0097】
また、酸化物半導体層の組成として、生産量が限られている希少金属のインジウムを用いない例を示す。加えて、希少金属の一種であるガリウムも酸化物半導体層の組成元素として用いない例を示す。
【0098】
なお、多階調マスクとは、露光部分、中間露光部分、及び未露光部分に3つの露光レベルを行うことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の露光及び現像工程により、複数(代表的には二種類)の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、露光マスクの枚数を削減することが可能である。
【0099】
多階調マスクの代表例としては、グレートーンマスクやハーフトーンマスクがある。
【0100】
グレートーンマスクは、透光性基板及びその上に形成される遮光部並びに回折格子で構成される。遮光部においては、光の透過率が0%である。一方、回折格子はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
【0101】
ハーフトーンマスクは、透光性基板及びその上に形成される半透過部並びに遮光部で構成される。半透過部は、MoSiN、MoSi、MoSiO、MoSiON、CrSiなどを用いることができる。遮光部は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。ハーフトーンマスクに露光光を照射した場合、遮光部においては、光透過率は0%であり、遮光部及び半透過部が設けられていない領域では光透過率は100%である。また、半透過部においては、10〜70%の範囲で調整可能である。半透過部に於ける光の透過率の調整は、半透過部の材料により調整により可能である。
【0102】
図12(A)乃至図12(E)は薄膜トランジスタ360の作製工程を示す断面図に相当する。
【0103】
図12(A)において、絶縁膜357が設けられた基板350上にゲート電極層351を設ける。本実施の形態では、絶縁膜357として酸化珪素膜(膜厚100nm)を用いる。ゲート電極層351上にゲート絶縁層352、SiOxを含む酸化物半導体膜380、酸窒化物膜381及び導電膜383を順に積層する。本実施の形態では、SiOxを含む酸化物半導体膜380として、インジウム、及びガリウムを含まない酸化物半導体、代表的には、Sn−Zn−O系、Zn−O系の酸化物半導体を用いる。本実施の形態では、SiOxを含む酸化物半導体膜380としてスパッタ法を用いたSn−Zn−O系の酸化物半導体を用いる。また、酸窒化物膜381としてSiOxを含まないSn−Zn−O−N系の酸窒化物材料を用いる。
【0104】
次いで、ゲート絶縁層352、SiOxを含む酸化物半導体膜380、酸窒化物膜381、導電膜383上にマスク384を形成する。
【0105】
本実施の形態では、マスク384を形成するために多階調(高階調)マスクを用いた露光を行う例を示す。
【0106】
透過した光が複数の強度となる多階調マスクを用いて露光した後、現像することで、図12(B)に示すように膜厚の異なる領域を有するマスク384を形成することができる。多階調マスクを用いることで、露光マスクの枚数を削減することが可能である。
【0107】
次に、マスク384を用いて第1のエッチング工程を行い、SiOxを含む酸化物半導体膜380、酸窒化物膜381、導電膜383をエッチングし島状に加工する。この結果、パターニングされたSiOxを含む酸化物半導体層390、酸窒化物層385、導電層387を形成することができる(図12(B)参照。)。
【0108】
次に、マスク384をアッシングする。この結果、マスクの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のマスクのレジスト(ゲート電極層351の一部と重畳する領域)は除去され、分離されたマスク388を形成することができる(図12(C)参照。)。
【0109】
マスク388を用いて酸窒化物層385、導電層387を第2のエッチング工程によりエッチングし、SiOxを含む半導体層353、ソース領域またはドレイン領域354a、354b、ソース電極層又はドレイン電極層355a、355bを形成する。(図12(D)参照。)。なお、SiOxを含む半導体層353は一部のみがエッチングされ、溝部(凹部)を有する半導体層となり、かつ端部においても、一部エッチングされ露出した形状となる。
【0110】
酸窒化物膜381、導電膜383を第1のエッチング工程でドライエッチングすると、酸窒化物膜381、及び導電膜383は異方的にエッチングされるため、マスク384の端部と、酸窒化物層385、導電層387の端部は一致し、連続的な形状となる。
【0111】
同様に酸窒化物層385、導電層387を第2のエッチング工程でドライエッチングすると、酸窒化物層385、及び導電層387は異方的にエッチングされるため、マスク388の端部と、SiOxを含む半導体層353の凹部及び端部、ソース領域またはドレイン領域354a、354bの端部、ソース電極層又はドレイン電極層355a、355bの端部は一致し、連続的な形状となる。
【0112】
また、本実施の形態では、SiOxを含む半導体層353、及びソース電極層又はドレイン電極層355a、355bの端部は同じテーパー角で連続的に積層されている形状を示すが、エッチング条件や、酸化物半導体層及び導電層の材料によって、エッチングレートが異なるため、それぞれ異なるテーパー角や不連続な端部形状を有する場合もある。
【0113】
この後、マスク388を除去する。
【0114】
次いで、酸素を含む雰囲気で200℃〜600℃の加熱を行う(図12(E)参照。)。SiOxを含む半導体層353は、結晶化を阻害するSiOxを含んでおり、200℃〜600℃の加熱を行っても非晶質状態を保持できる。
【0115】
以上の工程で、SiOxを含む半導体層353を有するチャネルエッチ型の薄膜トランジスタ360を作製することができる。
【0116】
本実施の形態のように、多階調マスクにより形成した複数(代表的には二種類)の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト化が計れる。
【0117】
さらに、本実施の形態に示したように、SiOxを含む酸化物半導体層または酸窒化物層にインジウム及びガリウムを用いないことによって酸化物半導体ターゲットの価格を低減することができるため、低コスト化が図れる。
【0118】
よって、半導体装置を低コストで生産性よく作製することができる。
【0119】
(実施の形態4)
本実施の形態では、チャネルストップ型の薄膜トランジスタ430の一例について図13(A)及び図13(B)に説明する。また、図13(B)は薄膜トランジスタの上面図の一例であり、図中Z1―Z2の鎖線で切断した断面図が図13(A)に相当する。また、薄膜トランジスタ430の酸化物半導体層にインジウムを含まない酸化物半導体材料を用いる例を示す。
【0120】
図13(A)において、基板400上にゲート電極401を設ける。次いで、ゲート電極401を覆うゲート絶縁層402上には、SiOxを含む酸化物半導体層403を設ける。
【0121】
本実施の形態では、SiOxを含む酸化物半導体層403としてスパッタ法を用いたGa−Zn−O系の酸化物半導体を用いる。本実施の形態では、SiOxを含む酸化物半導体層403として、インジウムを含まない酸化物半導体、代表的には、Ga−Sn−Zn−O系、Ga−Zn−O系、Sn−Zn−O系、Ga−Sn−O系、Zn−O系の酸化物半導体を用いる。
【0122】
次いで、SiOxを含む酸化物半導体層403上にはチャネル保護層418を接して設ける。チャネル保護層418を設けることによって、SiOxを含む酸化物半導体層403のチャネル形成領域に対する工程時におけるダメージ(エッチング時のプラズマやエッチング剤による膜減りや、酸化など)を防ぐことができる。従って薄膜トランジスタ430の信頼性を向上させることができる。
【0123】
チャネル保護層418としては、無機材料(酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素など)を用いることができる。作製法としては、プラズマCVD法や熱CVD法などの気相成長法やスパッタリング法を用いることができる。チャネル保護層418は成膜後にエッチングにより形状を加工して形成する。ここでは、スパッタ法により酸化シリコン膜を形成し、フォトリソグラフィーによるマスクを用いてエッチング加工することでチャネル保護層418を形成する。
【0124】
次いで、チャネル保護層418及びSiOxを含む酸化物半導体層403上にソース領域又はドレイン領域406a、406bを形成する。本実施の形態では、ソース領域又はドレイン領域406a、406bは、Ga−Zn−O−N系非単結晶膜を用いる。また、ソース領域又はドレイン領域406a、406bは、窒素を含ませたZn−O系非単結晶膜、即ちZn−O−N系非単結晶膜を用いてもよい。
【0125】
次いで、ソース領域又はドレイン領域406a上に第1配線409、ソース領域又はドレイン領域406b上に第2配線410をそれぞれ形成する。第1配線409及び第2配線410は、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。
【0126】
ソース領域又はドレイン領域406a、406bを設けることにより、金属層である第1配線409、第2配線410と、SiOxを含む酸化物半導体層403との間を良好な接合としてショットキー接合に比べて熱的にも安定動作を有せしめる。また、チャネルのキャリアを供給する(ソース側)、またはチャネルのキャリアを安定して吸収する(ドレイン側)、または抵抗成分を配線)との界面に作らないためにも積極的にソース領域又はドレイン領域406a、406bを設けると効果的である。
【0127】
次いで、200℃〜600℃、代表的には300℃〜500℃の熱処理を行うことが好ましい。ここでは炉に入れ、大気雰囲気下で350℃、1時間の熱処理を行う。この熱処理によりSiOxを含む酸化物半導体層403の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理(光アニールも含む)は重要である。また、ここでの熱処理でSiOxを含む酸化物半導体層403の結晶化はSiOxを含む酸化物半導体層403に含まれるSiOxにより阻害され、大部分が非晶質状態を維持することができる。なお、熱処理を行うタイミングは、SiOxを含む酸化物半導体層403の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
【0128】
さらに、本実施の形態のように、酸化物半導体層にインジウムを用いないことによって、材料として枯渇する恐れのあるインジウムを用いずに済む。
【0129】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0130】
(実施の形態5)
本実施の形態では、2つのnチャネル型の薄膜トランジスタ760、761を用いてインバータ回路を構成する例を説明する。また、薄膜トランジスタ760、761の酸化物半導体層にガリウムを含まない酸化物半導体材料を用いる例を示す。
【0131】
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する。2つのnチャネル型TFTを組み合わせてインバータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合(以下、EDMOS回路という)と、エンハンスメント型TFT同士で形成する場合(以下、EEMOS回路という)がある。なお、nチャネル型TFTのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義し、nチャネル型TFTのしきい値電圧が負の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとする。
【0132】
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置したエンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り替える。
【0133】
駆動回路のインバータ回路の断面構造を図14(A)に示す。図14(A)において、基板740上に第1のゲート電極741及び第2のゲート電極742を設ける。第1のゲート電極741及び第2のゲート電極742の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【0134】
また、第1のゲート電極741及び第2のゲート電極742を覆うゲート絶縁層743上には、第1配線749、第2配線750、及び第3配線751を設け、第2の配線750は、ゲート絶縁層743に形成されたコンタクトホール744を介して第2のゲート電極742と直接接続する。
【0135】
また、第1配線749、第2配線750、及び第3配線751上にはソース領域又はドレイン領域755a、755b、756a、756bを形成する。本実施の形態では、ソース領域又はドレイン領域755a、755b、756a、756bは、SiOxを含まないZn−O−N系非単結晶膜である。また、ソース領域又はドレイン領域755a、755b、756a、756bは、窒素を含ませた即ちIn−Zn−O−N系非単結晶膜を用いてもよい。
【0136】
また、第1のゲート電極741と重なる位置に第1配線749及び第2配線750上にソース領域又はドレイン領域755a、755bを介してSiOxを含む第1の酸化物半導体層745と、第2のゲート電極742と重なる位置に第2配線750及び第3配線751上にソース領域又はドレイン領域756a、756bを介してSiOxを含む第2の酸化物半導体層747とを設ける。
【0137】
本実施の形態では、SiOxを含む第1の酸化物半導体層745、及びSiOxを含む第2の酸化物半導体層747としてスパッタ法を用いたIn−Zn−O系の酸化物半導体を用いる。SiOxを含む第1の酸化物半導体層745、及びSiOxを含む第2の酸化物半導体層747としてガリウムを含まない酸化物半導体、代表的には、In−Sn−Zn−O系、In−Zn−O系、In−Sn−O系、Sn−Zn−O系、Zn−O系の酸化物半導体を用いる。
【0138】
第1の薄膜トランジスタ760は、第1のゲート電極741と、ゲート絶縁層743を介して第1のゲート電極741と重なるSiOxを含む第1の酸化物半導体層745とを有し、第1配線749は、接地電位の電源線(接地電源線)である。この接地電位の電源線は、負の電圧VDLが印加される電源線(負電源線)としてもよい。
【0139】
また、第2の薄膜トランジスタ761は、第2のゲート電極742と、ゲート絶縁層743を介して第2のゲート電極742と重なるSiOxを含む第2の酸化物半導体層747とを有し、第3配線751は、正の電圧VDDが印加される電源線(正電源線)である。
【0140】
図14(A)に示すように、SiOxを含む第1の酸化物半導体層745とSiOxを含む第2の酸化物半導体層747の両方に電気的に接続する第2の配線750は、ゲート絶縁層743に形成されたコンタクトホール744を介して第2の薄膜トランジスタ761の第2のゲート電極742と直接接続する。第2の配線750と第2のゲート電極742とを直接接続させることにより、良好なコンタクトを得ることができ、接触抵抗を低減することができる。第2のゲート電極742と第2配線750を他の導電膜、例えば透明導電膜を介して接続する場合に比べて、コンタクトホールの数の低減、コンタクトホールの数の低減による占有面積の縮小を図ることができる。
【0141】
また、駆動回路のインバータ回路の上面図を図14(B)に示す。図14(B)において、鎖線Y1−Y2で切断した断面が図14(A)に相当する。
【0142】
本実施の形態のように、酸化物半導体層にガリウムを用いないことによって、材料として製造コストのかかるガリウムを含むターゲットを用いずに済む。
【0143】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0144】
(実施の形態6)
本実施の形態では、トップゲート型の薄膜トランジスタ330の一例について図15(A)及び図15(B)に説明する。また、図15(B)は薄膜トランジスタの上面図の一例であり、図中P1―P2の鎖線で切断した断面図が図15(A)に相当する。
【0145】
図15(A)において、基板300上に導電膜と酸窒化膜を積層し、エッチングを行うことで、第1配線309と第2配線310を形成し、その上に酸窒化物層304a、304bを形成する。なお、第1配線309と第2配線310は、ソース電極又はドレイン電極として機能する。また、ソース領域又はドレイン領域として機能する酸窒化物層304a、304bとしてIn−Ga−Zn−O−N系の非単結晶膜を用いる。
【0146】
次いで、基板300の露呈している領域及び酸窒化物層304a、304bを覆って、SiOxを含む酸化物半導体層305を形成する。本実施の形態では、SiOxを含む酸化物半導体層305としてSiOxを含むSn−Zn−O系の酸化物半導体を用いる。
【0147】
次いで、酸化物半導体層305、第1配線309、及び第2配線310を覆うゲート絶縁層303を形成する。
【0148】
次いで、200℃〜600℃、代表的には300℃〜500℃の熱処理を行うことが好ましい。ここでは炉に入れ、大気雰囲気下で350℃、1時間の熱処理を行う。この熱処理によりSiOxを含む酸化物半導体層305の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理(光アニールも含む)は重要である。
【0149】
次いで、ゲート絶縁層303上に、SiOxを含む酸化物半導体層305が基板300と接する領域と重なる位置にゲート電極301を設ける。
【0150】
以上の工程でトップゲート構造の薄膜トランジスタ330を作製することができる。
【0151】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0152】
(実施の形態7)
本実施の形態では、トップゲート型の薄膜トランジスタ630の一例について図16(A)及び図16(B)に説明する。また、図16(B)は薄膜トランジスタの上面図の一例であり、図中R1―R2の鎖線で切断した断面図が図16(A)に相当する。
【0153】
図16(A)において、基板600上にSiOxを含む酸化物半導体層605を形成する。本実施の形態では、酸化物半導体層605としてSiOxを含むSn−Zn−O系の酸化物半導体を用いる。
【0154】
次いで、酸化物半導体層605上にソース領域又はドレイン領域606a、606bを形成する。本実施の形態では、ソース領域又はドレイン領域606a、606bは、Ga−Zn−O系非単結晶膜である。また、ソース領域又はドレイン領域606a、606bは、窒素を含ませたGa−Zn−O系非単結晶膜、即ちGa−Zn−O−N系非単結晶膜(GZON膜とも呼ぶ)を用いてもよい。
【0155】
次いで、ソース領域又はドレイン領域606a、606b上に第1配線609と第2配線610を形成する。なお、第1配線609と第2配線610は、ソース電極又はドレイン電極として機能する。
【0156】
次いで、第1配線609と第2配線610上にゲート絶縁層603を形成する。
【0157】
次いで、酸化物半導体層605がゲート絶縁層603と接する領域と重なる位置にゲート電極601をゲート絶縁層603上に設ける。
【0158】
次いで、200℃〜600℃、代表的には300℃〜500℃の熱処理を行うことが好ましい。ここでは炉に入れ、大気雰囲気下で350℃、1時間の熱処理を行う。この熱処理により酸化物半導体層605の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理(光アニールも含む)は重要である。
【0159】
以上の工程でトップゲート構造の薄膜トランジスタ630を作製することができる。
【0160】
(実施の形態8)
半導体装置の一例である表示装置において、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。
【0161】
画素部に配置する薄膜トランジスタは、実施の形態2に従って形成し、SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いる。また、薄膜トランジスタはnチャネル型TFTであるため、駆動回路のうち、nチャネル型TFTで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
【0162】
半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図17(A)に示す。図17(A)に示す表示装置は、基板5300上に表示素子を備えた画素を複数有する画素部5301と、各画素を選択する走査線駆動回路5302と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路5303とを有する。
【0163】
また、実施の形態2に示す薄膜トランジスタは、nチャネル型TFTであり、nチャネル型TFTで構成する信号線駆動回路について図18を用いて説明する。
【0164】
図18に示す信号線駆動回路は、ドライバIC5601、スイッチ群5602_1〜5602_M、第1の配線5611、第2の配線5612、第3の配線5613及び配線5621_1〜5621_Mを有する。スイッチ群5602_1〜5602_Mそれぞれは、第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを有する。
【0165】
画素部5301は、信号線駆動回路5303から列方向に伸張して配置された複数の信号線S1〜Sm(図示せず。)により信号線駆動回路5303と接続され、走査線駆動回路5302から行方向に伸張して配置された複数の走査線G1〜Gn(図示せず。)により走査線駆動回路5302と接続され、信号線S1〜Sm並びに走査線G1〜Gnに対応してマトリクス状に配置された複数の画素(図示せず。)を有する。そして、各画素は、信号線Sj(信号線S1〜Smのうちいずれか一)、走査線Gi(走査線G1〜Gnのうちいずれか一)と接続される。
【0166】
ドライバIC5601は第1の配線5611、第2の配線5612、第3の配線5613及び配線5621_1〜5621_Mに接続される。そして、スイッチ群5602_1〜5602_Mそれぞれは、第1の配線5611、第2の配線5612、第3の配線5613及びスイッチ群5602_1〜5602_Mそれぞれに対応した配線5621_1〜5621_Mに接続される。そして、配線5621_1〜5621_Mそれぞれは、第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介して、3つの信号線に接続される。例えば、J列目の配線5621_J(配線5621_1〜配線5621_Mのうちいずれか一)は、スイッチ群5602_Jが有する第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介して、信号線Sj−1、信号線Sj、信号線Sj+1に接続される。
【0167】
なお、第1の配線5611、第2の配線5612、第3の配線5613には、それぞれ信号が入力される。
【0168】
なお、ドライバIC5601は、単結晶基板上に形成されていることが望ましい。さらに、スイッチ群5602_1〜5602_Mは、画素部と同一基板上に形成されていることが望ましい。したがって、ドライバIC5601とスイッチ群5602_1〜5602_MとはFPCなどを介して接続するとよい。
【0169】
次に、図18に示した信号線駆動回路の動作について、図19のタイミングチャートを参照して説明する。なお、図19のタイミングチャートは、i行目の走査線Giが選択されている場合のタイミングチャートを示している。さらに、i行目の走査線Giの選択期間は、第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3に分割されている。さらに、図18の信号線駆動回路は、他の行の走査線が選択されている場合でも図19と同様の動作をする。
【0170】
なお、図19のタイミングチャートは、J列目の配線5621_Jが第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介して、信号線Sj−1、信号線Sj、信号線Sj+1に接続される場合について示している。
【0171】
なお、図19のタイミングチャートは、i行目の走査線Giが選択されるタイミング、第1の薄膜トランジスタ5603aのオン・オフのタイミング5703a、第2の薄膜トランジスタ5603bのオン・オフのタイミング5703b、第3の薄膜トランジスタ5603cのオン・オフのタイミング5703c及びJ列目の配線5621_Jに入力される信号5721_Jを示している。
【0172】
なお、配線5621_1〜配線5621_Mには第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3において、それぞれ別のビデオ信号が入力される。例えば、第1のサブ選択期間T1において配線5621_Jに入力されるビデオ信号は信号線Sj−1に入力され、第2のサブ選択期間T2において配線5621_Jに入力されるビデオ信号は信号線Sjに入力され、第3のサブ選択期間T3において配線5621_Jに入力されるビデオ信号は信号線Sj+1に入力される。さらに、第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3において、配線5621_Jに入力されるビデオ信号をそれぞれData_j−1、Data_j、Data_j+1とする。
【0173】
図19に示すように、第1のサブ選択期間T1において第1の薄膜トランジスタ5603aがオンし、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_j−1が、第1の薄膜トランジスタ5603aを介して信号線Sj−1に入力される。第2のサブ選択期間T2では、第2の薄膜トランジスタ5603bがオンし、第1の薄膜トランジスタ5603a及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_jが、第2の薄膜トランジスタ5603bを介して信号線Sjに入力される。第3のサブ選択期間T3では、第3の薄膜トランジスタ5603cがオンし、第1の薄膜トランジスタ5603a及び第2の薄膜トランジスタ5603bがオフする。このとき、配線5621_Jに入力されるData_j+1が、第3の薄膜トランジスタ5603cを介して信号線Sj+1に入力される。
【0174】
以上のことから、図18の信号線駆動回路は、1ゲート選択期間を3つに分割することで、1ゲート選択期間中に1つの配線5621から3つの信号線にビデオ信号を入力することができる。したがって、図18の信号線駆動回路は、ドライバIC5601が形成される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約1/3にすることができる。接続数が約1/3になることによって、図18の信号線駆動回路は、信頼性、歩留まりなどを向上できる。
【0175】
なお、図18のように、1ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいて、ある1つの配線から複数の信号線それぞれにビデオ信号を入力することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
【0176】
例えば、3つ以上のサブ選択期間それぞれにおいて1つの配線から3つ以上の信号線それぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御するための配線を追加すればよい。ただし、1ゲート選択期間を4つ以上のサブ選択期間に分割すると、1つのサブ選択期間が短くなる。したがって、1ゲート選択期間は、2つ又は3つのサブ選択期間に分割されることが望ましい。
【0177】
別の例として、図20のタイミングチャートに示すように、1つの選択期間をプリチャージ期間Tp、第1のサブ選択期間T1、第2のサブ選択期間T2、第3のサブ選択期間T3に分割してもよい。さらに、図20のタイミングチャートは、i行目の走査線Giが選択されるタイミング、第1の薄膜トランジスタ5603aのオン・オフのタイミング5803a、第2の薄膜トランジスタ5603bのオン・オフのタイミング5803b、第3の薄膜トランジスタ5603cのオン・オフのタイミング5803c及びJ列目の配線5621_Jに入力される信号5821_Jを示している。図20に示すように、プリチャージ期間Tpにおいて第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cがオンする。このとき、配線5621_Jに入力されるプリチャージ電圧Vpが第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介してそれぞれ信号線Sj−1、信号線Sj、信号線Sj+1に入力される。第1のサブ選択期間T1において第1の薄膜トランジスタ5603aがオンし、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_j−1が、第1の薄膜トランジスタ5603aを介して信号線Sj−1に入力される。第2のサブ選択期間T2では、第2の薄膜トランジスタ5603bがオンし、第1の薄膜トランジスタ5603a及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_jが、第2の薄膜トランジスタ5603bを介して信号線Sjに入力される。第3のサブ選択期間T3では、第3の薄膜トランジスタ5603cがオンし、第1の薄膜トランジスタ5603a及び第2の薄膜トランジスタ5603bがオフする。このとき、配線5621_Jに入力されるData_j+1が、第3の薄膜トランジスタ5603cを介して信号線Sj+1に入力される。
【0178】
以上のことから、図20のタイミングチャートを適用した図18の信号線駆動回路は、サブ選択期間の前にプリチャージ期間を設けることによって、信号線をプリチャージできるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図20において、図19と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【0179】
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号(CLK)及びスタートパルス信号(SP)が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、1ライン分の画素のトランジスタのゲート電極が接続されている。そして、1ライン分の画素のトランジスタを一斉にONにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【0180】
走査線駆動回路の一部に用いるシフトレジスタの一形態について図21及び図22を用いて説明する。
【0181】
図21にシフトレジスタの回路構成を示す。図21に示すシフトレジスタは、複数のフリップフロップ(フリップフロップ5701_1〜5701_n)で構成される。また、第1のクロック信号、第2のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
【0182】
図21のシフトレジスタの接続関係について説明する。図21のシフトレジスタは、i段目のフリップフロップ5701_i(フリップフロップ5701_1〜5701_nのうちいずれか一)は、図22に示した第1の配線5501が第7の配線5717_i−1に接続され、図22に示した第2の配線5502が第7の配線5717_i+1に接続され、図22に示した第3の配線5503が第7の配線5717_iに接続され、図22に示した第6の配線5506が第5の配線5715に接続される。
【0183】
また、図22に示した第4の配線5504が奇数段目のフリップフロップでは第2の配線5712に接続され、偶数段目のフリップフロップでは第3の配線5713に接続され、図22に示した第5の配線5505が第4の配線5714に接続される。
【0184】
ただし、1段目のフリップフロップ5701_1の図22に示す第1の配線5501は第1の配線5711に接続され、n段目のフリップフロップ5701_nの図22に示す第2の配線5502は第6の配線5716に接続される。
【0185】
なお、第1の配線5711、第2の配線5712、第3の配線5713、第6の配線5716を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでもよい。さらに、第4の配線5714、第5の配線5715を、それぞれ第1の電源線、第2の電源線と呼んでもよい。
【0186】
次に、図21に示すフリップフロップの詳細について、図22に示す。図22に示すフリップフロップは、第1の薄膜トランジスタ5571、第2の薄膜トランジスタ5572、第3の薄膜トランジスタ5573、第4の薄膜トランジスタ5574、第5の薄膜トランジスタ5575、第6の薄膜トランジスタ5576、第7の薄膜トランジスタ5577及び第8の薄膜トランジスタ5578を有する。なお、第1の薄膜トランジスタ5571、第2の薄膜トランジスタ5572、第3の薄膜トランジスタ5573、第4の薄膜トランジスタ5574、第5の薄膜トランジスタ5575、第6の薄膜トランジスタ5576、第7の薄膜トランジスタ5577及び第8の薄膜トランジスタ5578は、nチャネル型トランジスタであり、ゲート・ソース間電圧(Vgs)がしきい値電圧(Vth)を上回ったとき導通状態になるものとする。
【0187】
図22において、第3の薄膜トランジスタ5573のゲート電極は、電源線と電気的に接続されている。また、第3の薄膜トランジスタ5573と第4の薄膜トランジスタ5574の接続させた回路(図22中鎖線で囲んだ回路)は、図14(A)に示す構成に相当すると言える。ここでは全ての薄膜トランジスタは、エンハンスメント型のnチャネル型トランジスタとする例を示すが、特に限定されず、例えば、第3の薄膜トランジスタ5573は、デプレッション型のnチャネル型トランジスタを用いても駆動回路を駆動させることもできる。
【0188】
次に、図21に示すフリップフロップの接続構成について、以下に示す。
【0189】
第1の薄膜トランジスタ5571の第1の電極(ソース電極またはドレイン電極の一方)が第4の配線5504に接続され、第1の薄膜トランジスタ5571の第2の電極(ソース電極またはドレイン電極の他方)が第3の配線5503に接続される。
【0190】
第2の薄膜トランジスタ5572の第1の電極が第6の配線5506に接続され、第2の薄膜トランジスタ5572の第2の電極が第3の配線5503に接続される。
【0191】
第3の薄膜トランジスタ5573の第1の電極が第5の配線5505に接続され、第3の薄膜トランジスタ5573の第2の電極が第2の薄膜トランジスタ5572のゲート電極に接続され、第3の薄膜トランジスタ5573のゲート電極が第5の配線5505に接続される。
【0192】
第4の薄膜トランジスタ5574の第1の電極が第6の配線5506に接続され、第4の薄膜トランジスタ5574の第2の電極が第2の薄膜トランジスタ5572のゲート電極に接続され、第4の薄膜トランジスタ5574のゲート電極が第1の薄膜トランジスタ5571のゲート電極に接続される。
【0193】
第5の薄膜トランジスタ5575の第1の電極が第5の配線5505に接続され、第5の薄膜トランジスタ5575の第2の電極が第1の薄膜トランジスタ5571のゲート電極に接続され、第5の薄膜トランジスタ5575のゲート電極が第1の配線5501に接続される。
【0194】
第6の薄膜トランジスタ5576の第1の電極が第6の配線5506に接続され、第6の薄膜トランジスタ5576の第2の電極が第1の薄膜トランジスタ5571のゲート電極に接続され、第6の薄膜トランジスタ5576のゲート電極が第2の薄膜トランジスタ5572のゲート電極に接続される。
【0195】
第7の薄膜トランジスタ5577の第1の電極が第6の配線5506に接続され、第7の薄膜トランジスタ5577の第2の電極が第1の薄膜トランジスタ5571のゲート電極に接続され、第7の薄膜トランジスタ5577のゲート電極が第2の配線5502に接続される。第8の薄膜トランジスタ5578の第1の電極が第6の配線5506に接続され、第8の薄膜トランジスタ5578の第2の電極が第2の薄膜トランジスタ5572のゲート電極に接続され、第8の薄膜トランジスタ5578のゲート電極が第1の配線5501に接続される。
【0196】
なお、第1の薄膜トランジスタ5571のゲート電極、第4の薄膜トランジスタ5574のゲート電極、第5の薄膜トランジスタ5575の第2の電極、第6の薄膜トランジスタ5576の第2の電極及び第7の薄膜トランジスタ5577の第2の電極の接続箇所をノード5543とする。さらに、第2の薄膜トランジスタ5572のゲート電極、第3の薄膜トランジスタ5573の第2の電極、第4の薄膜トランジスタ5574の第2の電極、第6の薄膜トランジスタ5576のゲート電極及び第8の薄膜トランジスタ5578の第2の電極の接続箇所をノード5544とする。
【0197】
なお、第1の配線5501、第2の配線5502、第3の配線5503及び第4の配線5504を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでもよい。さらに、第5の配線5505を第1の電源線、第6の配線5506を第2の電源線と呼んでもよい。
【0198】
また、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができる。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することができる。また、複数の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利である。
【0199】
また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図17(B)に示す。
【0200】
図17(B)に示す発光表示装置は、基板5400上に表示素子を備えた画素を複数有する画素部5401と、各画素を選択する第1の走査線駆動回路5402及び第2の走査線駆動回路5404と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路5403とを有する。
【0201】
図17(B)に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、1画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。
【0202】
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、1フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、1フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。
【0203】
なお、図17(B)に示す発光表示装置では、一つの画素に2つのスイッチング用TFTを配置する場合、一方のスイッチング用TFTのゲート配線である第1の走査線に入力される信号を第1走査線駆動回路5402で生成し、他方のスイッチング用TFTのゲート配線である第2の走査線に入力される信号を第2の走査線駆動回路5404で生成している例を示しているが、第1の走査線に入力される信号と、第2の走査線に入力される信号とを、共に1つの走査線駆動回路で生成するようにしても良い。また、例えば、1つの画素が有するスイッチング用TFTの数によって、スイッチング素子の動作を制御するのに用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に入力される信号を、全て1つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で生成しても良い。
【0204】
また、発光表示装置においても、駆動回路のうち、nチャネル型TFTで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる。
【0205】
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置(電気泳動ディスプレイ)も呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
【0206】
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第1の粒子と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第1の粒子または第2の粒子は染料を含み、電界がない場合において移動しないものである。また、第1の粒子の色と第2の粒子の色は異なるもの(無色を含む)とする。
【0207】
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半減する。
【0208】
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
【0209】
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態2の薄膜トランジスタ(SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いる)によって得られるアクティブマトリクス基板を用いることができる。
【0210】
なお、マイクロカプセル中の第1の粒子および第2の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
【0211】
以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。
【0212】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0213】
(実施の形態9)
本実施の形態では、半導体装置として発光表示装置の一例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、前者は有機EL素子、後者は無機EL素子と呼ばれている。
【0214】
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【0215】
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。
【0216】
図23は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【0217】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここではSiOxを含む酸化物半導体層(代表的には、In−Ga−Zn−O系非単結晶膜)をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませたIn−Ga−Zn−O系酸化物半導体を用いるnチャネル型のトランジスタを1つの画素に2つ用いる例を示す。
【0218】
画素6400は、スイッチング用トランジスタ6401、駆動用トランジスタ6402、発光素子6404及び容量素子6403を有している。スイッチング用トランジスタ6401はゲートが走査線6406に接続され、第1電極(ソース電極及びドレイン電極の一方)が信号線6405に接続され、第2電極(ソース電極及びドレイン電極の他方)が駆動用トランジスタ6402のゲートに接続されている。駆動用トランジスタ6402は、ゲートが容量素子6403を介して電源線6407に接続され、第1電極が電源線6407に接続され、第2電極が発光素子6404の第1電極(画素電極)に接続されている。発光素子6404の第2電極は共通電極6408に相当する。共通電極6408は、同一基板上に形成される共通電位線と電気的に接続され、その接続部分を共通接続部とすればよい。
【0219】
なお、発光素子6404の第2電極(共通電極6408)には低電源電位が設定されている。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【0220】
なお、容量素子6403は駆動用トランジスタ6402のゲート容量を代用して省略することも可能である。駆動用トランジスタ6402のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。
【0221】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ6402のゲートには、駆動用トランジスタ6402が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ6402は線形領域で動作させる。駆動用トランジスタ6402は線形領域で動作させるため、電源線6407の電圧よりも高い電圧を駆動用トランジスタ6402のゲートにかける。なお、信号線6405には、(電源線電圧+駆動用トランジスタ6402のVth)以上の電圧をかける。
【0222】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図23と同じ画素構成を用いることができる。
【0223】
アナログ階調駆動を行う場合、駆動用トランジスタ6402のゲートに発光素子6404の順方向電圧+駆動用トランジスタ6402のVth以上の電圧をかける。発光素子6404の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ6402が飽和領域で動作するようなビデオ信号を入力することで、発光素子6404に電流を流すことができる。駆動用トランジスタ6402を飽和領域で動作させるため、電源線6407の電位は、駆動用トランジスタ6402のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【0224】
なお、図23に示す画素構成は、これに限定されない。例えば、図23に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
【0225】
次に、発光素子の構成について、図24を用いて説明する。ここでは、駆動用TFTがn型の場合を例に挙げて、画素の断面構造について説明する。図24(A)(B)(C)の半導体装置に用いられる駆動用TFTであるTFT7001、7011、7021は、実施の形態2で示す薄膜トランジスタ170と同様に作製でき、SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いた薄膜トランジスタである。
【0226】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。
【0227】
上面射出構造の発光素子について図24(A)を用いて説明する。
【0228】
図24(A)に、駆動用TFTであるTFT7001がn型で、発光素子7002から発せられる光が陽極7005側に抜ける場合の、画素の断面図を示す。TFT7001は、半導体層として、酸化シリコンを添加したIn−Sn−O系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を含ませたIn−Zn−O系酸化物半導体を用いる。図24(A)では、発光素子7002の陰極7003と駆動用TFTであるTFT7001が電気的に接続されており、陰極7003上に発光層7004、陽極7005が順に積層されている。陰極7003は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ca、Al、MgAg、AlLi等が望ましい。そして発光層7004は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
【0229】
陰極7003及び陽極7005で発光層7004を挟んでいる領域が発光素子7002に相当する。図24(A)に示した画素の場合、発光素子7002から発せられる光は、矢印で示すように陽極7005側に射出する。
【0230】
次に、下面射出構造の発光素子について図24(B)を用いて説明する。駆動用TFT7011がn型で、発光素子7012から発せられる光が陰極7013側に射出する場合の、画素の断面図を示す。TFT7011は、半導体層として、酸化シリコンを添加したIn−Zn−O系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を含ませたIn−Zn−O系酸化物半導体を用いる。図24(B)では、駆動用TFT7011と電気的に接続された透光性を有する導電膜7017上に、発光素子7012の陰極7013が成膜されており、陰極7013上に発光層7014、陽極7015が順に積層されている。なお、陽極7015が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜7016が成膜されていてもよい。陰極7013は、図24(A)の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度(好ましくは、5nm〜30nm程度)とする。例えば20nmの膜厚を有するアルミニウム膜を、陰極7013として用いることができる。そして発光層7014は、図24(A)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7015は光を透過する必要はないが、図24(A)と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜7016は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
【0231】
陰極7013及び陽極7015で、発光層7014を挟んでいる領域が発光素子7012に相当する。図24(B)に示した画素の場合、発光素子7012から発せられる光は、矢印で示すように陰極7013側に射出する。
【0232】
次に、両面射出構造の発光素子について、図24(C)を用いて説明する。図24(C)では、駆動用TFT7021と電気的に接続された透光性を有する導電膜7027上に、発光素子7022の陰極7023が成膜されており、陰極7023上に発光層7024、陽極7025が順に積層されている。TFT7021は、半導体層として、酸化シリコンを添加したIn−Zn−O系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を含ませたZn−O系酸化物半導体を用いる。陰極7023は、図24(A)の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極7023として用いることができる。そして発光層7024は、図24(A)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7025は、図24(A)と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
【0233】
陰極7023と、発光層7024と、陽極7025とが重なっている部分が発光素子7022に相当する。図24(C)に示した画素の場合、発光素子7022から発せられる光は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。
【0234】
なお、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機EL素子を設けることも可能である。
【0235】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ(駆動用TFT)と発光素子が電気的に接続されている例を示したが、駆動用TFTと発光素子との間に電流制御用TFTが接続されている構成であってもよい。
【0236】
次に、半導体装置の一形態に相当する発光表示パネル(発光パネルともいう)の外観及び断面について、図25を用いて説明する。図25(A)は、第1の基板上に形成された薄膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネルの上面図であり、図25(B)は、図25(A)のH−Iにおける断面図に相当する。
【0237】
第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505が設けられている。また画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。よって画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、第1の基板4501とシール材4505と第2の基板4506とによって、充填材4507と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
【0238】
また第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、薄膜トランジスタを複数有しており、図25(B)では、画素部4502に含まれる薄膜トランジスタ4510と、信号線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。
【0239】
薄膜トランジスタ4509、4510は、酸化シリコンを添加したIn−Zn−O系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を含ませたIn−Zn−O系酸化物半導体を用いる。本実施の形態において、薄膜トランジスタ4509、4510はnチャネル型薄膜トランジスタである。
【0240】
また4511は発光素子に相当し、発光素子4511が有する画素電極である第1の電極層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511の構成は適宜変えることができる。
【0241】
隔壁4520は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0242】
電界発光層4512は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【0243】
発光素子4511に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、DLC膜等を形成することができる。
【0244】
また、信号線駆動回路4503a、4503b、走査線駆動回路4504a、4504b、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518bから供給されている。
【0245】
本実施の形態では、接続端子電極4515が、発光素子4511が有する第1の電極層4517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、4510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
【0246】
接続端子電極4515は、FPC4518aが有する端子と、異方性導電膜4519を介して電気的に接続されている。
【0247】
発光素子4511からの光の取り出し方向に位置する第2の基板4506は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【0248】
また、充填材4507としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。本実施の形態は充填材4507として窒素を用いた。
【0249】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【0250】
信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図25の構成に限定されない。
【0251】
以上の工程により、半導体装置として信頼性の高い発光表示装置(表示パネル)を作製することができる。
【0252】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0253】
(実施の形態10)
SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いた薄膜トランジスタを作製し、該薄膜トランジスタを駆動回路、さらには画素部に用いて表示機能を有する液晶表示装置を作製することができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【0254】
液晶表示装置は表示素子として液晶素子(液晶表示素子ともいう)を含む。
【0255】
また、液晶表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。さらに、該液晶表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【0256】
なお、本明細書中における液晶表示装置とは、画像表示デバイス、表示デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て液晶表示装置に含むものとする。
【0257】
液晶表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図26を用いて説明する。図26(A1)及び図26(A2)は、液晶素子4013を第1の基板4001第2の基板4006との間にシール材4005によって封止した、パネルの上面図であり、図26(B)は、図26(A1)及び図26(A2)のM−Nにおける断面図に相当する。
【0258】
第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、液晶層4008と共に封止されている。本実施の形態において液晶層4008は、特に限定されないが、ブルー相を示す液晶材料を用いる。ブルー相を示す液晶材料は、電圧無印加状態から電圧印加状態においては、応答速度が1msec以下と短く、高速応答が可能である。ブルー相を示す液晶材料として液晶及びカイラル剤を含む。カイラル剤は、液晶を螺旋構造に配向させ、ブルー相を発現させるために用いる。例えば、5重量%以上のカイラル剤を混合させた液晶材料を液晶層に用いればよい。液晶は、サーモトロピック液晶、低分子液晶、高分子液晶、強誘電性液晶、反強誘電性液晶等を用いる。
【0259】
また、図26(A1)は第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。なお、図26(A2)は信号線駆動回路の一部を第1の基板4001上に形成する例であり、第1の基板4001上に信号線駆動回路4003bが形成され、かつ別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003aが実装されている。
【0260】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG方法、ワイヤボンディング方法、或いはTAB方法などを用いることができる。図26(A1)は、COG方法により信号線駆動回路4003を実装する例であり、図26(A2)は、TAB方法により信号線駆動回路4003を実装する例である。
【0261】
また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、薄膜トランジスタを複数有しており、図26(B)では、画素部4002に含まれる薄膜トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011とを例示している。薄膜トランジスタ4010、4011上には絶縁層4020、4021が設けられている。薄膜トランジスタ4010、4011は、SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いた薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ4010、4011はnチャネル型薄膜トランジスタである。
【0262】
また、第1の基板4001上に画素電極層4030及び共通電極層4031が設けられ、画素電極層4030は、薄膜トランジスタ4010と電気的に接続されている。液晶素子4013は、画素電極層4030、共通電極層4031、及び液晶層4008を含む。本実施の形態では、基板に概略平行(すなわち水平な方向)な電界を生じさせて、基板と平行な面内で液晶分子を動かして、階調を制御する方式、を用いる。このような方式として、IPS(In Plane Switching)モードで用いる電極構成や、FFS(Fringe Field Switching)モードで用いる電極構成が適用できる。なお、第1の基板4001、第2の基板4006の外側にはそれぞれ偏光板4032、4033が設けられている。
【0263】
なお、第1の基板4001、第2の基板4006としては、透光性を有するガラス、プラスチックなどを用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【0264】
また4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層4008の膜厚(セルギャップ)を制御するために設けられている。なお球状のスペーサを用いていても良い。
【0265】
また、図26の液晶表示装置では、基板の外側(視認側)に偏光板を設けける例を示すが、偏光板は基板の内側に設けてもよい。偏光板の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光層を設けてもよい。
【0266】
層間膜である絶縁層4021は、透光性樹脂層である。また、層間膜である絶縁層4021の一部を遮光層4012とする。遮光層4012は、薄膜トランジスタ4010、4011を覆う。図26においては、薄膜トランジスタ4010、4011上方を覆うように遮光層4034が第2の基板4006側に設けられている。遮光層4012、及び遮光層4034を設けることにより、さらにコントラスト向上や薄膜トランジスタの安定化の効果を高めることができる。
【0267】
遮光層4034を設けると、薄膜トランジスタの半導体層へ入射する光の強度を減衰させることができ、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を防止し安定化する効果を得られる。
【0268】
薄膜トランジスタの保護膜として機能する絶縁層4020で覆う構成としてもよいが、特に限定されない。
【0269】
なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。
【0270】
また、平坦化絶縁膜として透光性の絶縁層をさらに形成する場合、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
【0271】
積層する絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層を材料液を用いて形成する場合、ベークする工程で同時に、半導体層のアニール(200℃〜400℃)を行ってもよい。絶縁層の焼成工程と半導体層のアニールを兼ねることで効率よく液晶表示装置を作製することが可能となる。
【0272】
画素電極層4030、共通電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【0273】
また、画素電極層4030、共通電極層4031として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。
【0274】
また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。
【0275】
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
【0276】
図26では、接続端子電極4015が、画素電極層4030と同じ導電膜から形成され、端子電極4016は、薄膜トランジスタ4010、4011のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
【0277】
接続端子電極4015は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。
【0278】
また図26においては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【0279】
図27は液晶表示装置の断面構造の一例であり、素子基板2600と対向基板2601がシール材2602により固着され、その間にTFT等を含む素子層2603、液晶層2604が設けられる。
【0280】
カラー表示を行う場合、バックライト部に複数種の発光色を射出する発光ダイオードを配置する。RGB方式の場合は、赤の発光ダイオード2910R、緑の発光ダイオード2910G、青の発光ダイオード2910Bを液晶表示装置の表示エリアを複数に分割した分割領域にそれぞれ配置する。
【0281】
対向基板2601の外側には偏光板2606が設けられ、素子基板2600の外側には偏光板2607、及び光学シート2613が配設されている。光源は赤の発光ダイオード2910R、緑の発光ダイオード2910G、青の発光ダイオード2910Bと反射板2611により構成され、回路基板2612に設けられたLED制御回路2912は、フレキシブル配線基板2609により素子基板2600の配線回路部2608と接続され、さらにコントロール回路や電源回路などの外部回路が組みこまれている。
【0282】
本実施の形態は、このLED制御回路2912によって個別にLEDを発光させることによって、フィールドシーケンシャル方式の液晶表示装置とする例を示したが特に限定されず、バックライトの光源として冷陰極管または白色LEDを用い、カラーフィルタを設けてもよい。
【0283】
また、本実施の形態では、IPSモードで用いる電極構成の例を示したが特に限定されず、TN(Twisted Nematic)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モードなどを用いることができる。
【0284】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0285】
(実施の形態11)
本実施の形態では、半導体装置として電子ペーパーの一例を示す。
【0286】
図28(A)は、アクティブマトリクス型の電子ペーパーを示す断面図である。半導体装置に用いられる表示部に配置される薄膜トランジスタ581としては、実施の形態2で示すSiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いる薄膜トランジスタと同様に作製できる。
【0287】
図28(A)の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
【0288】
基板580と基板596との間に封止される薄膜トランジスタ581はボトムゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン電極層によって第1の電極層587と、絶縁層583、584、585に形成する開口で接しており電気的に接続している。第1の電極層587と第2の電極層588との間には黒色領域590a及び白色領域590bを有し、周りに液体で満たされているキャビティ594を含む球形粒子589が設けられており、球形粒子589の周囲は樹脂等の充填材595で充填されている(図28(A)参照。)。
【0289】
本実施の形態においては、第1の電極層587が画素電極に相当し、第2の電極層588が共通電極に相当する。第2の電極層588は、薄膜トランジスタ581と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部において、一対の基板間に配置される導電性粒子を介して第2の電極層588と共通電位線とを電気的に接続することができる。
【0290】
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜200μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けられるマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具備する半導体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
【0291】
実施の形態2に示す工程により、SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いる薄膜トランジスタを作製することで、半導体装置として製造コストが低減された電子ペーパーを作製することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍(電子ブック)、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図28(B)に示す。
【0292】
図28(B)は、電子書籍2700の一例を示している。例えば、電子書籍2700は、筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【0293】
筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み込まれている。表示部2705および表示部2707は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部(図28(B)では表示部2705)に文章を表示し、左側の表示部(図28(B)では表示部2707)に画像を表示することができる。
【0294】
また、図28(B)では、筐体2701に操作部などを備えた例を示している。例えば、筐体2701において、電源2721、操作キー2723、スピーカ2725などを備えている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよびUSBケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成としてもよい。
【0295】
また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【0296】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0297】
(実施の形態12)
SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いた薄膜トランジスタを含む半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【0298】
図29(A)は、テレビジョン装置9601の一例を示している。テレビジョン装置9601は、筐体に表示部9603が組み込まれている。表示部9603により、映像を表示することが可能である。また、ここでは、壁9600に固定して筐体の裏側を支持した構成を示している。
【0299】
テレビジョン装置9601の操作は、筐体が備える操作スイッチや、別体のリモコン操作機9610により行うことができる。リモコン操作機9610が備える操作キー9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示される映像を操作することができる。また、リモコン操作機9610に、当該リモコン操作機9610から出力する情報を表示する表示部9607を設ける構成としてもよい。
【0300】
なお、テレビジョン装置9601は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
【0301】
図29(B)は携帯型遊技機であり、筐体9881と筐体9891の2つの筐体で構成されており、連結部9893により、開閉可能に連結されている。筐体9881には表示部9882が組み込まれ、筐体9891には表示部9883が組み込まれている。また、図29(B)に示す携帯型遊技機は、その他、スピーカ部9884、記録媒体挿入部9886、LEDランプ9890、入力手段(操作キー9885、接続端子9887、センサ9888(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの)、マイクロフォン9889)等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図29(B)に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図29(B)に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
【0302】
図30(A)は、携帯電話機1000の一例を示している。携帯電話機1000は、筐体1001に組み込まれた表示部1002の他、操作ボタン1003、外部接続ポート1004、スピーカ1005、マイク1006などを備えている。
【0303】
図30(A)に示す携帯電話機1000は、表示部1002を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部1002を指などで触れることにより行うことができる。
【0304】
表示部1002の画面は主として3つのモードがある。第1は、画像の表示を主とする表示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示モードと入力モードの2つのモードが混合した表示+入力モードである。
【0305】
例えば、電話を掛ける、或いはメールを作成する場合は、表示部1002を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部1002の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
【0306】
また、携帯電話機1000内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機1000の向き(縦か横か)を判断して、表示部1002の画面表示を自動的に切り替えるようにすることができる。
【0307】
また、画面モードの切り替えは、表示部1002を触れること、又は筐体1001の操作ボタン1003の操作により行われる。また、表示部1002に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【0308】
また、入力モードにおいて、表示部1002の光センサで検出される信号を検知し、表示部1002のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【0309】
表示部1002は、イメージセンサとして機能させることもできる。例えば、表示部1002に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【0310】
図30(B)も携帯電話機の一例である。図30(B)の携帯電話機は、筐体9411に、表示部9412、及び操作ボタン9413を含む表示装置9410と、筐体9401に操作ボタン9402、外部入力端子9403、マイク9404、スピーカ9405、及び着信時に発光する発光部9406を含む通信装置9400とを有しており、表示機能を有する表示装置9410は電話機能を有する通信装置9400と矢印の2方向に脱着可能である。よって、表示装置9410と通信装置9400の短軸同士を取り付けることも、表示装置9410と通信装置9400の長軸同士を取り付けることもできる。また、表示機能のみを必要とする場合、通信装置9400より表示装置9410を取り外し、表示装置9410を単独で用いることもできる。通信装置9400と表示装置9410とは無線通信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッテリーを有する。
【0311】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【0312】
100:基板
101:ゲート電極層
102:ゲート絶縁層
103:SiOxを含む酸化物半導体層
104a、104b:ソース領域又はドレイン領域
105a、105b:ソース電極層及びドレイン電極層
106:保護絶縁層
160:薄膜トランジスタ
170:薄膜トランジスタ
【技術分野】
【0001】
薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【0002】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【0003】
金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。
【0004】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物は化合物半導体の一種である。化合物半導体とは、2種以上の原子が結合してできる半導体である。一般的に、金属酸化物は絶縁体となる。しかし、金属酸化物を構成する元素の組み合わせによっては、半導体となることが知られている。
【0005】
例えば、金属酸化物の中で、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などは半導体特性を示すことが知られている。このような金属酸化物で構成される透明半導体層をチャネル形成領域とする薄膜トランジスタが開示されている(特許文献1乃至4、非特許文献1)。
【0006】
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するInGaO3(ZnO)m(m:自然数)は公知の材料である(非特許文献2乃至4)。
【0007】
そして、上記のようなIn−Ga−Zn系酸化物を薄膜トランジスタのチャネル層として適用可能であることが確認されている(特許文献5、非特許文献5及び6)。
【0008】
また、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、In−Ga−Zn−O系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチング素子などに用いる技術が特許文献6及び特許文献7で開示されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開昭60−198861号公報
【特許文献2】特開平8−264794号公報
【特許文献3】特表平11−505377号公報
【特許文献4】特開2000−150900号公報
【特許文献5】特開2004−103957号公報
【特許文献6】特開2007−123861号公報
【特許文献7】特開2007−096055号公報
【非特許文献】
【0010】
【非特許文献1】M. W. Prins, K. O. Grosse−Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf、「A ferroelectric transparent thin−film transistor」、 Appl. Phys. Lett.、17 June 1996、 Vol.68 p.3650−3652
【非特許文献2】M. Nakamura, N. Kimizuka, and T. Mohri、「The Phase Relations in the In2O3−Ga2ZnO4−ZnO System at 1350℃」、J. Solid State Chem.、1991、Vol.93, p.298−315
【非特許文献3】N. Kimizuka, M. Isobe, and M. Nakamura、「Syntheses and Single−Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3,4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7,8,9, and 16) in the In2O3−ZnGa2O4−ZnO System」、 J. Solid State Chem.、1995、Vol.116, p.170−178
【非特許文献4】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、InFeO3(ZnO)m(m:自然数)とその同型化合物の合成および結晶構造」、固体物理、1993年、Vol.28、No.5、p.317−327
【非特許文献5】K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono、「Thin−film transistor fabricated in single−crystalline transparent oxide semiconductor」、SCIENCE、2003、Vol.300、p.1269−1272
【非特許文献6】K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono、「Room−temperature fabrication of transparent flexible thin−film transistors using amorphous oxide semiconductors」、NATURE、2004、Vol.432 p.488−492
【発明の概要】
【発明が解決しようとする課題】
【0011】
本発明の一態様は、酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を提供することを課題の一つとする。
【課題を解決するための手段】
【0012】
非晶質の酸化物半導体層を実現するため、酸化シリコン若しくは酸窒化シリコンを含む酸化物半導体層を用いた薄膜トランジスタとする。代表的にはSiO2を0.1重量%以上20重量%以下、好ましくは1重量%以上6重量%以下含む酸化物半導体ターゲットを用いて成膜を行い、酸化物半導体層に結晶化を阻害するSiOx(X>0)を含ませることで、薄膜トランジスタのゲート電圧が0Vにできるだけ近い正のしきい値電圧でチャネルが形成される薄膜トランジスタを実現する。
【0013】
SiOxを含む酸化物半導体層は、In−Ga−Zn−O系酸化物半導体、In−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、In−Sn−O系酸化物半導体、Ga−Zn−O系酸化物半導体、またはZn−O系酸化物半導体を用いる。
【0014】
また、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層とのコンタクト抵抗を低減するため、ソース電極層及びドレイン電極層と上記SiOxを含む酸化物半導体層との間にソース領域またはドレイン領域を形成する。
【0015】
ソース領域またはドレイン領域は、SiOxを含まない酸化物半導体層、例えばIn−Ga−Zn−O系酸化物半導体、In−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、In−Sn−O系酸化物半導体、Ga−Zn−O系酸化物半導体、またはZn−O系酸化物半導体を用いる。また、ソース領域またはドレイン領域は、窒素を含ませたIn−Ga−Zn−O系非単結晶膜、即ちIn−Ga−Zn−O−N系非単結晶膜(IGZON膜とも呼ぶ)を用いてもよい。このIn−Ga−Zn−O−N系非単結晶膜は、窒素ガスを含む雰囲気中でインジウム、ガリウム、及び亜鉛を含む酸化物を成分とするターゲットを用いて成膜して得たインジウム、ガリウム、及び亜鉛を含む酸窒化物膜を加熱処理することで得られる。また、ソース領域またはドレイン領域は、窒素を含ませたGa−Zn−O系非単結晶膜、即ちGa−Zn−O−N系非単結晶膜(GZON膜とも呼ぶ)や、窒素を含ませたZn−O系非単結晶膜、即ちZn−O−N系非単結晶膜や、窒素を含ませたSn−Zn−O系非単結晶膜、即ちSn−Zn−O−N系非単結晶膜を用いてもよい。
【0016】
ソース電極層又はドレイン電極層は、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。
【0017】
本明細書で開示する本発明の一態様は、絶縁表面上にゲート電極と、SiOxを含む酸化物半導体層と、ゲート電極と酸化物半導体層の間に絶縁層と、SiOxを含む酸化物半導体層とソース電極層またはドレイン電極層との間にソース領域またはドレイン領域とを有し、ソース領域またはドレイン領域は、酸化物半導体材料または酸窒化物材料である半導体装置である。
【0018】
なお、SiOxを含む酸化物半導体層は、SiO2を0.1重量%以上20重量%以下含む酸化物半導体ターゲットを用いたスパッタ法で形成される。
【0019】
また、上記構造を実現するための本発明の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極上に絶縁層を形成し、絶縁層上にSiO2を0.1重量%以上20重量%以下含む第1の酸化物半導体ターゲットを用いたスパッタ法でSiOxを含む酸化物半導体層を成膜し、SiOxを含む酸化物半導体層上に窒素を含む雰囲気下で第2の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成する半導体装置の作製方法である。
【0020】
また、上記作製方法において、酸窒化物層の形成後、さらにゲート電極と重なる酸窒化物層の一部を除去して、SiOxを含む酸化物半導体層の一部を露呈させてチャネルエッチ型の薄膜トランジスタを作製する。
【0021】
また、チャネルエッチ型の薄膜トランジスタに限定されず、ボトムゲート型の薄膜トランジスタ、ボトムコンタクト型の薄膜トランジスタ、またはトップゲート型の薄膜トランジスタを作製することができる。
【0022】
本発明の一態様は、トップゲート型の薄膜トランジスタの作製方法であり、絶縁表面上にSiO2を0.1重量%以上20重量%以下含む第1の酸化物半導体ターゲットを用いたスパッタ法で成膜した後、SiOxを含む酸化物半導体層上に窒素を含む雰囲気下で第2の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成し、酸窒化物層を覆う絶縁層を形成し、絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法である。
【0023】
上記各作製方法において、酸窒化物層は、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層とのコンタクト抵抗を低減するため、ソース電極層及びドレイン電極層と上記SiOxを含む酸化物半導体層との間に設けられるソース領域またはドレイン領域である。
【発明の効果】
【0024】
SiOxを含む酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を実現する。
【図面の簡単な説明】
【0025】
【図1】本発明の一態様を示す断面図及び上面図である。
【図2】本発明の一態様を示す断面図及び上面図である。
【図3】本発明の一態様を示す断面図である。
【図4】本発明の一態様を示す上面図である。
【図5】本発明の一態様を示す断面図及び上面図である。
【図6】本発明の一態様を示す上面図である。
【図7】InGaZnO4の単結晶構造を示すモデル図である。
【図8】Si置換モデルを示す図である。
【図9】単結晶モデルの最終構造を示す図である。
【図10】Si置換モデルの最終構造を示す図である。
【図11】各モデルの動径分布関数g(r)を示すグラフである。
【図12】本発明の一態様を示す工程断面図である。
【図13】本発明の一態様を示す断面図及び上面図である。
【図14】本発明の一態様を示す断面図及び上面図である。
【図15】本発明の一態様を示す断面図及び上面図である。
【図16】本発明の一態様を示す断面図及び上面図である。
【図17】本発明の一態様を示す半導体装置のブロック図である。
【図18】本発明の一態様を示す信号線駆動回路の構成を説明する図。
【図19】本発明の一態様を示す信号線駆動回路の動作を説明するタイミングチャートである。
【図20】本発明の一態様を示す信号線駆動回路の動作を説明するタイミングチャートである。
【図21】本発明の一態様を示すシフトレジスタの構成の一例を説明する図である。
【図22】図21に示すフリップフロップの接続構成を説明する図である。
【図23】本発明の一態様を示す半導体装置の画素等価回路を説明する図である。
【図24】本発明の一態様を示す半導体装置を説明する断面図である。
【図25】本発明の一態様を示す半導体装置を説明する上面図及び断面図である。
【図26】本発明の一態様を示す半導体装置を説明する上面図及び断面図である。
【図27】本発明の一態様を示す半導体装置を説明する断面図である。
【図28】本発明の一態様を示す半導体装置を説明する断面図及び電子機器の外観図である。
【図29】本発明の一態様を示す電子機器を示す図である。
【図30】本発明の一態様を示す電子機器を示す図である。
【発明を実施するための形態】
【0026】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0027】
(実施の形態1)
本実施の形態では、SiOxを含む酸化物半導体層を用いた薄膜トランジスタの一例について図1(A)及び図1(B)に説明する。
【0028】
図1(A)に示す薄膜トランジスタ160は、ボトムゲート型の一種であり、チャネルエッチ型と呼ばれる構造の断面図の一例である。また、図1(B)は薄膜トランジスタの上面図の一例であり、図中B1―B2の鎖線で切断した断面図が図1(A)に相当する。
【0029】
図1(A)に示す薄膜トランジスタ160には、基板100上にゲート電極層101が設けられ、ゲート電極層101上にゲート絶縁層102が設けられ、ゲート絶縁層102上にゲート電極層101と重なるSiOxを含む酸化物半導体層103が設けられている。また、SiOxを含む酸化物半導体層103の一部と重なるソース電極層又はドレイン電極層105a、105bが設けられ、SiOxを含む酸化物半導体層103の一部とソース電極層又はドレイン電極層105a、105bの間にソース領域又はドレイン領域104a、104bを有する。また、SiOxを含む酸化物半導体層103及びソース電極層及びドレイン電極層105a、105bを接して覆う保護絶縁層106を有する。
【0030】
ゲート電極層101は、アルミニウム、銅、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウムなどの金属材料、またはこれらの金属材料を主成分とする合金材料、またはこれらの金属材料を成分とする窒化物を用いて、単層又は積層で形成することができる。アルミニウムや銅などの低抵抗導電性材料で形成するのが望ましいが、耐熱性が低い、または腐食しやすいという問題点があるので耐熱性導電性材料と組み合わせて用いるのが好ましい。耐熱性導電性材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いる。
【0031】
例えば、ゲート電極層101の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。3層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した構造とすることが好ましい。
【0032】
ゲート絶縁層102は、プラズマCVD法またはスパッタ法を用いて形成する。ゲート絶縁層102は、CVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層して形成することができる。また、ゲート絶縁層102として、有機シランガスを用いたCVD法により酸化シリコン層を形成することも可能である。
【0033】
SiOxを含む酸化物半導体層103は、In−Ga−Zn−O系非単結晶膜、In−Sn−Zn−O系、Ga−Sn−Zn−O系、In−Zn−O系、Sn−Zn−O系、In−Sn−O系、Ga−Zn−O系、またはZn−O系の酸化物半導体を用いる。
【0034】
本実施の形態では、SiOxを含む酸化物半導体層103として、SiO2を5重量%含む酸化物半導体ターゲット(SnO2:ZnO=1:1)を用いるスパッタ法により成膜する。この場合、SiOxを含む酸化物半導体層103は、Snを0.01重量%以上60重量%以下、好ましくは3重量%以上50重量%以下含む膜となる。
【0035】
また、ソース領域またはドレイン領域104a、104bは、SiOxを含まない酸化物半導体層、例えばIn−Ga−Zn−O系酸化物半導体、In−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、In−Sn−O系酸化物半導体、Ga−Zn−O系酸化物半導体、またはZn−O系酸化物半導体を用いる。また、ソース領域またはドレイン領域104a、104bは、窒素を含ませたIn−Ga−Zn−O系非単結晶膜、即ちIn−Ga−Zn−O−N系非単結晶膜(IGZON膜とも呼ぶ)を用いてもよい。また、ソース領域またはドレイン領域104a、104bは、窒素を含ませたGa−Zn−O系非単結晶膜、即ちGa−Zn−O−N系非単結晶膜(GZON膜とも呼ぶ)や、窒素を含ませたZn−O−N系非単結晶膜や、窒素を含ませたSn−Zn−O−N系非単結晶膜を用いてもよい。
【0036】
本実施の形態では、ソース領域またはドレイン領域104a、104bとして、窒素ガスを含む雰囲気中でスパッタ法によりIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲット(In2O3:Ga2O3:ZnO=1:1:1)を用いて得たインジウム、ガリウム、及び亜鉛を含む酸窒化物膜の成膜後に加熱処理することで得られる酸窒化物材料を用いる。
【0037】
ソース領域またはドレイン領域104a、104bは、Siを含まない点でSiOxを含む酸化物半導体層103と大きく異なっている。また、ソース領域またはドレイン領域104a、104bは、成膜後に加熱処理を行った場合または成膜直後に結晶粒を含む場合もある。一方、SiOxを含む酸化物半導体層103は、SiOxを含ませることにより膜の結晶化温度が高くなるため、例えばソース領域またはドレイン領域104a、104bの一部が結晶化する温度で加熱処理を行っても、SiOxを含む酸化物半導体層103は非晶質状態を維持することができる。
【0038】
ソース電極層又はドレイン電極層105a、105bの材料としては、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。
【0039】
ソース領域またはドレイン領域104a、104bを設けることにより、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層105a、105bとのコンタクト抵抗を低減する。従って、ソース領域またはドレイン領域104a、104bを設けることにより、電気特性の優れた薄膜トランジスタ160を実現する。
【0040】
また、保護絶縁層106は、スパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜などの単層またはこれらの積層を用いることができる。
【0041】
(実施の形態2)
本実施の形態では、ゲート電極の幅が実施の形態1とは異なる薄膜トランジスタの一例について図2(A)及び図2(B)に説明する。
【0042】
図2(A)に示す薄膜トランジスタ170は、ボトムゲート型の一種であり、チャネルエッチ型と呼ばれる構造の断面図の一例である。また、図2(B)は薄膜トランジスタの上面図の一例であり、図中C1―C2の鎖線で切断した断面図が図2(A)に相当する。
【0043】
図2(A)に示す薄膜トランジスタ170には、基板100上にゲート電極層101が設けられ、ゲート電極層101上にゲート絶縁層102が設けられ、ゲート絶縁層102上に酸化物半導体層が設けられ、酸化物半導体層上にソース電極層又はドレイン電極層105a、105bが設けられている。また、酸化物半導体層の積層及びソース電極層及びドレイン電極層105a、105b覆う保護絶縁層106を有する。
【0044】
本実施の形態では、ゲート絶縁層102上にSiOxを含む酸化物半導体層103(第1の酸化物半導体層とも呼ぶ)と、その上に第2の酸化物半導体層(または酸窒化物層)とが積層される。ただし、SiOxを含む酸化物半導体層103においてチャネルとして機能する領域上にはエッチングにより除去されるため第2の酸化物半導体層は形成されない。なお、第2の酸化物半導体層(または酸窒化物層)は、バッファ層、n+層、ソース領域またはドレイン領域として機能する。図2(A)ではソース領域またはドレイン領域104a、104bとして図示する。
【0045】
また、本実施の形態において、SiOxを含む酸化物半導体層103は、SiO2を0.1重量%以上20重量%以下、好ましくは1重量%以上6重量%以下の割合で含ませたIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲットを用いて成膜する。酸化物半導体にSiOxを含ませることにより、成膜される酸化物半導体をアモルファス化することが容易となる。また、酸化物半導体膜を熱処理した場合に、結晶化してしまうのを抑制することができる。
【0046】
In(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体、所謂IGZOにSiO2を含ませるとどのような構造変化が起こるか、古典分子動力学シミュレーションにより調べた。古典分子動力学法では、原子間相互作用を特徴づける経験的ポテンシャルを定義することで、各原子に働く力を評価し、ニュートンの運動方程式を数値的に解くことにより、各原子の運動(時間発展)を決定論的に追跡できる。
【0047】
以下に計算モデルと計算条件を述べる。なお、本計算においては、Born−Mayer−Hugginsポテンシャルを用いた。
【0048】
1680原子のInGaZnO4の単結晶構造(図7参照)と、1680原子のInGaZnO4のIn、Ga、Znのそれぞれ20原子ずつをSi原子で置換した構造(図8参照)を作製した。Si置換モデルにおいて、Siは3.57atom%(2.34重量%)である。また、単結晶モデルの密度は6.36g/cm3、Si置換モデルの密度は6.08g/cm3である。
【0049】
InGaZnO4の単結晶の融点(古典分子動力学シミュレーションによる見積もりでは約2000℃)以下である1727℃において、圧力一定(1atm)で、150psec間(時間刻み幅0.2fsec×75万ステップ)の古典分子動力学シミュレーションにより、構造緩和を行った。これら2つの構造に対して動径分布関数g(r)を求めた。なお、動径分布関数g(r)とは、ある原子から距離r離れた位置において、他の原子が存在する確率密度を表す関数である。原子同士の相関が無くなっていくと、g(r)は1に近づく。
【0050】
上記の2つの計算モデルを、150psec間の古典分子動力学シミュレーションを行うことにより得られた最終構造をそれぞれ図9、図10に示す。また、それぞれの構造における動径分布関数g(r)を図11に示す。
【0051】
図9に示す単結晶モデルは安定で、最終構造においても結晶構造を保っているが、図10に示すSi置換モデルは不安定で、時間経過とともに結晶構造が崩れていき、アモルファス構造へと変化することが確認できる。図11において、各構造モデルの動径分布関数g(r)を比較すると、単結晶モデルでは、長距離でもピークがあり、長距離秩序があることがわかる。一方、Si置換モデルでは、0.6nm程度でピークが消え、長距離秩序がないことがわかる。
【0052】
これらの計算結果により、SiO2を含有させた場合、IGZO薄膜は、結晶構造より、アモルファス構造のほうが安定であり、IGZO薄膜にSiO2を含有することにより、IGZOのアモルファス化が起こりやすくなることが示唆された。実際にスパッタ法で得られるSiO2を含有させたIGZO薄膜は、成膜直後において非晶質半導体膜であるため、これらの計算結果から、SiO2を含有させることによって高温加熱を行っても結晶化を阻害し、非晶質(アモルファス)構造を維持することができると導き出される。
【0053】
また、SiOxを含む酸化物半導体層103は、In−Ga−Zn−O系非単結晶膜の他にも、In−Sn−Zn−O系、Ga−Sn−Zn−O系、In−Zn−O系、Sn−Zn−O系、In−Sn−O系、Ga−Zn−O系、またはZn−O系の酸化物半導体を用いることができる。
【0054】
また、ソース領域またはドレイン領域104a、104bは、SiOxを含まない酸化物半導体層、例えばIn−Ga−Zn−O系酸化物半導体、In−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、In−Sn−O系酸化物半導体、Ga−Zn−O系酸化物半導体、またはZn−O系酸化物半導体を用いる。また、ソース領域またはドレイン領域104a、104bとしては、In−Ga−Zn−O−N系非単結晶膜、Ga−Zn−O−N系非単結晶膜、Zn−O−N系非単結晶膜や、Sn−Zn−O−N系非単結晶膜を用いてもよい。
【0055】
本実施の形態では、ソース領域またはドレイン領域104a、104bとして、窒素ガスを含む雰囲気中でスパッタ法によりSn(錫)、及びZn(亜鉛)を含む酸化物半導体ターゲット(SnO2:ZnO=1:1)を用いて得たSn−Zn−O−N系非単結晶膜の成膜後に加熱処理することで得られる酸窒化物材料を用いる。
【0056】
また、上述した薄膜トランジスタ170を画素部のスイッチング素子として表示装置を作製する例を以下に説明する。
【0057】
まず、絶縁表面を有する基板100上にゲート電極層101を設ける。絶縁表面を有する基板100はガラス基板を用いる。ゲート電極層101の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。なお、ゲート電極層101の形成の際、画素部の容量配線108、及び端子部の第1の端子121も形成する。
【0058】
例えば、ゲート電極層101の2層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。また、Caを含む銅層上にバリア層となるCaを含む酸化銅層の積層や、Mgを含む銅層上にバリア層となるMgを含む酸化銅層の積層もある。また、3層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。
【0059】
次いで、ゲート電極層101上を覆うゲート絶縁層102を形成する。ゲート絶縁層102はスパッタ法、PCVD法などを用い、膜厚を50〜400nmとする。
【0060】
例えば、ゲート絶縁層102としてスパッタ法により酸化シリコン膜を用い、100nmの厚さで形成する。勿論、ゲート絶縁層102はこのような酸化シリコン膜に限定されるものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。積層する場合、例えば、PCVD法により窒化シリコン膜を形成し、その上にスパッタ法で酸化シリコン膜を成膜すればよい。また、ゲート絶縁層102として酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、ガラス基板からの不純物、例えばナトリウムなどが拡散し、後にゲート絶縁層102の上方に形成する酸化物半導体に侵入することをブロックすることができる。
【0061】
次に、ゲート絶縁層102上にSiOxを含む酸化物半導体膜を形成する。SiO2を2重量%の割合で含ませたIn(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含む酸化物半導体ターゲットを用いて成膜を行う。酸化物半導体にSiOxを含ませることにより、成膜される酸化物半導体をアモルファス化することが容易となる。また、SiOxを含ませることにより、酸化物半導体膜の成膜後のプロセスにおいて熱処理した場合に、酸化物半導体膜の結晶化を防止することができる。
【0062】
次いで、SiOxを含む酸化物半導体膜上に、SiOxを含まない酸窒化物膜をスパッタ法で成膜する。窒素ガスを含む雰囲気中でスパッタ法によりSn(錫)、及びZn(亜鉛)を含む酸化物半導体ターゲット(SnO2:ZnO=1:1)を用いて得たSn−Zn−O−N系非単結晶膜を成膜する。
【0063】
スパッタ法にはスパッタ用電源に高周波電源を用いるRFスパッタ法と、DCスパッタ法があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。
【0064】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
【0065】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタ法を用いるスパッタ装置がある。
【0066】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
【0067】
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、Sn−Zn−O−N系非単結晶膜を選択的にエッチングし、さらに同じマスクを用いてSiOxを含むIn−Ga−Zn−O系非単結晶膜を選択的にエッチングする。エッチング後にレジストマスクは除去する。
【0068】
次いで、フォトリソグラフィー工程を行い、新たにレジストマスクを形成し、エッチングにより不要な部分(ゲート絶縁層の一部)を除去してゲート電極層と同じ材料の配線や電極層に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層と直接接する薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合にコンタクトホールを形成する。なお、ここではフォトリソグラフィー工程を行って、後に形成する導電膜と直接接続するためのコンタクトホールを形成する例を示したが、特に限定されず、後で画素電極との接続のためのコンタクトホールと同じ工程でゲート電極層に達するコンタクトホールを形成し、画素電極と同じ材料で電気的な接続を行ってもよい。画素電極と同じ材料で電気的な接続を行う場合にはマスク数を1枚削減することができる。
【0069】
次に、Sn−Zn−O−N系非単結晶膜上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成する。
【0070】
導電膜の材料としては、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、後の工程で200℃〜600℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。Al単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。Alと組み合わせる耐熱性導電性材料としては、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、Nd(ネオジム)、Sc(スカンジウム)から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
【0071】
本実施の形態では、導電膜としてチタン膜の単層構造とする。また、導電膜は、2層構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜としてTi膜と、そのTi膜上に重ねてNdを含むアルミニウム(Al−Nd)膜を積層し、さらにその上にTi膜を成膜する3層構造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単層構造としてもよい。
【0072】
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素部にソース電極層又はドレイン電極層105a、105b、ソース領域又はドレイン領域104a、104bを形成し、駆動回路部にソース電極層又はドレイン電極層、ソース領域又はドレイン領域をそれぞれ形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。例えば導電膜としてアルミニウム膜、又はアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチングを行うことができる。ここでは、ウェットエッチングにより、Ti膜である導電膜をエッチングしてソース電極層又はドレイン電極層を形成し、Sn−Zn−O−N系非単結晶膜をエッチングしてソース領域又はドレイン領域104a、104bを形成する。このエッチング工程において、SiOxを含む酸化物半導体膜の露出領域も一部エッチングされ、SiOxを含む酸化物半導体層103となる。
【0073】
また、このフォトリソグラフィー工程において、ソース電極層又はドレイン電極層105a、105bと同じ材料である第2の端子122を端子部に残す。なお、第2の端子122はソース配線(ソース電極層又はドレイン電極層105a、105bを含むソース配線)と電気的に接続されている。
【0074】
以上の工程で画素部には、SiOxを含む酸化物半導体層103をチャネル形成領域とする薄膜トランジスタ170が作製できる。
【0075】
また、端子部において、接続電極120は、ゲート絶縁膜に形成されたコンタクトホールを介して端子部の第1の端子121と直接接続される。なお、本実施の形態では図示しないが、上述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレイン配線とゲート電極が直接接続される。
【0076】
次いで、200℃〜600℃、代表的には300℃〜500℃の熱処理(光アニールも含む)を行う。ここでは炉に入れ、窒素雰囲気下で350℃、1時間の熱処理を行う。この熱処理によりSiOxを含むIn−Ga−Zn−O系非単結晶膜の原子レベルの再配列が行われる。また、SiOxを含む酸化物半導体層103はSiOxを含んでいるため、この熱処理での結晶化を妨げることができ、非晶質構造を保つことができる。なお、熱処理を行うタイミングは、Sn−Zn−O−N系非単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
【0077】
次いで、レジストマスクを除去し、薄膜トランジスタ170を覆う保護絶縁層106を形成する。
【0078】
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁層106のエッチングによりソース電極層又はドレイン電極層105bに達するコンタクトホールを形成する。また、ここでのエッチングにより第2の端子122に達するコンタクトホール、接続電極120に達するコンタクトホールも形成する。
【0079】
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料としては、酸化インジウム(In2O3)やインジウム錫酸化物(In2O3―SnO2、ITOと略記する)などをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にITOのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金(In2O3−ZnO)を用いても良い。
【0080】
次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層110を形成する。また、このフォトリソグラフィー工程において、容量部におけるゲート絶縁層102及び保護絶縁層106を誘電体として、容量配線108と画素電極層110とで保持容量が形成される。また、このフォトリソグラフィー工程において、第1の端子及び第2の端子をレジストマスクで覆い端子部に形成された透明導電膜128、129を残す。透明導電膜128、129はFPCとの接続に用いられる電極または配線となる。第1の端子121と直接接続された接続電極120上に形成された透明導電膜128は、ゲート配線の入力端子として機能する接続用の端子電極となる。第2の端子122上に形成された透明導電膜129は、ソース配線の入力端子として機能する接続用の端子電極である。
【0081】
なお、本実施の形態では、ゲート絶縁層102及び保護絶縁層106を誘電体として、容量配線108と画素電極層110とで保持容量を形成する例を示したが、特に限定されず、ソース電極またはドレイン電極と同じ材料で構成される電極を容量配線上方に設け、その電極と、容量配線と、それらの間にゲート絶縁層102を誘電体として構成する保持容量を形成し、その電極と画素電極層とを電気的に接続する構成としてもよい。
【0082】
次いで、レジストマスクを除去し、この段階での断面図を図3に示す。なお、この段階での画素部における薄膜トランジスタ170の上面図が図4に相当する。
【0083】
また、図4中のA1−A2線に沿った断面図及び図4中のB1−B2線に沿った断面図に相当する断面図が図3に相当する。図3は、画素部における薄膜トランジスタ170の断面構造と、画素部における容量部の断面構造と、端子部の断面構造を示している。
【0084】
また、図5(A)、及び図5(B)は、ソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図5(A)は図5(B)中のD1−D2線に沿った断面図に相当する。図5(A)において、保護絶縁層106上に形成される透明導電膜155は、入力端子として機能する接続用の端子電極である。また、図5(A)において、端子部では、ゲート配線と同じ材料で形成される電極156が、ソース配線と電気的に接続される第2の端子150の下方にゲート絶縁層152を介して重なる。電極156は第2の端子150とは電気的に接続しておらず、電極156を第2の端子150と異なる電位、例えばフローティング、GND、0Vなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第2の端子150は、保護絶縁層106を介して透明導電膜155と電気的に接続している。
【0085】
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第1の端子、ソース配線と同電位の第2の端子、容量配線と同電位の第3の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【0086】
こうして、SiOxを含む酸化物半導体層を有する薄膜トランジスタ170と保持容量を有する画素部、及び端子部を完成させることができる。また、同一基板上に駆動回路も形成することもできる。
【0087】
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する端子を端子部に設ける。この端子は、共通電極を固定電位、例えばGND、0Vなどに設定するための端子である。
【0088】
また、本実施の形態は、図4の画素構成に限定されず、図4とは異なる上面図の例を図6に示す。図6では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線と接続する第3の端子は省略することができる。なお、図6において、図4と同じ部分には同じ符号を用いて説明する。
【0089】
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【0090】
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を1フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
【0091】
また、垂直同期周波数を通常の1.5倍、好ましくは2倍以上にすることで動画特性を改善する、所謂、倍速駆動と呼ばれる駆動技術もある。
【0092】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のLED(発光ダイオード)光源または複数のEL光源などを用いて面光源を構成し、面光源を構成している各光源を独立して1フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。独立して複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLEDの発光タイミングを同期させることもできる。この駆動技術は、LEDを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
【0093】
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
【0094】
また、本実施の形態により、電気特性が高く信頼性のよい表示装置を低コストで提供することができる。
【0095】
また、本実施の形態は実施の形態1と自由に組み合わせることができる。
【0096】
(実施の形態3)
本実施の形態では、マスク数を低減するため、多階調マスクを用いた露光を行う例を示す。
【0097】
また、酸化物半導体層の組成として、生産量が限られている希少金属のインジウムを用いない例を示す。加えて、希少金属の一種であるガリウムも酸化物半導体層の組成元素として用いない例を示す。
【0098】
なお、多階調マスクとは、露光部分、中間露光部分、及び未露光部分に3つの露光レベルを行うことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の露光及び現像工程により、複数(代表的には二種類)の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、露光マスクの枚数を削減することが可能である。
【0099】
多階調マスクの代表例としては、グレートーンマスクやハーフトーンマスクがある。
【0100】
グレートーンマスクは、透光性基板及びその上に形成される遮光部並びに回折格子で構成される。遮光部においては、光の透過率が0%である。一方、回折格子はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
【0101】
ハーフトーンマスクは、透光性基板及びその上に形成される半透過部並びに遮光部で構成される。半透過部は、MoSiN、MoSi、MoSiO、MoSiON、CrSiなどを用いることができる。遮光部は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。ハーフトーンマスクに露光光を照射した場合、遮光部においては、光透過率は0%であり、遮光部及び半透過部が設けられていない領域では光透過率は100%である。また、半透過部においては、10〜70%の範囲で調整可能である。半透過部に於ける光の透過率の調整は、半透過部の材料により調整により可能である。
【0102】
図12(A)乃至図12(E)は薄膜トランジスタ360の作製工程を示す断面図に相当する。
【0103】
図12(A)において、絶縁膜357が設けられた基板350上にゲート電極層351を設ける。本実施の形態では、絶縁膜357として酸化珪素膜(膜厚100nm)を用いる。ゲート電極層351上にゲート絶縁層352、SiOxを含む酸化物半導体膜380、酸窒化物膜381及び導電膜383を順に積層する。本実施の形態では、SiOxを含む酸化物半導体膜380として、インジウム、及びガリウムを含まない酸化物半導体、代表的には、Sn−Zn−O系、Zn−O系の酸化物半導体を用いる。本実施の形態では、SiOxを含む酸化物半導体膜380としてスパッタ法を用いたSn−Zn−O系の酸化物半導体を用いる。また、酸窒化物膜381としてSiOxを含まないSn−Zn−O−N系の酸窒化物材料を用いる。
【0104】
次いで、ゲート絶縁層352、SiOxを含む酸化物半導体膜380、酸窒化物膜381、導電膜383上にマスク384を形成する。
【0105】
本実施の形態では、マスク384を形成するために多階調(高階調)マスクを用いた露光を行う例を示す。
【0106】
透過した光が複数の強度となる多階調マスクを用いて露光した後、現像することで、図12(B)に示すように膜厚の異なる領域を有するマスク384を形成することができる。多階調マスクを用いることで、露光マスクの枚数を削減することが可能である。
【0107】
次に、マスク384を用いて第1のエッチング工程を行い、SiOxを含む酸化物半導体膜380、酸窒化物膜381、導電膜383をエッチングし島状に加工する。この結果、パターニングされたSiOxを含む酸化物半導体層390、酸窒化物層385、導電層387を形成することができる(図12(B)参照。)。
【0108】
次に、マスク384をアッシングする。この結果、マスクの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のマスクのレジスト(ゲート電極層351の一部と重畳する領域)は除去され、分離されたマスク388を形成することができる(図12(C)参照。)。
【0109】
マスク388を用いて酸窒化物層385、導電層387を第2のエッチング工程によりエッチングし、SiOxを含む半導体層353、ソース領域またはドレイン領域354a、354b、ソース電極層又はドレイン電極層355a、355bを形成する。(図12(D)参照。)。なお、SiOxを含む半導体層353は一部のみがエッチングされ、溝部(凹部)を有する半導体層となり、かつ端部においても、一部エッチングされ露出した形状となる。
【0110】
酸窒化物膜381、導電膜383を第1のエッチング工程でドライエッチングすると、酸窒化物膜381、及び導電膜383は異方的にエッチングされるため、マスク384の端部と、酸窒化物層385、導電層387の端部は一致し、連続的な形状となる。
【0111】
同様に酸窒化物層385、導電層387を第2のエッチング工程でドライエッチングすると、酸窒化物層385、及び導電層387は異方的にエッチングされるため、マスク388の端部と、SiOxを含む半導体層353の凹部及び端部、ソース領域またはドレイン領域354a、354bの端部、ソース電極層又はドレイン電極層355a、355bの端部は一致し、連続的な形状となる。
【0112】
また、本実施の形態では、SiOxを含む半導体層353、及びソース電極層又はドレイン電極層355a、355bの端部は同じテーパー角で連続的に積層されている形状を示すが、エッチング条件や、酸化物半導体層及び導電層の材料によって、エッチングレートが異なるため、それぞれ異なるテーパー角や不連続な端部形状を有する場合もある。
【0113】
この後、マスク388を除去する。
【0114】
次いで、酸素を含む雰囲気で200℃〜600℃の加熱を行う(図12(E)参照。)。SiOxを含む半導体層353は、結晶化を阻害するSiOxを含んでおり、200℃〜600℃の加熱を行っても非晶質状態を保持できる。
【0115】
以上の工程で、SiOxを含む半導体層353を有するチャネルエッチ型の薄膜トランジスタ360を作製することができる。
【0116】
本実施の形態のように、多階調マスクにより形成した複数(代表的には二種類)の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト化が計れる。
【0117】
さらに、本実施の形態に示したように、SiOxを含む酸化物半導体層または酸窒化物層にインジウム及びガリウムを用いないことによって酸化物半導体ターゲットの価格を低減することができるため、低コスト化が図れる。
【0118】
よって、半導体装置を低コストで生産性よく作製することができる。
【0119】
(実施の形態4)
本実施の形態では、チャネルストップ型の薄膜トランジスタ430の一例について図13(A)及び図13(B)に説明する。また、図13(B)は薄膜トランジスタの上面図の一例であり、図中Z1―Z2の鎖線で切断した断面図が図13(A)に相当する。また、薄膜トランジスタ430の酸化物半導体層にインジウムを含まない酸化物半導体材料を用いる例を示す。
【0120】
図13(A)において、基板400上にゲート電極401を設ける。次いで、ゲート電極401を覆うゲート絶縁層402上には、SiOxを含む酸化物半導体層403を設ける。
【0121】
本実施の形態では、SiOxを含む酸化物半導体層403としてスパッタ法を用いたGa−Zn−O系の酸化物半導体を用いる。本実施の形態では、SiOxを含む酸化物半導体層403として、インジウムを含まない酸化物半導体、代表的には、Ga−Sn−Zn−O系、Ga−Zn−O系、Sn−Zn−O系、Ga−Sn−O系、Zn−O系の酸化物半導体を用いる。
【0122】
次いで、SiOxを含む酸化物半導体層403上にはチャネル保護層418を接して設ける。チャネル保護層418を設けることによって、SiOxを含む酸化物半導体層403のチャネル形成領域に対する工程時におけるダメージ(エッチング時のプラズマやエッチング剤による膜減りや、酸化など)を防ぐことができる。従って薄膜トランジスタ430の信頼性を向上させることができる。
【0123】
チャネル保護層418としては、無機材料(酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素など)を用いることができる。作製法としては、プラズマCVD法や熱CVD法などの気相成長法やスパッタリング法を用いることができる。チャネル保護層418は成膜後にエッチングにより形状を加工して形成する。ここでは、スパッタ法により酸化シリコン膜を形成し、フォトリソグラフィーによるマスクを用いてエッチング加工することでチャネル保護層418を形成する。
【0124】
次いで、チャネル保護層418及びSiOxを含む酸化物半導体層403上にソース領域又はドレイン領域406a、406bを形成する。本実施の形態では、ソース領域又はドレイン領域406a、406bは、Ga−Zn−O−N系非単結晶膜を用いる。また、ソース領域又はドレイン領域406a、406bは、窒素を含ませたZn−O系非単結晶膜、即ちZn−O−N系非単結晶膜を用いてもよい。
【0125】
次いで、ソース領域又はドレイン領域406a上に第1配線409、ソース領域又はドレイン領域406b上に第2配線410をそれぞれ形成する。第1配線409及び第2配線410は、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いる。
【0126】
ソース領域又はドレイン領域406a、406bを設けることにより、金属層である第1配線409、第2配線410と、SiOxを含む酸化物半導体層403との間を良好な接合としてショットキー接合に比べて熱的にも安定動作を有せしめる。また、チャネルのキャリアを供給する(ソース側)、またはチャネルのキャリアを安定して吸収する(ドレイン側)、または抵抗成分を配線)との界面に作らないためにも積極的にソース領域又はドレイン領域406a、406bを設けると効果的である。
【0127】
次いで、200℃〜600℃、代表的には300℃〜500℃の熱処理を行うことが好ましい。ここでは炉に入れ、大気雰囲気下で350℃、1時間の熱処理を行う。この熱処理によりSiOxを含む酸化物半導体層403の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理(光アニールも含む)は重要である。また、ここでの熱処理でSiOxを含む酸化物半導体層403の結晶化はSiOxを含む酸化物半導体層403に含まれるSiOxにより阻害され、大部分が非晶質状態を維持することができる。なお、熱処理を行うタイミングは、SiOxを含む酸化物半導体層403の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
【0128】
さらに、本実施の形態のように、酸化物半導体層にインジウムを用いないことによって、材料として枯渇する恐れのあるインジウムを用いずに済む。
【0129】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0130】
(実施の形態5)
本実施の形態では、2つのnチャネル型の薄膜トランジスタ760、761を用いてインバータ回路を構成する例を説明する。また、薄膜トランジスタ760、761の酸化物半導体層にガリウムを含まない酸化物半導体材料を用いる例を示す。
【0131】
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する。2つのnチャネル型TFTを組み合わせてインバータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合(以下、EDMOS回路という)と、エンハンスメント型TFT同士で形成する場合(以下、EEMOS回路という)がある。なお、nチャネル型TFTのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義し、nチャネル型TFTのしきい値電圧が負の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとする。
【0132】
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置したエンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り替える。
【0133】
駆動回路のインバータ回路の断面構造を図14(A)に示す。図14(A)において、基板740上に第1のゲート電極741及び第2のゲート電極742を設ける。第1のゲート電極741及び第2のゲート電極742の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【0134】
また、第1のゲート電極741及び第2のゲート電極742を覆うゲート絶縁層743上には、第1配線749、第2配線750、及び第3配線751を設け、第2の配線750は、ゲート絶縁層743に形成されたコンタクトホール744を介して第2のゲート電極742と直接接続する。
【0135】
また、第1配線749、第2配線750、及び第3配線751上にはソース領域又はドレイン領域755a、755b、756a、756bを形成する。本実施の形態では、ソース領域又はドレイン領域755a、755b、756a、756bは、SiOxを含まないZn−O−N系非単結晶膜である。また、ソース領域又はドレイン領域755a、755b、756a、756bは、窒素を含ませた即ちIn−Zn−O−N系非単結晶膜を用いてもよい。
【0136】
また、第1のゲート電極741と重なる位置に第1配線749及び第2配線750上にソース領域又はドレイン領域755a、755bを介してSiOxを含む第1の酸化物半導体層745と、第2のゲート電極742と重なる位置に第2配線750及び第3配線751上にソース領域又はドレイン領域756a、756bを介してSiOxを含む第2の酸化物半導体層747とを設ける。
【0137】
本実施の形態では、SiOxを含む第1の酸化物半導体層745、及びSiOxを含む第2の酸化物半導体層747としてスパッタ法を用いたIn−Zn−O系の酸化物半導体を用いる。SiOxを含む第1の酸化物半導体層745、及びSiOxを含む第2の酸化物半導体層747としてガリウムを含まない酸化物半導体、代表的には、In−Sn−Zn−O系、In−Zn−O系、In−Sn−O系、Sn−Zn−O系、Zn−O系の酸化物半導体を用いる。
【0138】
第1の薄膜トランジスタ760は、第1のゲート電極741と、ゲート絶縁層743を介して第1のゲート電極741と重なるSiOxを含む第1の酸化物半導体層745とを有し、第1配線749は、接地電位の電源線(接地電源線)である。この接地電位の電源線は、負の電圧VDLが印加される電源線(負電源線)としてもよい。
【0139】
また、第2の薄膜トランジスタ761は、第2のゲート電極742と、ゲート絶縁層743を介して第2のゲート電極742と重なるSiOxを含む第2の酸化物半導体層747とを有し、第3配線751は、正の電圧VDDが印加される電源線(正電源線)である。
【0140】
図14(A)に示すように、SiOxを含む第1の酸化物半導体層745とSiOxを含む第2の酸化物半導体層747の両方に電気的に接続する第2の配線750は、ゲート絶縁層743に形成されたコンタクトホール744を介して第2の薄膜トランジスタ761の第2のゲート電極742と直接接続する。第2の配線750と第2のゲート電極742とを直接接続させることにより、良好なコンタクトを得ることができ、接触抵抗を低減することができる。第2のゲート電極742と第2配線750を他の導電膜、例えば透明導電膜を介して接続する場合に比べて、コンタクトホールの数の低減、コンタクトホールの数の低減による占有面積の縮小を図ることができる。
【0141】
また、駆動回路のインバータ回路の上面図を図14(B)に示す。図14(B)において、鎖線Y1−Y2で切断した断面が図14(A)に相当する。
【0142】
本実施の形態のように、酸化物半導体層にガリウムを用いないことによって、材料として製造コストのかかるガリウムを含むターゲットを用いずに済む。
【0143】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0144】
(実施の形態6)
本実施の形態では、トップゲート型の薄膜トランジスタ330の一例について図15(A)及び図15(B)に説明する。また、図15(B)は薄膜トランジスタの上面図の一例であり、図中P1―P2の鎖線で切断した断面図が図15(A)に相当する。
【0145】
図15(A)において、基板300上に導電膜と酸窒化膜を積層し、エッチングを行うことで、第1配線309と第2配線310を形成し、その上に酸窒化物層304a、304bを形成する。なお、第1配線309と第2配線310は、ソース電極又はドレイン電極として機能する。また、ソース領域又はドレイン領域として機能する酸窒化物層304a、304bとしてIn−Ga−Zn−O−N系の非単結晶膜を用いる。
【0146】
次いで、基板300の露呈している領域及び酸窒化物層304a、304bを覆って、SiOxを含む酸化物半導体層305を形成する。本実施の形態では、SiOxを含む酸化物半導体層305としてSiOxを含むSn−Zn−O系の酸化物半導体を用いる。
【0147】
次いで、酸化物半導体層305、第1配線309、及び第2配線310を覆うゲート絶縁層303を形成する。
【0148】
次いで、200℃〜600℃、代表的には300℃〜500℃の熱処理を行うことが好ましい。ここでは炉に入れ、大気雰囲気下で350℃、1時間の熱処理を行う。この熱処理によりSiOxを含む酸化物半導体層305の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理(光アニールも含む)は重要である。
【0149】
次いで、ゲート絶縁層303上に、SiOxを含む酸化物半導体層305が基板300と接する領域と重なる位置にゲート電極301を設ける。
【0150】
以上の工程でトップゲート構造の薄膜トランジスタ330を作製することができる。
【0151】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0152】
(実施の形態7)
本実施の形態では、トップゲート型の薄膜トランジスタ630の一例について図16(A)及び図16(B)に説明する。また、図16(B)は薄膜トランジスタの上面図の一例であり、図中R1―R2の鎖線で切断した断面図が図16(A)に相当する。
【0153】
図16(A)において、基板600上にSiOxを含む酸化物半導体層605を形成する。本実施の形態では、酸化物半導体層605としてSiOxを含むSn−Zn−O系の酸化物半導体を用いる。
【0154】
次いで、酸化物半導体層605上にソース領域又はドレイン領域606a、606bを形成する。本実施の形態では、ソース領域又はドレイン領域606a、606bは、Ga−Zn−O系非単結晶膜である。また、ソース領域又はドレイン領域606a、606bは、窒素を含ませたGa−Zn−O系非単結晶膜、即ちGa−Zn−O−N系非単結晶膜(GZON膜とも呼ぶ)を用いてもよい。
【0155】
次いで、ソース領域又はドレイン領域606a、606b上に第1配線609と第2配線610を形成する。なお、第1配線609と第2配線610は、ソース電極又はドレイン電極として機能する。
【0156】
次いで、第1配線609と第2配線610上にゲート絶縁層603を形成する。
【0157】
次いで、酸化物半導体層605がゲート絶縁層603と接する領域と重なる位置にゲート電極601をゲート絶縁層603上に設ける。
【0158】
次いで、200℃〜600℃、代表的には300℃〜500℃の熱処理を行うことが好ましい。ここでは炉に入れ、大気雰囲気下で350℃、1時間の熱処理を行う。この熱処理により酸化物半導体層605の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理(光アニールも含む)は重要である。
【0159】
以上の工程でトップゲート構造の薄膜トランジスタ630を作製することができる。
【0160】
(実施の形態8)
半導体装置の一例である表示装置において、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。
【0161】
画素部に配置する薄膜トランジスタは、実施の形態2に従って形成し、SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いる。また、薄膜トランジスタはnチャネル型TFTであるため、駆動回路のうち、nチャネル型TFTで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
【0162】
半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図17(A)に示す。図17(A)に示す表示装置は、基板5300上に表示素子を備えた画素を複数有する画素部5301と、各画素を選択する走査線駆動回路5302と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路5303とを有する。
【0163】
また、実施の形態2に示す薄膜トランジスタは、nチャネル型TFTであり、nチャネル型TFTで構成する信号線駆動回路について図18を用いて説明する。
【0164】
図18に示す信号線駆動回路は、ドライバIC5601、スイッチ群5602_1〜5602_M、第1の配線5611、第2の配線5612、第3の配線5613及び配線5621_1〜5621_Mを有する。スイッチ群5602_1〜5602_Mそれぞれは、第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを有する。
【0165】
画素部5301は、信号線駆動回路5303から列方向に伸張して配置された複数の信号線S1〜Sm(図示せず。)により信号線駆動回路5303と接続され、走査線駆動回路5302から行方向に伸張して配置された複数の走査線G1〜Gn(図示せず。)により走査線駆動回路5302と接続され、信号線S1〜Sm並びに走査線G1〜Gnに対応してマトリクス状に配置された複数の画素(図示せず。)を有する。そして、各画素は、信号線Sj(信号線S1〜Smのうちいずれか一)、走査線Gi(走査線G1〜Gnのうちいずれか一)と接続される。
【0166】
ドライバIC5601は第1の配線5611、第2の配線5612、第3の配線5613及び配線5621_1〜5621_Mに接続される。そして、スイッチ群5602_1〜5602_Mそれぞれは、第1の配線5611、第2の配線5612、第3の配線5613及びスイッチ群5602_1〜5602_Mそれぞれに対応した配線5621_1〜5621_Mに接続される。そして、配線5621_1〜5621_Mそれぞれは、第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介して、3つの信号線に接続される。例えば、J列目の配線5621_J(配線5621_1〜配線5621_Mのうちいずれか一)は、スイッチ群5602_Jが有する第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介して、信号線Sj−1、信号線Sj、信号線Sj+1に接続される。
【0167】
なお、第1の配線5611、第2の配線5612、第3の配線5613には、それぞれ信号が入力される。
【0168】
なお、ドライバIC5601は、単結晶基板上に形成されていることが望ましい。さらに、スイッチ群5602_1〜5602_Mは、画素部と同一基板上に形成されていることが望ましい。したがって、ドライバIC5601とスイッチ群5602_1〜5602_MとはFPCなどを介して接続するとよい。
【0169】
次に、図18に示した信号線駆動回路の動作について、図19のタイミングチャートを参照して説明する。なお、図19のタイミングチャートは、i行目の走査線Giが選択されている場合のタイミングチャートを示している。さらに、i行目の走査線Giの選択期間は、第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3に分割されている。さらに、図18の信号線駆動回路は、他の行の走査線が選択されている場合でも図19と同様の動作をする。
【0170】
なお、図19のタイミングチャートは、J列目の配線5621_Jが第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介して、信号線Sj−1、信号線Sj、信号線Sj+1に接続される場合について示している。
【0171】
なお、図19のタイミングチャートは、i行目の走査線Giが選択されるタイミング、第1の薄膜トランジスタ5603aのオン・オフのタイミング5703a、第2の薄膜トランジスタ5603bのオン・オフのタイミング5703b、第3の薄膜トランジスタ5603cのオン・オフのタイミング5703c及びJ列目の配線5621_Jに入力される信号5721_Jを示している。
【0172】
なお、配線5621_1〜配線5621_Mには第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3において、それぞれ別のビデオ信号が入力される。例えば、第1のサブ選択期間T1において配線5621_Jに入力されるビデオ信号は信号線Sj−1に入力され、第2のサブ選択期間T2において配線5621_Jに入力されるビデオ信号は信号線Sjに入力され、第3のサブ選択期間T3において配線5621_Jに入力されるビデオ信号は信号線Sj+1に入力される。さらに、第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3において、配線5621_Jに入力されるビデオ信号をそれぞれData_j−1、Data_j、Data_j+1とする。
【0173】
図19に示すように、第1のサブ選択期間T1において第1の薄膜トランジスタ5603aがオンし、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_j−1が、第1の薄膜トランジスタ5603aを介して信号線Sj−1に入力される。第2のサブ選択期間T2では、第2の薄膜トランジスタ5603bがオンし、第1の薄膜トランジスタ5603a及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_jが、第2の薄膜トランジスタ5603bを介して信号線Sjに入力される。第3のサブ選択期間T3では、第3の薄膜トランジスタ5603cがオンし、第1の薄膜トランジスタ5603a及び第2の薄膜トランジスタ5603bがオフする。このとき、配線5621_Jに入力されるData_j+1が、第3の薄膜トランジスタ5603cを介して信号線Sj+1に入力される。
【0174】
以上のことから、図18の信号線駆動回路は、1ゲート選択期間を3つに分割することで、1ゲート選択期間中に1つの配線5621から3つの信号線にビデオ信号を入力することができる。したがって、図18の信号線駆動回路は、ドライバIC5601が形成される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約1/3にすることができる。接続数が約1/3になることによって、図18の信号線駆動回路は、信頼性、歩留まりなどを向上できる。
【0175】
なお、図18のように、1ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいて、ある1つの配線から複数の信号線それぞれにビデオ信号を入力することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
【0176】
例えば、3つ以上のサブ選択期間それぞれにおいて1つの配線から3つ以上の信号線それぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御するための配線を追加すればよい。ただし、1ゲート選択期間を4つ以上のサブ選択期間に分割すると、1つのサブ選択期間が短くなる。したがって、1ゲート選択期間は、2つ又は3つのサブ選択期間に分割されることが望ましい。
【0177】
別の例として、図20のタイミングチャートに示すように、1つの選択期間をプリチャージ期間Tp、第1のサブ選択期間T1、第2のサブ選択期間T2、第3のサブ選択期間T3に分割してもよい。さらに、図20のタイミングチャートは、i行目の走査線Giが選択されるタイミング、第1の薄膜トランジスタ5603aのオン・オフのタイミング5803a、第2の薄膜トランジスタ5603bのオン・オフのタイミング5803b、第3の薄膜トランジスタ5603cのオン・オフのタイミング5803c及びJ列目の配線5621_Jに入力される信号5821_Jを示している。図20に示すように、プリチャージ期間Tpにおいて第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cがオンする。このとき、配線5621_Jに入力されるプリチャージ電圧Vpが第1の薄膜トランジスタ5603a、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cを介してそれぞれ信号線Sj−1、信号線Sj、信号線Sj+1に入力される。第1のサブ選択期間T1において第1の薄膜トランジスタ5603aがオンし、第2の薄膜トランジスタ5603b及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_j−1が、第1の薄膜トランジスタ5603aを介して信号線Sj−1に入力される。第2のサブ選択期間T2では、第2の薄膜トランジスタ5603bがオンし、第1の薄膜トランジスタ5603a及び第3の薄膜トランジスタ5603cがオフする。このとき、配線5621_Jに入力されるData_jが、第2の薄膜トランジスタ5603bを介して信号線Sjに入力される。第3のサブ選択期間T3では、第3の薄膜トランジスタ5603cがオンし、第1の薄膜トランジスタ5603a及び第2の薄膜トランジスタ5603bがオフする。このとき、配線5621_Jに入力されるData_j+1が、第3の薄膜トランジスタ5603cを介して信号線Sj+1に入力される。
【0178】
以上のことから、図20のタイミングチャートを適用した図18の信号線駆動回路は、サブ選択期間の前にプリチャージ期間を設けることによって、信号線をプリチャージできるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図20において、図19と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【0179】
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号(CLK)及びスタートパルス信号(SP)が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、1ライン分の画素のトランジスタのゲート電極が接続されている。そして、1ライン分の画素のトランジスタを一斉にONにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【0180】
走査線駆動回路の一部に用いるシフトレジスタの一形態について図21及び図22を用いて説明する。
【0181】
図21にシフトレジスタの回路構成を示す。図21に示すシフトレジスタは、複数のフリップフロップ(フリップフロップ5701_1〜5701_n)で構成される。また、第1のクロック信号、第2のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
【0182】
図21のシフトレジスタの接続関係について説明する。図21のシフトレジスタは、i段目のフリップフロップ5701_i(フリップフロップ5701_1〜5701_nのうちいずれか一)は、図22に示した第1の配線5501が第7の配線5717_i−1に接続され、図22に示した第2の配線5502が第7の配線5717_i+1に接続され、図22に示した第3の配線5503が第7の配線5717_iに接続され、図22に示した第6の配線5506が第5の配線5715に接続される。
【0183】
また、図22に示した第4の配線5504が奇数段目のフリップフロップでは第2の配線5712に接続され、偶数段目のフリップフロップでは第3の配線5713に接続され、図22に示した第5の配線5505が第4の配線5714に接続される。
【0184】
ただし、1段目のフリップフロップ5701_1の図22に示す第1の配線5501は第1の配線5711に接続され、n段目のフリップフロップ5701_nの図22に示す第2の配線5502は第6の配線5716に接続される。
【0185】
なお、第1の配線5711、第2の配線5712、第3の配線5713、第6の配線5716を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでもよい。さらに、第4の配線5714、第5の配線5715を、それぞれ第1の電源線、第2の電源線と呼んでもよい。
【0186】
次に、図21に示すフリップフロップの詳細について、図22に示す。図22に示すフリップフロップは、第1の薄膜トランジスタ5571、第2の薄膜トランジスタ5572、第3の薄膜トランジスタ5573、第4の薄膜トランジスタ5574、第5の薄膜トランジスタ5575、第6の薄膜トランジスタ5576、第7の薄膜トランジスタ5577及び第8の薄膜トランジスタ5578を有する。なお、第1の薄膜トランジスタ5571、第2の薄膜トランジスタ5572、第3の薄膜トランジスタ5573、第4の薄膜トランジスタ5574、第5の薄膜トランジスタ5575、第6の薄膜トランジスタ5576、第7の薄膜トランジスタ5577及び第8の薄膜トランジスタ5578は、nチャネル型トランジスタであり、ゲート・ソース間電圧(Vgs)がしきい値電圧(Vth)を上回ったとき導通状態になるものとする。
【0187】
図22において、第3の薄膜トランジスタ5573のゲート電極は、電源線と電気的に接続されている。また、第3の薄膜トランジスタ5573と第4の薄膜トランジスタ5574の接続させた回路(図22中鎖線で囲んだ回路)は、図14(A)に示す構成に相当すると言える。ここでは全ての薄膜トランジスタは、エンハンスメント型のnチャネル型トランジスタとする例を示すが、特に限定されず、例えば、第3の薄膜トランジスタ5573は、デプレッション型のnチャネル型トランジスタを用いても駆動回路を駆動させることもできる。
【0188】
次に、図21に示すフリップフロップの接続構成について、以下に示す。
【0189】
第1の薄膜トランジスタ5571の第1の電極(ソース電極またはドレイン電極の一方)が第4の配線5504に接続され、第1の薄膜トランジスタ5571の第2の電極(ソース電極またはドレイン電極の他方)が第3の配線5503に接続される。
【0190】
第2の薄膜トランジスタ5572の第1の電極が第6の配線5506に接続され、第2の薄膜トランジスタ5572の第2の電極が第3の配線5503に接続される。
【0191】
第3の薄膜トランジスタ5573の第1の電極が第5の配線5505に接続され、第3の薄膜トランジスタ5573の第2の電極が第2の薄膜トランジスタ5572のゲート電極に接続され、第3の薄膜トランジスタ5573のゲート電極が第5の配線5505に接続される。
【0192】
第4の薄膜トランジスタ5574の第1の電極が第6の配線5506に接続され、第4の薄膜トランジスタ5574の第2の電極が第2の薄膜トランジスタ5572のゲート電極に接続され、第4の薄膜トランジスタ5574のゲート電極が第1の薄膜トランジスタ5571のゲート電極に接続される。
【0193】
第5の薄膜トランジスタ5575の第1の電極が第5の配線5505に接続され、第5の薄膜トランジスタ5575の第2の電極が第1の薄膜トランジスタ5571のゲート電極に接続され、第5の薄膜トランジスタ5575のゲート電極が第1の配線5501に接続される。
【0194】
第6の薄膜トランジスタ5576の第1の電極が第6の配線5506に接続され、第6の薄膜トランジスタ5576の第2の電極が第1の薄膜トランジスタ5571のゲート電極に接続され、第6の薄膜トランジスタ5576のゲート電極が第2の薄膜トランジスタ5572のゲート電極に接続される。
【0195】
第7の薄膜トランジスタ5577の第1の電極が第6の配線5506に接続され、第7の薄膜トランジスタ5577の第2の電極が第1の薄膜トランジスタ5571のゲート電極に接続され、第7の薄膜トランジスタ5577のゲート電極が第2の配線5502に接続される。第8の薄膜トランジスタ5578の第1の電極が第6の配線5506に接続され、第8の薄膜トランジスタ5578の第2の電極が第2の薄膜トランジスタ5572のゲート電極に接続され、第8の薄膜トランジスタ5578のゲート電極が第1の配線5501に接続される。
【0196】
なお、第1の薄膜トランジスタ5571のゲート電極、第4の薄膜トランジスタ5574のゲート電極、第5の薄膜トランジスタ5575の第2の電極、第6の薄膜トランジスタ5576の第2の電極及び第7の薄膜トランジスタ5577の第2の電極の接続箇所をノード5543とする。さらに、第2の薄膜トランジスタ5572のゲート電極、第3の薄膜トランジスタ5573の第2の電極、第4の薄膜トランジスタ5574の第2の電極、第6の薄膜トランジスタ5576のゲート電極及び第8の薄膜トランジスタ5578の第2の電極の接続箇所をノード5544とする。
【0197】
なお、第1の配線5501、第2の配線5502、第3の配線5503及び第4の配線5504を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでもよい。さらに、第5の配線5505を第1の電源線、第6の配線5506を第2の電源線と呼んでもよい。
【0198】
また、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができる。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することができる。また、複数の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利である。
【0199】
また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図17(B)に示す。
【0200】
図17(B)に示す発光表示装置は、基板5400上に表示素子を備えた画素を複数有する画素部5401と、各画素を選択する第1の走査線駆動回路5402及び第2の走査線駆動回路5404と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路5403とを有する。
【0201】
図17(B)に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、1画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。
【0202】
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、1フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、1フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。
【0203】
なお、図17(B)に示す発光表示装置では、一つの画素に2つのスイッチング用TFTを配置する場合、一方のスイッチング用TFTのゲート配線である第1の走査線に入力される信号を第1走査線駆動回路5402で生成し、他方のスイッチング用TFTのゲート配線である第2の走査線に入力される信号を第2の走査線駆動回路5404で生成している例を示しているが、第1の走査線に入力される信号と、第2の走査線に入力される信号とを、共に1つの走査線駆動回路で生成するようにしても良い。また、例えば、1つの画素が有するスイッチング用TFTの数によって、スイッチング素子の動作を制御するのに用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に入力される信号を、全て1つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で生成しても良い。
【0204】
また、発光表示装置においても、駆動回路のうち、nチャネル型TFTで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる。
【0205】
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置(電気泳動ディスプレイ)も呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
【0206】
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第1の粒子と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第1の粒子または第2の粒子は染料を含み、電界がない場合において移動しないものである。また、第1の粒子の色と第2の粒子の色は異なるもの(無色を含む)とする。
【0207】
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半減する。
【0208】
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
【0209】
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態2の薄膜トランジスタ(SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いる)によって得られるアクティブマトリクス基板を用いることができる。
【0210】
なお、マイクロカプセル中の第1の粒子および第2の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
【0211】
以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。
【0212】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0213】
(実施の形態9)
本実施の形態では、半導体装置として発光表示装置の一例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、前者は有機EL素子、後者は無機EL素子と呼ばれている。
【0214】
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【0215】
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。
【0216】
図23は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【0217】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここではSiOxを含む酸化物半導体層(代表的には、In−Ga−Zn−O系非単結晶膜)をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませたIn−Ga−Zn−O系酸化物半導体を用いるnチャネル型のトランジスタを1つの画素に2つ用いる例を示す。
【0218】
画素6400は、スイッチング用トランジスタ6401、駆動用トランジスタ6402、発光素子6404及び容量素子6403を有している。スイッチング用トランジスタ6401はゲートが走査線6406に接続され、第1電極(ソース電極及びドレイン電極の一方)が信号線6405に接続され、第2電極(ソース電極及びドレイン電極の他方)が駆動用トランジスタ6402のゲートに接続されている。駆動用トランジスタ6402は、ゲートが容量素子6403を介して電源線6407に接続され、第1電極が電源線6407に接続され、第2電極が発光素子6404の第1電極(画素電極)に接続されている。発光素子6404の第2電極は共通電極6408に相当する。共通電極6408は、同一基板上に形成される共通電位線と電気的に接続され、その接続部分を共通接続部とすればよい。
【0219】
なお、発光素子6404の第2電極(共通電極6408)には低電源電位が設定されている。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【0220】
なお、容量素子6403は駆動用トランジスタ6402のゲート容量を代用して省略することも可能である。駆動用トランジスタ6402のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。
【0221】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ6402のゲートには、駆動用トランジスタ6402が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ6402は線形領域で動作させる。駆動用トランジスタ6402は線形領域で動作させるため、電源線6407の電圧よりも高い電圧を駆動用トランジスタ6402のゲートにかける。なお、信号線6405には、(電源線電圧+駆動用トランジスタ6402のVth)以上の電圧をかける。
【0222】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図23と同じ画素構成を用いることができる。
【0223】
アナログ階調駆動を行う場合、駆動用トランジスタ6402のゲートに発光素子6404の順方向電圧+駆動用トランジスタ6402のVth以上の電圧をかける。発光素子6404の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ6402が飽和領域で動作するようなビデオ信号を入力することで、発光素子6404に電流を流すことができる。駆動用トランジスタ6402を飽和領域で動作させるため、電源線6407の電位は、駆動用トランジスタ6402のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【0224】
なお、図23に示す画素構成は、これに限定されない。例えば、図23に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
【0225】
次に、発光素子の構成について、図24を用いて説明する。ここでは、駆動用TFTがn型の場合を例に挙げて、画素の断面構造について説明する。図24(A)(B)(C)の半導体装置に用いられる駆動用TFTであるTFT7001、7011、7021は、実施の形態2で示す薄膜トランジスタ170と同様に作製でき、SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いた薄膜トランジスタである。
【0226】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。
【0227】
上面射出構造の発光素子について図24(A)を用いて説明する。
【0228】
図24(A)に、駆動用TFTであるTFT7001がn型で、発光素子7002から発せられる光が陽極7005側に抜ける場合の、画素の断面図を示す。TFT7001は、半導体層として、酸化シリコンを添加したIn−Sn−O系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を含ませたIn−Zn−O系酸化物半導体を用いる。図24(A)では、発光素子7002の陰極7003と駆動用TFTであるTFT7001が電気的に接続されており、陰極7003上に発光層7004、陽極7005が順に積層されている。陰極7003は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ca、Al、MgAg、AlLi等が望ましい。そして発光層7004は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
【0229】
陰極7003及び陽極7005で発光層7004を挟んでいる領域が発光素子7002に相当する。図24(A)に示した画素の場合、発光素子7002から発せられる光は、矢印で示すように陽極7005側に射出する。
【0230】
次に、下面射出構造の発光素子について図24(B)を用いて説明する。駆動用TFT7011がn型で、発光素子7012から発せられる光が陰極7013側に射出する場合の、画素の断面図を示す。TFT7011は、半導体層として、酸化シリコンを添加したIn−Zn−O系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を含ませたIn−Zn−O系酸化物半導体を用いる。図24(B)では、駆動用TFT7011と電気的に接続された透光性を有する導電膜7017上に、発光素子7012の陰極7013が成膜されており、陰極7013上に発光層7014、陽極7015が順に積層されている。なお、陽極7015が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜7016が成膜されていてもよい。陰極7013は、図24(A)の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度(好ましくは、5nm〜30nm程度)とする。例えば20nmの膜厚を有するアルミニウム膜を、陰極7013として用いることができる。そして発光層7014は、図24(A)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7015は光を透過する必要はないが、図24(A)と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜7016は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
【0231】
陰極7013及び陽極7015で、発光層7014を挟んでいる領域が発光素子7012に相当する。図24(B)に示した画素の場合、発光素子7012から発せられる光は、矢印で示すように陰極7013側に射出する。
【0232】
次に、両面射出構造の発光素子について、図24(C)を用いて説明する。図24(C)では、駆動用TFT7021と電気的に接続された透光性を有する導電膜7027上に、発光素子7022の陰極7023が成膜されており、陰極7023上に発光層7024、陽極7025が順に積層されている。TFT7021は、半導体層として、酸化シリコンを添加したIn−Zn−O系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を含ませたZn−O系酸化物半導体を用いる。陰極7023は、図24(A)の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極7023として用いることができる。そして発光層7024は、図24(A)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7025は、図24(A)と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
【0233】
陰極7023と、発光層7024と、陽極7025とが重なっている部分が発光素子7022に相当する。図24(C)に示した画素の場合、発光素子7022から発せられる光は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。
【0234】
なお、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機EL素子を設けることも可能である。
【0235】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ(駆動用TFT)と発光素子が電気的に接続されている例を示したが、駆動用TFTと発光素子との間に電流制御用TFTが接続されている構成であってもよい。
【0236】
次に、半導体装置の一形態に相当する発光表示パネル(発光パネルともいう)の外観及び断面について、図25を用いて説明する。図25(A)は、第1の基板上に形成された薄膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネルの上面図であり、図25(B)は、図25(A)のH−Iにおける断面図に相当する。
【0237】
第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505が設けられている。また画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。よって画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、第1の基板4501とシール材4505と第2の基板4506とによって、充填材4507と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
【0238】
また第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、薄膜トランジスタを複数有しており、図25(B)では、画素部4502に含まれる薄膜トランジスタ4510と、信号線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。
【0239】
薄膜トランジスタ4509、4510は、酸化シリコンを添加したIn−Zn−O系酸化物半導体を用い、ソース領域またはドレイン領域として窒素を含ませたIn−Zn−O系酸化物半導体を用いる。本実施の形態において、薄膜トランジスタ4509、4510はnチャネル型薄膜トランジスタである。
【0240】
また4511は発光素子に相当し、発光素子4511が有する画素電極である第1の電極層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511の構成は適宜変えることができる。
【0241】
隔壁4520は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0242】
電界発光層4512は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【0243】
発光素子4511に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、DLC膜等を形成することができる。
【0244】
また、信号線駆動回路4503a、4503b、走査線駆動回路4504a、4504b、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518bから供給されている。
【0245】
本実施の形態では、接続端子電極4515が、発光素子4511が有する第1の電極層4517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、4510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
【0246】
接続端子電極4515は、FPC4518aが有する端子と、異方性導電膜4519を介して電気的に接続されている。
【0247】
発光素子4511からの光の取り出し方向に位置する第2の基板4506は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【0248】
また、充填材4507としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。本実施の形態は充填材4507として窒素を用いた。
【0249】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【0250】
信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図25の構成に限定されない。
【0251】
以上の工程により、半導体装置として信頼性の高い発光表示装置(表示パネル)を作製することができる。
【0252】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0253】
(実施の形態10)
SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いた薄膜トランジスタを作製し、該薄膜トランジスタを駆動回路、さらには画素部に用いて表示機能を有する液晶表示装置を作製することができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【0254】
液晶表示装置は表示素子として液晶素子(液晶表示素子ともいう)を含む。
【0255】
また、液晶表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。さらに、該液晶表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【0256】
なお、本明細書中における液晶表示装置とは、画像表示デバイス、表示デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て液晶表示装置に含むものとする。
【0257】
液晶表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図26を用いて説明する。図26(A1)及び図26(A2)は、液晶素子4013を第1の基板4001第2の基板4006との間にシール材4005によって封止した、パネルの上面図であり、図26(B)は、図26(A1)及び図26(A2)のM−Nにおける断面図に相当する。
【0258】
第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、液晶層4008と共に封止されている。本実施の形態において液晶層4008は、特に限定されないが、ブルー相を示す液晶材料を用いる。ブルー相を示す液晶材料は、電圧無印加状態から電圧印加状態においては、応答速度が1msec以下と短く、高速応答が可能である。ブルー相を示す液晶材料として液晶及びカイラル剤を含む。カイラル剤は、液晶を螺旋構造に配向させ、ブルー相を発現させるために用いる。例えば、5重量%以上のカイラル剤を混合させた液晶材料を液晶層に用いればよい。液晶は、サーモトロピック液晶、低分子液晶、高分子液晶、強誘電性液晶、反強誘電性液晶等を用いる。
【0259】
また、図26(A1)は第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。なお、図26(A2)は信号線駆動回路の一部を第1の基板4001上に形成する例であり、第1の基板4001上に信号線駆動回路4003bが形成され、かつ別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003aが実装されている。
【0260】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG方法、ワイヤボンディング方法、或いはTAB方法などを用いることができる。図26(A1)は、COG方法により信号線駆動回路4003を実装する例であり、図26(A2)は、TAB方法により信号線駆動回路4003を実装する例である。
【0261】
また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、薄膜トランジスタを複数有しており、図26(B)では、画素部4002に含まれる薄膜トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011とを例示している。薄膜トランジスタ4010、4011上には絶縁層4020、4021が設けられている。薄膜トランジスタ4010、4011は、SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いた薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ4010、4011はnチャネル型薄膜トランジスタである。
【0262】
また、第1の基板4001上に画素電極層4030及び共通電極層4031が設けられ、画素電極層4030は、薄膜トランジスタ4010と電気的に接続されている。液晶素子4013は、画素電極層4030、共通電極層4031、及び液晶層4008を含む。本実施の形態では、基板に概略平行(すなわち水平な方向)な電界を生じさせて、基板と平行な面内で液晶分子を動かして、階調を制御する方式、を用いる。このような方式として、IPS(In Plane Switching)モードで用いる電極構成や、FFS(Fringe Field Switching)モードで用いる電極構成が適用できる。なお、第1の基板4001、第2の基板4006の外側にはそれぞれ偏光板4032、4033が設けられている。
【0263】
なお、第1の基板4001、第2の基板4006としては、透光性を有するガラス、プラスチックなどを用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【0264】
また4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層4008の膜厚(セルギャップ)を制御するために設けられている。なお球状のスペーサを用いていても良い。
【0265】
また、図26の液晶表示装置では、基板の外側(視認側)に偏光板を設けける例を示すが、偏光板は基板の内側に設けてもよい。偏光板の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光層を設けてもよい。
【0266】
層間膜である絶縁層4021は、透光性樹脂層である。また、層間膜である絶縁層4021の一部を遮光層4012とする。遮光層4012は、薄膜トランジスタ4010、4011を覆う。図26においては、薄膜トランジスタ4010、4011上方を覆うように遮光層4034が第2の基板4006側に設けられている。遮光層4012、及び遮光層4034を設けることにより、さらにコントラスト向上や薄膜トランジスタの安定化の効果を高めることができる。
【0267】
遮光層4034を設けると、薄膜トランジスタの半導体層へ入射する光の強度を減衰させることができ、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を防止し安定化する効果を得られる。
【0268】
薄膜トランジスタの保護膜として機能する絶縁層4020で覆う構成としてもよいが、特に限定されない。
【0269】
なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。
【0270】
また、平坦化絶縁膜として透光性の絶縁層をさらに形成する場合、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
【0271】
積層する絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層を材料液を用いて形成する場合、ベークする工程で同時に、半導体層のアニール(200℃〜400℃)を行ってもよい。絶縁層の焼成工程と半導体層のアニールを兼ねることで効率よく液晶表示装置を作製することが可能となる。
【0272】
画素電極層4030、共通電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【0273】
また、画素電極層4030、共通電極層4031として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。
【0274】
また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。
【0275】
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
【0276】
図26では、接続端子電極4015が、画素電極層4030と同じ導電膜から形成され、端子電極4016は、薄膜トランジスタ4010、4011のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
【0277】
接続端子電極4015は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。
【0278】
また図26においては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【0279】
図27は液晶表示装置の断面構造の一例であり、素子基板2600と対向基板2601がシール材2602により固着され、その間にTFT等を含む素子層2603、液晶層2604が設けられる。
【0280】
カラー表示を行う場合、バックライト部に複数種の発光色を射出する発光ダイオードを配置する。RGB方式の場合は、赤の発光ダイオード2910R、緑の発光ダイオード2910G、青の発光ダイオード2910Bを液晶表示装置の表示エリアを複数に分割した分割領域にそれぞれ配置する。
【0281】
対向基板2601の外側には偏光板2606が設けられ、素子基板2600の外側には偏光板2607、及び光学シート2613が配設されている。光源は赤の発光ダイオード2910R、緑の発光ダイオード2910G、青の発光ダイオード2910Bと反射板2611により構成され、回路基板2612に設けられたLED制御回路2912は、フレキシブル配線基板2609により素子基板2600の配線回路部2608と接続され、さらにコントロール回路や電源回路などの外部回路が組みこまれている。
【0282】
本実施の形態は、このLED制御回路2912によって個別にLEDを発光させることによって、フィールドシーケンシャル方式の液晶表示装置とする例を示したが特に限定されず、バックライトの光源として冷陰極管または白色LEDを用い、カラーフィルタを設けてもよい。
【0283】
また、本実施の形態では、IPSモードで用いる電極構成の例を示したが特に限定されず、TN(Twisted Nematic)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モードなどを用いることができる。
【0284】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0285】
(実施の形態11)
本実施の形態では、半導体装置として電子ペーパーの一例を示す。
【0286】
図28(A)は、アクティブマトリクス型の電子ペーパーを示す断面図である。半導体装置に用いられる表示部に配置される薄膜トランジスタ581としては、実施の形態2で示すSiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いる薄膜トランジスタと同様に作製できる。
【0287】
図28(A)の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
【0288】
基板580と基板596との間に封止される薄膜トランジスタ581はボトムゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン電極層によって第1の電極層587と、絶縁層583、584、585に形成する開口で接しており電気的に接続している。第1の電極層587と第2の電極層588との間には黒色領域590a及び白色領域590bを有し、周りに液体で満たされているキャビティ594を含む球形粒子589が設けられており、球形粒子589の周囲は樹脂等の充填材595で充填されている(図28(A)参照。)。
【0289】
本実施の形態においては、第1の電極層587が画素電極に相当し、第2の電極層588が共通電極に相当する。第2の電極層588は、薄膜トランジスタ581と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部において、一対の基板間に配置される導電性粒子を介して第2の電極層588と共通電位線とを電気的に接続することができる。
【0290】
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜200μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けられるマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具備する半導体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
【0291】
実施の形態2に示す工程により、SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いる薄膜トランジスタを作製することで、半導体装置として製造コストが低減された電子ペーパーを作製することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍(電子ブック)、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図28(B)に示す。
【0292】
図28(B)は、電子書籍2700の一例を示している。例えば、電子書籍2700は、筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【0293】
筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み込まれている。表示部2705および表示部2707は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部(図28(B)では表示部2705)に文章を表示し、左側の表示部(図28(B)では表示部2707)に画像を表示することができる。
【0294】
また、図28(B)では、筐体2701に操作部などを備えた例を示している。例えば、筐体2701において、電源2721、操作キー2723、スピーカ2725などを備えている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよびUSBケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成としてもよい。
【0295】
また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【0296】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0297】
(実施の形態12)
SiOxを含む酸化物半導体層をチャネル形成領域に用い、ソース領域またはドレイン領域として窒素を含ませた酸化物半導体を用いた薄膜トランジスタを含む半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【0298】
図29(A)は、テレビジョン装置9601の一例を示している。テレビジョン装置9601は、筐体に表示部9603が組み込まれている。表示部9603により、映像を表示することが可能である。また、ここでは、壁9600に固定して筐体の裏側を支持した構成を示している。
【0299】
テレビジョン装置9601の操作は、筐体が備える操作スイッチや、別体のリモコン操作機9610により行うことができる。リモコン操作機9610が備える操作キー9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示される映像を操作することができる。また、リモコン操作機9610に、当該リモコン操作機9610から出力する情報を表示する表示部9607を設ける構成としてもよい。
【0300】
なお、テレビジョン装置9601は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
【0301】
図29(B)は携帯型遊技機であり、筐体9881と筐体9891の2つの筐体で構成されており、連結部9893により、開閉可能に連結されている。筐体9881には表示部9882が組み込まれ、筐体9891には表示部9883が組み込まれている。また、図29(B)に示す携帯型遊技機は、その他、スピーカ部9884、記録媒体挿入部9886、LEDランプ9890、入力手段(操作キー9885、接続端子9887、センサ9888(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの)、マイクロフォン9889)等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図29(B)に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図29(B)に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
【0302】
図30(A)は、携帯電話機1000の一例を示している。携帯電話機1000は、筐体1001に組み込まれた表示部1002の他、操作ボタン1003、外部接続ポート1004、スピーカ1005、マイク1006などを備えている。
【0303】
図30(A)に示す携帯電話機1000は、表示部1002を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部1002を指などで触れることにより行うことができる。
【0304】
表示部1002の画面は主として3つのモードがある。第1は、画像の表示を主とする表示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示モードと入力モードの2つのモードが混合した表示+入力モードである。
【0305】
例えば、電話を掛ける、或いはメールを作成する場合は、表示部1002を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部1002の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
【0306】
また、携帯電話機1000内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機1000の向き(縦か横か)を判断して、表示部1002の画面表示を自動的に切り替えるようにすることができる。
【0307】
また、画面モードの切り替えは、表示部1002を触れること、又は筐体1001の操作ボタン1003の操作により行われる。また、表示部1002に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【0308】
また、入力モードにおいて、表示部1002の光センサで検出される信号を検知し、表示部1002のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【0309】
表示部1002は、イメージセンサとして機能させることもできる。例えば、表示部1002に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【0310】
図30(B)も携帯電話機の一例である。図30(B)の携帯電話機は、筐体9411に、表示部9412、及び操作ボタン9413を含む表示装置9410と、筐体9401に操作ボタン9402、外部入力端子9403、マイク9404、スピーカ9405、及び着信時に発光する発光部9406を含む通信装置9400とを有しており、表示機能を有する表示装置9410は電話機能を有する通信装置9400と矢印の2方向に脱着可能である。よって、表示装置9410と通信装置9400の短軸同士を取り付けることも、表示装置9410と通信装置9400の長軸同士を取り付けることもできる。また、表示機能のみを必要とする場合、通信装置9400より表示装置9410を取り外し、表示装置9410を単独で用いることもできる。通信装置9400と表示装置9410とは無線通信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッテリーを有する。
【0311】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【0312】
100:基板
101:ゲート電極層
102:ゲート絶縁層
103:SiOxを含む酸化物半導体層
104a、104b:ソース領域又はドレイン領域
105a、105b:ソース電極層及びドレイン電極層
106:保護絶縁層
160:薄膜トランジスタ
170:薄膜トランジスタ
【特許請求の範囲】
【請求項1】
絶縁表面上にゲート電極と、
SiOxを含む酸化物半導体層と、
前記ゲート電極と前記酸化物半導体層の間に絶縁層と、
前記SiOxを含む酸化物半導体層とソース電極層またはドレイン電極層との間にソース領域またはドレイン領域とを有し、
前記ソース領域またはドレイン領域は、酸窒化物材料である半導体装置。
【請求項2】
請求項1において、前記SiOxを含む酸化物半導体層は、錫を含むことを特徴とする半導体装置。
【請求項3】
請求項1または請求項2において、前記SiOxを含む酸化物半導体層は亜鉛を含むことを特徴とする半導体装置。
【請求項4】
請求項1乃至7のいずれか一において、前記SiOxを含む酸化物半導体層は、SiO2を0.1重量%以上20重量%以下含む酸化物半導体ターゲットを用いたスパッタ法で形成されることを特徴とする半導体装置。
【請求項5】
絶縁表面上にゲート電極を形成し、
前記ゲート電極上に絶縁層を形成し、
前記絶縁層上にSiO2を0.1重量%以上20重量%以下含む第1の酸化物半導体ターゲットを用いたスパッタ法でSiOxを含む酸化物半導体層を成膜し、
前記SiOxを含む酸化物半導体層上に窒素を含む雰囲気下で第2の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成する半導体装置の作製方法。
【請求項6】
請求項5において、前記酸窒化物層の形成後、さらに前記ゲート電極と重なる前記酸窒化物層の一部を除去して、前記SiOxを含む酸化物半導体層の一部を露呈させることを特徴とする半導体装置の作製方法。
【請求項7】
絶縁表面上にSiO2を0.1重量%以上20重量%以下含む第1の酸化物半導体ターゲットを用いたスパッタ法で成膜した後、
前記SiOxを含む酸化物半導体層上に窒素を含む雰囲気下で第2の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成し、
前記酸窒化物層を覆う絶縁層を形成し、
前記絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項1】
絶縁表面上にゲート電極と、
SiOxを含む酸化物半導体層と、
前記ゲート電極と前記酸化物半導体層の間に絶縁層と、
前記SiOxを含む酸化物半導体層とソース電極層またはドレイン電極層との間にソース領域またはドレイン領域とを有し、
前記ソース領域またはドレイン領域は、酸窒化物材料である半導体装置。
【請求項2】
請求項1において、前記SiOxを含む酸化物半導体層は、錫を含むことを特徴とする半導体装置。
【請求項3】
請求項1または請求項2において、前記SiOxを含む酸化物半導体層は亜鉛を含むことを特徴とする半導体装置。
【請求項4】
請求項1乃至7のいずれか一において、前記SiOxを含む酸化物半導体層は、SiO2を0.1重量%以上20重量%以下含む酸化物半導体ターゲットを用いたスパッタ法で形成されることを特徴とする半導体装置。
【請求項5】
絶縁表面上にゲート電極を形成し、
前記ゲート電極上に絶縁層を形成し、
前記絶縁層上にSiO2を0.1重量%以上20重量%以下含む第1の酸化物半導体ターゲットを用いたスパッタ法でSiOxを含む酸化物半導体層を成膜し、
前記SiOxを含む酸化物半導体層上に窒素を含む雰囲気下で第2の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成する半導体装置の作製方法。
【請求項6】
請求項5において、前記酸窒化物層の形成後、さらに前記ゲート電極と重なる前記酸窒化物層の一部を除去して、前記SiOxを含む酸化物半導体層の一部を露呈させることを特徴とする半導体装置の作製方法。
【請求項7】
絶縁表面上にSiO2を0.1重量%以上20重量%以下含む第1の酸化物半導体ターゲットを用いたスパッタ法で成膜した後、
前記SiOxを含む酸化物半導体層上に窒素を含む雰囲気下で第2の酸化物半導体ターゲットを用いたスパッタ法で酸窒化物層を形成し、
前記酸窒化物層を覆う絶縁層を形成し、
前記絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
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【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
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【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2010−192881(P2010−192881A)
【公開日】平成22年9月2日(2010.9.2)
【国際特許分類】
【出願番号】特願2010−4770(P2010−4770)
【出願日】平成22年1月13日(2010.1.13)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
【公開日】平成22年9月2日(2010.9.2)
【国際特許分類】
【出願日】平成22年1月13日(2010.1.13)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
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