半導体記憶装置、及びその製造方法
【課題】ダイオードの順方向特性を劣化させることなく逆方向特性を改善させる。
【解決手段】半導体記憶装置は、可変抵抗素子１９及びダイオードＤを有し、かつピラー状の第１及び第２のメモリセルと、第１のメモリセル及び第２のメモリセル間に設けられ、かつボイド２１を有する絶縁層２０とを含む。さらに、ダイオードＤの中央部は、その上部及び下部よりも幅が狭くなっている。
【解決手段】半導体記憶装置は、可変抵抗素子１９及びダイオードＤを有し、かつピラー状の第１及び第２のメモリセルと、第１のメモリセル及び第２のメモリセル間に設けられ、かつボイド２１を有する絶縁層２０とを含む。さらに、ダイオードＤの中央部は、その上部及び下部よりも幅が狭くなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及びその製造方法に係り、例えば記憶素子として可変抵抗素子を備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
同じデザインルール（Ｆ）でメモリデバイス密度を向上させる方法として、１ビットを形成するのに必要な面積を小さくすることが挙げられる。また、同じメモリ構造を縦方向に積層構造とすることで、同様にメモリデバイス密度を向上させることもできる。これらを達成する方法の一つとして、クロスポイント型のメモリセルが挙げられる。この構造では、上部配線と下部配線との交わるところに記憶領域を形成することで、１ビットあたりのセル面積を小さくすることができ、またその単純な構造から縦方向に積層するのにも適している。
【０００３】
クロスポイント型のメモリセルは、ＰＣＲＡＭ（phase change random access memory）やＲｅＲＡＭ（resistive random access memory）など、いわゆる可変抵抗素子と組み合わせることで、メモリ動作させることができる。上部配線と下部配線とに挟まれた記憶素子の抵抗値を書き換え／判別することで、“０”及び“１”の情報を記憶／読み出しすることができる。ただし、この場合、メモリ情報の誤読み出しを避けるため、記憶素子に加え、整流作用のあるダイオードを付加するのが一般的である。
【０００４】
クロスポイント側のメモリセルに用いられる代表的なダイオードとして、ＰＩＮダイオードが挙げられる。このＰＩＮダイオードでは、シリコンを用いてデバイスが形成される。Ｎ型半導体層とＰ型半導体層との間に、不純物が導入されない真性半導体層を形成することで、逆方向リーク電流を抑制し、逆方向への電圧耐圧を向上している。この真性半導体層の厚さを厚くすると、逆方向の特性は改善すると同時に順方向電流は減少する。また、Ｎ型半導体層やＰ型半導体層の不純物濃度を濃くすると、抵抗低下から順方向電流は増加するが、プロセス中の熱により不純物が真性半導体層へ拡散し逆方向の特性が劣化する。このように、様々な構造やプロセスの変更において、順方向と逆方向との特性はトレードオフの関係にある。
【０００５】
また、この種の関連技術として、高温時でもデータ保持特性が劣化しない相変化メモリ素子の構造が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−７８６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、ダイオードの順方向特性を劣化させることなく逆方向特性を改善させることが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、可変抵抗素子及びダイオードを有し、かつピラー状の第１及び第２のメモリセルと、前記第１のメモリセル及び前記第２のメモリセル間に設けられ、かつボイドを有する絶縁層とを具備し、前記ダイオードの中央部は、その上部及び下部よりも幅が狭い。
【０００９】
本発明の一態様に係る半導体記憶装置の製造方法は、配線層上に、ダイオード及び可変抵抗素子が積層されたメモリセルを形成する工程と、前記メモリセルをピラー状に加工する工程と、前記ダイオードの中央部を細くする工程とを具備する。
【発明の効果】
【００１０】
本発明によれば、ダイオードの順方向特性を劣化させることなく逆方向特性を改善させることが可能な半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示す平面図。
【図２】図１に示したＩ−Ｉ´線に沿った半導体記憶装置の断面図。
【図３】第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く半導体記憶装置の製造工程を示す平面図。
【図５】図３に続く半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く半導体記憶装置の製造工程を示す断面図。
【図１０】ＰＩＮダイオードＤのオン電流とオフ電流との関係を示すグラフ。
【図１１】デバイス寸法と最大くびれ量との関係を示す図。
【図１２】本発明の第２の実施形態に係る半導体記憶装置の構成を示す平面図。
【図１３】図１２に示したＩ−Ｉ´線に沿った半導体記憶装置の断面図。
【図１４】図１２に示したＩＩ−ＩＩ´線に沿った半導体記憶装置の断面図。
【図１５】第２の実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ´線に沿った断面図。
【図１６】図１５に続く半導体記憶装置の製造工程を示す平面図。
【図１７】図１６に続く半導体記憶装置の製造工程を示すＩ−Ｉ´線に沿った断面図。
【図１８】図１７に続く半導体記憶装置の製造工程を示すＩ−Ｉ´線に沿った断面図。
【図１９】図１８に続く半導体記憶装置の製造工程を示すＩ−Ｉ´線に沿った断面図。
【図２０】図１９に続く半導体記憶装置の製造工程を示すＩ−Ｉ´線に沿った断面図。
【図２１】図１９に続く半導体記憶装置の製造工程を示すＩＩ−ＩＩ´線に沿った断面図。
【図２２】図２１に続く半導体記憶装置の製造工程を示すＩＩ−ＩＩ´線に沿った断面図。
【図２３】図２２に続く半導体記憶装置の製造工程を示すＩＩ−ＩＩ´線に沿った断面図。
【図２４】本発明の第３の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図２５】図２４に続く半導体記憶装置の製造工程を示す断面図。
【図２６】図２５に続く半導体記憶装置の製造工程を示す断面図。
【図２７】図２６に続く半導体記憶装置の製造工程を示す断面図。
【図２８】本発明の第４の実施形態に係るスクリーニング方法を示すフローチャート。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す平面図である。図２は、図１に示したＩ−Ｉ´線に沿った半導体記憶装置の断面図である。本実施形態の半導体記憶装置は、可変抵抗素子をメモリセルに使用した抵抗変化型メモリである。
【００１４】
例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層１１が設けられている。層間絶縁層１１内には、それぞれがＸ方向に延在するように、複数の下部配線層が設けられている。下部配線層は、ワード線ＷＬに対応する。図１には、簡略化のために、３本のワード線ＷＬ１〜ＷＬ３を示している。
【００１５】
ワード線ＷＬの上方には、それぞれがＹ方向に延在するように、複数の上部配線層が設けられている。上部配線層は、ビット線ＢＬに対応する。図１には、簡略化のために、３本のビット線ＢＬ１〜ＢＬ３を示している。
【００１６】
複数のワード線ＷＬと複数のビット線ＢＬとの交差領域にはそれぞれ、複数のメモリセルＭＣが設けられている。すなわち、本実施形態の半導体記憶装置は、クロスポイント型の抵抗変化型メモリである。
【００１７】
メモリセルＭＣの平面形状は、特に制限されない。本実施形態では、メモリセルＭＣの平面形状は、例えば、円である。メモリセルＭＣは、ピラー状に形成されており、記憶素子としての可変抵抗素子１９と、整流素子としてのＰＩＮダイオードＤとが直列に接続されて構成されている。
【００１８】
具体的には、ワード線ＷＬ上には、金属がＰＩＮダイオードＤのシリコン（Ｓｉ）と反応するのを防ぐために、バリア膜１２が設けられている。バリア膜１２上には、Ｎ型半導体層１３、真性（intrinsic）半導体層（Ｉ層）１４、Ｐ型半導体層１５が順に積層されたＰＩＮダイオードＤが設けられている。ＰＩＮダイオードＤ上には、下部電極１６、記録層１７、上部電極１８が順に積層された可変抵抗素子１９が設けられている。可変抵抗素子１９上には、メモリセルＭＣを保護し、かつＣＭＰ（chemical mechanical polishing）工程時のストッパーとして機能する保護膜３２が設けられている。
【００１９】
記録層１７は、電圧又は電流が印加されることにより、少なくとも２値以上の抵抗値を、少なくとも室温にて双安定状態として取り得る。この２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現する。
【００２０】
ＰＩＮダイオードＤは、その上部及び下部よりも中央部の幅が狭くなっており、具体的には、Ｉ層１４の幅は、Ｎ型半導体層１３及びＰ型半導体層１５のそれよりも狭くなっている。換言すると、ＰＩＮダイオードＤは、その側面が凹状になっており、また、その中央部がくびれている。なお、メモリセルＭＣは、どの方向に切断した断面図も図２と同じであり、従って、ＰＩＮダイオードＤは、その中央部全体がくびれている。
【００２１】
層間絶縁層１１及びワード線ＷＬ上、かつメモリセルＭＣ間には、層間絶縁層２０が設けられている。層間絶縁層２０内かつＸ方向に隣接するメモリセルＭＣ間（具体的には、ＰＩＮダイオードＤ間）には、ボイド（void）２１が設けられている。同様に、層間絶縁層２０内かつＹ方向に隣接するメモリセルＭＣ間（具体的には、ＰＩＮダイオードＤ間）にも、ボイド（void）２１が設けられている。上部電極１８上及び層間絶縁層２０上には、ビット線ＢＬが設けられている。
【００２２】
（材料）
次に、半導体記憶装置を構成する各層の材料の一例について説明する。
【００２３】
上部配線層（ビット線ＢＬ）及び下部配線層（ワード線ＷＬ）としては、タングステン（Ｗ）やアルミニウム（Ａｌ）などと、窒化チタン（ＴｉＮ）などのバリア層との積層膜が用いられる。上部配線層及び下部配線層の厚さはそれぞれ、３０〜２００ｎｍ程度である。
【００２４】
バリア膜１２としては、窒化チタン（ＴｉＮ）や、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜などが用いられる。バリア膜１２の厚さは、３〜２０ｎｍ程度である。保護膜３２としては、例えばタングステン（Ｗ）が用いられる。保護膜３２の厚さは、２０〜１００ｎｍ程度である。
【００２５】
ＰＩＮダイオードＤとしては、シリコン（Ｓｉ）が用いられ、具体的には、ＰＩＮダイオードＤを構成するＮ型半導体層１３は、シリコン（Ｓｉ）にリン（Ｐ）などのドナーを導入して形成され、Ｉ層１４は、真性半導体からなり、Ｐ型半導体層１５は、シリコン（Ｓｉ）にホウ素（Ｂ）などのアクセプタを導入して形成される。ＰＩＮダイオードＤの厚さ（高さ）は、５０〜３００ｎｍ程度である。
【００２６】
下部電極１６としては、例えば、チタンシリサイドと窒化チタン（ＴｉＮ）との積層膜が用いられる。すなわち、窒化チタン（ＴｉＮ）とシリコン（Ｓｉ）との間にチタン（Ｔｉ）を挟み、このチタン（Ｔｉ）をシリサイド化することで、ＰＩＮダイオードＤと窒化チタン（ＴｉＮ）との界面に、チタンシリサイドを形成する。ＰＩＮダイオードＤと窒化チタン（ＴｉＮ）との界面にチタンシリサイドを設けることで、界面抵抗を下げることができる。上部電極１８としては、例えば、窒化チタン（ＴｉＮ）が用いられる。下部電極１６及び上部電極１８の厚さはそれぞれ、５〜３０ｎｍ程度である。層間絶縁層２０としては、例えば、酸化シリコン（ＳｉＯ２）が用いられる。
【００２７】
記録層１７としては、ＮｉＯｘ、ＣｏＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｅＯｘ、ＨｆＯｘ、ＺｒＯｘ、ＭｎＯｘ、ＣｒＯｘ、ＦｅＯｘ、ＣｒＯｘ、ＣｕＯｘなどが挙げられる。記録層１７の厚さは、２〜５０ｎｍ程度である。
【００２８】
（製造方法）
次に、図１及び図２のように構成された半導体記憶装置の製造方法の一例について、図面を参照しながら説明する。
【００２９】
図３に示すように、例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層１１を堆積する。続いて、ダマシン法によって、層間絶縁層１１内に、複数の下部配線層（ワード線ＷＬ）を形成する。すなわち、この層間絶縁層１１内に、ワード線ＷＬと同じ形状を有する複数の溝を形成する。続いて、これらの溝内に配線材料を堆積した後、この配線材料を溝部分だけ残すように層間絶縁層１１の上面を平坦化する。これにより、層間絶縁層１１内に、それぞれがＸ方向に延在するライン状の複数のワード線ＷＬが形成される。
【００３０】
続いて、ワード線ＷＬ及び層間絶縁層１１上に、バリア膜１２、ＰＩＮダイオードＤの材料（Ｎ型半導体層１３、Ｉ層１４及びＰ型半導体層１５）、下部電極１６、記録層１７、上部電極１８、保護膜３２を順に堆積する。ＰＩＮダイオードＤは、シリコン層を成膜中にリン（Ｐ）やホウ素（Ｂ）を含むソースガスを選択的に流すことで、Ｎ型半導体層、Ｐ型半導体層、不純物を含まない（又は不純物濃度が十分低い）真性半導体層を形成する。或いは、シリコン層を成膜後に、イオン注入によってＰＩＮダイオードＤを形成してもよい。
【００３１】
続いて、図４（平面図）及び図５（断面図）に示すように、リソグラフィ及びＲＩＥ（Reactive Ion Etching）法によって、保護膜３２上かつメモリセルＭＣの形成予定領域に、メモリセルＭＣの数に対応するハードマスク層３０を形成する。各ハードマスク層３０の平面形状は、メモリセルＭＣと同じ平面形状を有している。ハードマスク層３０としては、例えば、酸化シリコン、酸窒化シリコン又は窒化シリコンが用いられる。
【００３２】
続いて、図６に示すように、例えばＲＩＥ法によって、保護膜３２、上部電極１８、記録層１７、下部電極１６、Ｐ型半導体層１５、Ｉ層１４、Ｎ型半導体層１３、バリア膜１２をエッチングし、ピラー状の複数のメモリセルＭＣを形成する。
【００３３】
続いて、図７に示すように、アルカリ系溶液を用いたウエットエッチングによってＰＩＮダイオードＤを細くする。これにより、中央部がくびれたＰＩＮダイオードＤが形成される。アルカリ系溶液に対するシリコン（Ｓｉ）のエッチングレートは不純物濃度が高いほど遅いことが知られており、その結果、不純物濃度の低いＩ層１４がくびれたＰＩＮダイオードＤが形成される。このウエットエッチングに用いる溶液としては、トリメチル・2-オキシエチル・アンモニウム・ハイドロオキサイド（ＴＭ−Ｙ）や、水酸化カリウム（ＫＯＨ）などが用いられる。
【００３４】
なお、ピラー状のメモリセルＭＣを形成するためのＲＩＥ工程（図６の製造工程）において、エッチング条件を制御することで、中央部がくびれたＰＩＮダイオードＤを形成してもよい。このＲＩＥ工程は、例えば、エッチングガスを適宜変えることで制御可能である。具体的には、塩素（Ｃｌ２）とアルゴン（Ａｒ）との混合ガスを用いて、上部電極１８、記録層１７、下部電極１６を加工する。続いて、臭化水素（ＨＢｒ）と酸素（Ｏ２）との混合ガスを用いて、シリコン層（Ｐ型半導体層１５、Ｉ層１４、及びＮ型半導体層１３）を上から１／４程度加工する。その際、シリコン層の側壁には反応生成物が形成される。続いて、フッ素（Ｆ）をエッチングガスに混入してエッチングの等方成分を増やすことで、シリコン層を横方向にも削りながら２／４程度加工する。最後に、フッ素（Ｆ）をエッチングガスから除いて、シリコン層を１／４程度加工する。このようなＲＩＥ工程により、中央部がくびれたＰＩＮダイオードＤを形成することができる。
【００３５】
続いて、図８に示すように、メモリセルＭＣ間を埋め込むように、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層２０を試料全面に堆積する。これにより、メモリセルＭＣの下部及び上部は層間絶縁層２０で埋まり、一方、ＰＩＮダイオードＤの横には、ＰＩＮダイオードＤのくびれに起因してボイド２１が発生する。なお、このボイド２１を安定的に形成するためには、ＰＩＮダイオードＤの中央部が少なくとも３ｎｍ程度細くなっている必要がある。
【００３６】
続いて、図９に示すように、ＣＭＰ法によって、保護膜３２が露出するように、層間絶縁層２０を平坦化する。続いて、図１及び図２に示すように、保護膜３２上に配線材料を堆積し、この配線材料をリソグラフィ及びＲＩＥ法によってパターニングする。これにより、保護膜３２上に複数の上部配線層（ビット線ＢＬ）が形成される。このようにして、第１の実施形態に係る半導体記憶装置が製造される。
【００３７】
次に、本実施形態に係るＰＩＮダイオードＤの特性について説明する。ＰＩＮダイオードＤに順方向電圧を印加した場合に流れる順電流（forward current）は、ＰＩＮダイオードＤを構成するＮ型半導体層１３及びＰ型半導体層１５の体積に比例する。すなわち、ＰＩＮダイオードＤの順電流Ｉｆは以下の式で表される。
Ｉｆ ∝ Ｎ型半導体層及びＰ型半導体層の体積
一方、ＰＩＮダイオードＤに逆方向電圧を印加した場合に流れる逆電流（forward current）は、その主成分が表面リーク電流である。表面リーク電流は、ＰＩＮダイオードＤの表面欠陥、表面ラフネス、表面への付着物などに起因して発生し、ＰＩＮダイオードＤの表面領域を流れるリーク電流である。表面リーク電流は、ＰＩＮダイオードＤの周辺長に比例し、ＰＩＮダイオードＤの長さ（図２の縦方向の長さ）に反比例する。すなわち、ＰＩＮダイオードＤの逆電流Ｉｒは、半径ｒとすると、以下の式で表される。
Ｉｒ ∝ １／∫ｄｘ／２πｒ
図２に示す断面形状を有するＰＩＮダイオードＤは、Ｎ型半導体層１３及びＰ型半導体層１５の体積を減少させずに、ＰＩＮダイオードＤの中央部の周辺長を短くすることが可能となる。この結果、順電流を減少させずに、表面リーク電流を低減することができる。
【００３８】
最小加工寸法（minimum feature size）が例えば４５ｎｍで形成されたデバイスを考える。２０％程度の誤差を考慮すると、メモリセルＭＣのサイズ（すなわち、ＰＩＮダイオードＤのサイズ）は、“４５ｎｍ±１０ｎｍ”となる。このサイズを有するＰＩＮダイオードＤについて順電流と逆電流との評価を行った。
【００３９】
図１０は、４５ｎｍのサイズを有するＰＩＮダイオードＤの順電流（オン電流）と逆電流（オフ電流）との関係を示すグラフである。横軸がオン電流、縦軸がオフ電流を表しており、これらの単位は任意単位（arbitrary unit）である。図１０には、くびれなし（くびれ量がゼロ）、くびれ量が１０ｎｍ、くびれ量が２０ｎｍの３つの場合のグラフを載せている。
【００４０】
図１０によって、同じオン電流に対して３つのグラフのオフ電流を比較することができる。図１０から、くびれ量を大きくするにつれて、オフ電流すなわち表面リーク電流を低減できることが確認できる。すなわち、ＰＩＮダイオードＤは、くびれ量が大きいほど、リーク特性が改善する。
【００４１】
実際の加工を考えると、ＰＩＮダイオードＤが曲がったり、或いは折れたりせずに、安定的にＰＩＮダイオードＤを加工できる必要があり、また、加工後の機械的応力に耐えられる必要がある。これらの条件を考慮すると、ＰＩＮダイオードＤのくびれ部分での許容最小幅は５ｎｍ程度必要である。
【００４２】
図１１は、デバイス寸法が４５ｎｍ、３５ｎｍ、２５ｎｍの３つの場合における最大くびれ量を示す図である。リソグラフィ時の寸法バラツキや加工バラツキにより、デバイス寸法は、１５％〜２０％程度の誤差を有する。図１１は、デバイス寸法の誤差が２０％程度である場合の計算結果である。ＰＩＮダイオードＤのくびれ部分での許容最小幅は、全てのデバイス寸法において５ｎｍ程度である。最大くびれ量とは、デバイス寸法から最大くびれ部分の幅を引いた値であり、また、括弧内は片側のくびれ量を表している。
【００４３】
例えばデバイス寸法が２５ｎｍの場合、誤差は“２５×０．２＝５ｎｍ”、最大くびれ量は“２５×０．８−５＝１５ｎｍ”、片側のくびれ量は最大くびれ量の概略半分“８ｎｍ”である。すなわち、デバイス寸法が２５ｎｍの場合、“１５ｎｍ”が最大限くびれさせることのできる量となる。
【００４４】
纏めると、ＰＩＮダイオードＤの最大くびれ量は、ダイオードのサイズを“Ｌ”ｎｍ、中央部の許容最小幅を５ｎｍ、製造誤差をサイズ“Ｌ”の１５乃至２０％とすると、“Ｌ−５−誤差”ｎｍである。前述したように、ボイド２１を安定的に形成するためには、ＰＩＮダイオードＤの中央部のくびれ量は少なくとも３ｎｍ程度必要である。この条件を合わせると、ＰＩＮダイオードＤのくびれ量は、
３ｎｍ乃至“Ｌ−５−誤差”ｎｍ
の範囲に設定される。
【００４５】
以上詳述したように第１の実施形態では、ＰＩＮダイオードＤと可変抵抗素子１９とを積層しかつ直列に接続してメモリセルＭＣを構成し、複数のワード線ＷＬと複数のビット線ＢＬとの交差領域にそれぞれ、複数個のメモリセルＭＣをマトリクス状に配置する。そして、ＰＩＮダイオードＤは、その上部及び下部よりも中央部の幅が狭くなるように、すなわち中央部がくびれるように形成される。さらに、最隣接するメモリセルＭＣ間の層間絶縁層２０内にボイド２１を形成するようにしている。
【００４６】
従って第１の実施形態によれば、以下の効果を得ることができる。
第１に、下部電極１６とＰ型半導体層１５との界面の面積を広く保つことができるため、コンタクト抵抗上昇を抑制できる。同様に、バリア膜１２とＮ型半導体層１３との界面の面積を広く保つことができるため、コンタクト抵抗上昇を抑制できる。
第２に、抵抗として働く上部及び下部の高濃度層（Ｎ型半導体層１３及びＰ型半導体層１５）の体積を大きく保つことができるため、ＰＩＮダイオードＤの抵抗上昇を抑制できる。
第３に、ＰＩＮダイオードＤの中央部の周辺長を短くし、かつ、電流が流れる方向のＰＩＮダイオードＤの長さを長くすることで、表面リーク電流に起因する逆方向のリーク電流を抑制できる。これら第１乃至第３の効果の結果、ＰＩＮダイオードＤの順電流が低減するのを防ぎつつ、逆方向のリーク電流を抑制することができる。
【００４７】
第４に、デバイスサイズが小さくなった時に、隣接するビット間の干渉がより顕在化する。ここで、第１の実施形態では、最隣接するメモリセルＭＣ間にボイド２１が存在する。このボイド２１は絶縁性が高いため、メモリセル間の熱的、電気的干渉を抑制できる。この結果、メモリセル密度を高くした場合でも、不良及び誤動作の少ない半導体記憶装置を構成することができる。
【００４８】
（第２の実施形態）
第２の実施形態は、第１の実施形態と異なる製造方法によって半導体記憶装置を製造するようにしている。この第２の実施形態の製造方法に起因して、ボイドの位置やＰＩＮダイオードＤの形状が第１の実施形態と異なっている。
【００４９】
図１２は、本発明の第２の実施形態に係る半導体記憶装置の構成を示す平面図である。図１３は、図１２に示したＩ−Ｉ´線に沿った半導体記憶装置の断面図である。図１４は、図１２に示したＩＩ−ＩＩ´線に沿った半導体記憶装置の断面図である。
【００５０】
例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層１１が設けられている。層間絶縁層１１上には、金属が層間絶縁層１１へ拡散するのを防ぐためのバリア膜３１を介して、それぞれがＸ方向に延在するように、複数の下部配線層（ワード線ＷＬ）が設けられている。バリア膜３１としては、窒化チタン（ＴｉＮ）や、窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層膜などが用いられる。バリア膜３１の厚さは、３〜２０ｎｍ程度である。ワード線ＷＬの上方には、それぞれがＹ方向に延在するように、複数の上部配線層（ビット線ＢＬ）が設けられている。
【００５１】
複数のワード線ＷＬと複数のビット線ＢＬとの交差領域にはそれぞれ、複数のメモリセルＭＣが設けられている。メモリセルＭＣの平面形状は、四角形である。メモリセルＭＣは、ピラー状に形成されており、記憶素子としての可変抵抗素子１９と、整流素子としてのＰＩＮダイオードＤとが直列に接続されて構成されている。
【００５２】
具体的には、ワード線ＷＬ上には、金属がＰＩＮダイオードＤのシリコン（Ｓｉ）と反応するのを防ぐために、バリア膜１２が設けられている。バリア膜１２上には、ＰＩＮダイオードＤが設けられている。ＰＩＮダイオードＤ上には、可変抵抗素子１９が設けられている。可変抵抗素子１９上には、メモリセルＭＣを保護し、かつＣＭＰ工程時のストッパーとして機能する保護膜３２が設けられている。
【００５３】
層間絶縁層１１及びワード線ＷＬ上、かつメモリセルＭＣ間には、層間絶縁層２０が設けられている。層間絶縁層２０内かつＸ方向に隣接するメモリセルＭＣ間（具体的には、ＰＩＮダイオードＤ間）には、ボイド（void）２１が設けられている。なお、第２の実施形態では、第１の実施形態と異なり、Ｙ方向に隣接するメモリセルＭＣ間には、ボイドが存在しない。保護膜３２上及び層間絶縁層２０上には、ビット線ＢＬが設けられている。
【００５４】
図１４に示すように、ＰＩＮダイオードＤのＸ方向断面は、その上部及び下部よりも中央部の幅が狭くなっている。換言すると、ＰＩＮダイオードＤは、その中央部がくびれている。くびれ量の条件は、第１の実施形態と同じである。
【００５５】
一方、図１３に示すように、メモリセルＭＣのＹ方向断面は、順テーパ形状である。すなわち、ＰＩＮダイオードＤのＹ方向断面は、その中央部がくびれていない。
【００５６】
（製造方法）
次に、図１２乃至図１４のように構成された半導体記憶装置の製造方法の一例について、図面を参照しながら説明する。
【００５７】
図１５に示すように、例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層１１を堆積する。続いて、層間絶縁層１１上に、バリア膜３１、下部配線層（ワード線ＷＬ）、バリア膜１２、ＰＩＮダイオードＤの材料（Ｎ型半導体層１３、Ｉ層１４及びＰ型半導体層１５）、下部電極１６、記録層１７、上部電極１８、保護膜３２を順に堆積する。
【００５８】
続いて、図１６（平面図）及び図１７（断面図）に示すように、リソグラフィ及びＲＩＥ法によって、保護膜３２上に、図１２の複数のワード線ＷＬと同じ平面形状を有するライン状の複数のハードマスク層３０を形成する。ハードマスク層３０としては、例えば、酸化シリコン、酸窒化シリコン又は窒化シリコンが用いられる。
【００５９】
続いて、図１８に示すように、例えばＲＩＥ法によって、保護膜３２、上部電極１８、記録層１７、下部電極１６、Ｐ型半導体層１５、Ｉ層１４、Ｎ型半導体層１３、バリア膜１２、ワード線ＷＬ、バリア膜３１をエッチングし、積層膜をライン状に分割する。この時、ライン状積層膜の各々は、そのＹ方向断面が順テーパ形状を有している。
【００６０】
続いて、図１９に示すように、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層２０−１を試料全面に堆積する。続いて、保護膜３２をストッパーとして用いて、ＣＭＰ法によって、層間絶縁層２０−１の上面を平坦化する。これにより、ライン状積層膜間が層間絶縁層２０−１によって埋め込まれる。この時、層間絶縁層２０−１内には、ボイドが形成されない。
【００６１】
続いて、図２０（Ｙ方向断面）及び図２１（Ｘ方向断面）に示すように、保護膜３２上及び層間絶縁層２０−１上に、上部配線層（ビット線ＢＬ）を堆積する。続いて、リソグラフィ及びＲＩＥ法によって、ビット線ＢＬ上に、図１２の複数のビット線ＢＬと同じ平面形状を有するライン状の複数のハードマスク層３３を形成する。ハードマスク層３３としては、例えば、酸化シリコン、酸窒化シリコン又は窒化シリコンが用いられる。
【００６２】
続いて、図２２に示すように、ＲＩＥ法によって、ビット線ＢＬ、保護膜３２、上部電極１８、記録層１７、下部電極１６、Ｐ型半導体層１５、Ｉ層１４、Ｎ型半導体層１３、バリア膜１２、およびビット線ＢＬ間の下に存在する層間絶縁層２０−１をエッチングする。これにより、ピラー状の複数のメモリセルＭＣが形成される。この時、エッチング条件を制御して、ＰＩＮダイオードＤを細くすることで、中央部がくびれたＰＩＮダイオードＤを形成する。なお、第１の実施形態で説明したように、ＲＩＥ工程によってＸ方向断面が順テーパ形状のメモリセルＭＣを形成した後、アルカリ系溶液を用いたウエットエッチングによって中央部がくびれたＰＩＮダイオードＤを形成するようにしてもよい。
【００６３】
続いて、図２３に示すように、メモリセルＭＣ間を埋め込むように、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層２０−２を試料全面に堆積する。これにより、メモリセルＭＣの下部及び上部は層間絶縁層２０−２で埋まり、一方、ＰＩＮダイオードＤの横には、ＰＩＮダイオードＤのくびれに起因してボイド２１が発生する。なお、このボイド２１を安定的に形成するためには、ＰＩＮダイオードＤの中央部が少なくとも３ｎｍ程度細くなっている必要がある。
【００６４】
続いて、図１４に示すように、ＣＭＰ法によって、ビット線ＢＬが露出するように、層間絶縁層２０を平坦化する。このようにして、第２の実施形態に係る半導体記憶装置が製造される。
【００６５】
以上詳述したように第２の実施形態では、ワード線ＷＬ及びビット線ＢＬを加工する２回のＲＩＥ工程を利用してピラー状のメモリセルＭＣを形成するようにしている。また、Ｘ方向断面において、ＰＩＮダイオードＤは、その上部及び下部よりも中央部の幅が狭くなるように、すなわち中央部がくびれるように形成される。さらに、Ｘ方向に隣接するメモリセルＭＣ間にボイド２１を形成するようにしている。
【００６６】
従って第２の実施形態によれば、製造工程を少なくしつつ、メモリセルＭＣの微細化及び高集積化か可能となる。これにより、製造コストを低減することができる。その他の効果は、第１の実施形態と同じである。
【００６７】
なお、本実施形態では、下部配線層（ワード線ＷＬ）及び上部配線層（ビット線ＢＬ）はそれぞれ、ＲＩＥ法によって形成しているが、これらの配線層をダマシン法によって形成するようにしてもよい。
【００６８】
（第３の実施形態）
第３の実施形態は、第１の実施形態と異なる製造方法によって半導体記憶装置を製造するようにしている。すなわち、可変抵抗素子１９への加工ダメージを低減しつつ、中央部がくびれたＰＩＮダイオードＤを形成するようにしている。
【００６９】
図５までの製造工程は、第１の実施形態と同じである。続いて、図２４に示すように、例えばＲＩＥ法によって、保護膜３２、上部電極１８、記録層１７、下部電極１６をエッチングし、Ｐ型半導体層１５の上面を露出させる。続いて、可変抵抗素子１９の周囲に、例えば窒化シリコン（ＳｉＮ）からなる側壁４０を形成する。
【００７０】
続いて、図２６に示すように、ＲＩＥ法によって、Ｐ型半導体層１５、Ｉ層１４、Ｎ型半導体層１３、バリア膜１２をエッチングする。これにより、ピラー状の複数のメモリセルＭＣが形成される。
【００７１】
続いて、図２７に示すように、アルカリ系溶液を用いたウエットエッチングによってＰＩＮダイオードＤを細くすることで、中央部がくびれたＰＩＮダイオードＤを形成する。この時、可変抵抗素子１９は側壁４０で囲まれているため、可変抵抗素子１９への加工ダメージを防ぐことができる。なお、ピラー状のＰＩＮダイオードＤを形成するためのＲＩＥ工程（図２６の製造工程）において、エッチング条件を制御することで、中央部がくびれたＰＩＮダイオードＤを形成してもよい。以降の製造工程は、第１の実施形態と同じである。
【００７２】
以上詳述したように第３の実施形態では、まず、可変抵抗素子１９のみを加工し、続いて、可変抵抗素子１９の周囲に側壁４０を形成して可変抵抗素子１９を保護するようにしている。その後に、ＰＩＮダイオードＤの加工を行っている。
【００７３】
従って第３の実施形態によれば、可変抵抗素子１９、特に記録層１７への加工ダメージを懸念することなく、中央部がくびれたＰＩＮダイオードＤを形成することができる。また、可変抵抗素子１９の特性劣化を防ぐことができる。なお、第３の実施形態の製造方法を第２の実施形態に適用することも可能である。
【００７４】
（第４の実施形態）
第１乃至第３の実施形態で示した半導体記憶装置は、複数のワード線ＷＬと複数のビット線ＢＬとの交差領域に、マトリクス状に配置された複数のメモリセルＭＣを備えている。また、各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの間に直列に接続された可変抵抗素子１９及びＰＩＮダイオードＤを備えている。
【００７５】
このようなクロスポイント型の半導体記憶装置では、１本のワード線ＷＬ、又は１本のビット線ＢＬには、複数のビットが存在している。例えば、ある１ビットにおいて、シリコン（Ｓｉ）中の結晶欠陥などによってＰＩＮダイオードＤがショート、或いは記録層１７の欠陥によりショートした場合を考える。この時、このビットは、これに対応するワード線ＷＬとビット線ＢＬとがショートして不良となるが、このビットに電圧差が掛かった時には常に電流が流れるため、同じワード線ＷＬ及びビット線ＢＬに繋がった他のビットも読み出しの時に不良となる。コスト削減のためには、大きなメモリセルアレイを形成する必要があるが、このような完全にショートしたビットが発生すると、長いビット線ＢＬ及びワード線ＷＬに繋がったビットが同時に多数不良することになり、製造歩留まりを低下させる大きな原因となりえる。
【００７６】
ここで、第１乃至第３の実施形態で示したＰＩＮダイオードＤは、その上部及び下部よりも中央部の幅が狭くなっている。ＰＩＮダイオードＤのうち中央部の細い領域では、電流密度が上部及び下部の領域よりも高くなる。このため、ＰＩＮダイオードＤに電流を流した際、選択的に中央部を発熱させることができる。もし、メモリセルＭＣにショート不良が発生した場合、これに電流を流すことでＰＩＮダイオードＤを破断する。これにより、ショート箇所をオープンさせることができるため、ビット線ＢＬ及びワード線ＷＬに渡る不良を阻止することができる。
【００７７】
図２８は、半導体記憶装置におけるショート不良のスクリーニング方法を示すフローチャートである。
【００７８】
まず、半導体記憶装置のテストを行い、不良ビットを検出する（ステップＳ１００）。続いて、不良ビットに所定電圧を所定時間印加することで、不良ビットのＰＩＮダイオードＤを破断する（ステップＳ１０１）。
【００７９】
具体的には、不良ビットに繋がる選択ビット線及び選択ワード線にそれぞれ、例えば、３Ｖ及び０Ｖを、時間にして１００μｓ程度印加する。一方、選択ビット線及び選択ワード線以外の非選択ビット線及び非選択ワード線にはそれぞれ、０Ｖ及び３Ｖを印加する。これにより、不良ビットのＰＩＮダイオードＤのみが選択的に破断される。
【００８０】
続いて、不良ビットのＰＩＮダイオードＤが破断されたのを確認、すなわち、ショート箇所がオープンになっているのを確認する（ステップＳ１０２）。ショート箇所がオープンになっていない場合には、再度ステップＳ１０１の処理を実行する。また、不良ビットが複数存在する場合は、ステップＳ１０１の破断処理を不良ビットごとに行う。
【００８１】
以上詳述したように第４の実施形態によれば、第１乃至第３の実施形態で示した半導体記憶装置を用いることで、不良ビットが発生した場合に、この不良ビットに繋がるビット線及びワード線が全て不良になるのを防ぐことができる。この結果、製造歩留まりの低下を防ぐことができる。
【００８２】
なお、各実施形態では、ＲｅＲＡＭ（resistive random access memory）を一例に挙げて説明しているが、これに限定されるものではなく、ＰＣＲＡＭ（phase change random access memory）など他の抵抗変化型メモリに適用可能であることは勿論である。
【００８３】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００８４】
ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、Ｄ…ＰＩＮダイオード、１１…層間絶縁層、１２，３１…バリア膜、１３…Ｎ型半導体層、１４…真性半導体層、１５…Ｐ型半導体層、１６…下部電極、１７…記録層、１８…上部電極、１９…可変抵抗素子、２０…層間絶縁層、２１…ボイド、３０，３３…ハードマスク層、３２…保護膜、４０…側壁。
【技術分野】
【０００１】
本発明は、半導体記憶装置、及びその製造方法に係り、例えば記憶素子として可変抵抗素子を備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
同じデザインルール（Ｆ）でメモリデバイス密度を向上させる方法として、１ビットを形成するのに必要な面積を小さくすることが挙げられる。また、同じメモリ構造を縦方向に積層構造とすることで、同様にメモリデバイス密度を向上させることもできる。これらを達成する方法の一つとして、クロスポイント型のメモリセルが挙げられる。この構造では、上部配線と下部配線との交わるところに記憶領域を形成することで、１ビットあたりのセル面積を小さくすることができ、またその単純な構造から縦方向に積層するのにも適している。
【０００３】
クロスポイント型のメモリセルは、ＰＣＲＡＭ（phase change random access memory）やＲｅＲＡＭ（resistive random access memory）など、いわゆる可変抵抗素子と組み合わせることで、メモリ動作させることができる。上部配線と下部配線とに挟まれた記憶素子の抵抗値を書き換え／判別することで、“０”及び“１”の情報を記憶／読み出しすることができる。ただし、この場合、メモリ情報の誤読み出しを避けるため、記憶素子に加え、整流作用のあるダイオードを付加するのが一般的である。
【０００４】
クロスポイント側のメモリセルに用いられる代表的なダイオードとして、ＰＩＮダイオードが挙げられる。このＰＩＮダイオードでは、シリコンを用いてデバイスが形成される。Ｎ型半導体層とＰ型半導体層との間に、不純物が導入されない真性半導体層を形成することで、逆方向リーク電流を抑制し、逆方向への電圧耐圧を向上している。この真性半導体層の厚さを厚くすると、逆方向の特性は改善すると同時に順方向電流は減少する。また、Ｎ型半導体層やＰ型半導体層の不純物濃度を濃くすると、抵抗低下から順方向電流は増加するが、プロセス中の熱により不純物が真性半導体層へ拡散し逆方向の特性が劣化する。このように、様々な構造やプロセスの変更において、順方向と逆方向との特性はトレードオフの関係にある。
【０００５】
また、この種の関連技術として、高温時でもデータ保持特性が劣化しない相変化メモリ素子の構造が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−７８６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、ダイオードの順方向特性を劣化させることなく逆方向特性を改善させることが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、可変抵抗素子及びダイオードを有し、かつピラー状の第１及び第２のメモリセルと、前記第１のメモリセル及び前記第２のメモリセル間に設けられ、かつボイドを有する絶縁層とを具備し、前記ダイオードの中央部は、その上部及び下部よりも幅が狭い。
【０００９】
本発明の一態様に係る半導体記憶装置の製造方法は、配線層上に、ダイオード及び可変抵抗素子が積層されたメモリセルを形成する工程と、前記メモリセルをピラー状に加工する工程と、前記ダイオードの中央部を細くする工程とを具備する。
【発明の効果】
【００１０】
本発明によれば、ダイオードの順方向特性を劣化させることなく逆方向特性を改善させることが可能な半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示す平面図。
【図２】図１に示したＩ−Ｉ´線に沿った半導体記憶装置の断面図。
【図３】第１の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く半導体記憶装置の製造工程を示す平面図。
【図５】図３に続く半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く半導体記憶装置の製造工程を示す断面図。
【図１０】ＰＩＮダイオードＤのオン電流とオフ電流との関係を示すグラフ。
【図１１】デバイス寸法と最大くびれ量との関係を示す図。
【図１２】本発明の第２の実施形態に係る半導体記憶装置の構成を示す平面図。
【図１３】図１２に示したＩ−Ｉ´線に沿った半導体記憶装置の断面図。
【図１４】図１２に示したＩＩ−ＩＩ´線に沿った半導体記憶装置の断面図。
【図１５】第２の実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ´線に沿った断面図。
【図１６】図１５に続く半導体記憶装置の製造工程を示す平面図。
【図１７】図１６に続く半導体記憶装置の製造工程を示すＩ−Ｉ´線に沿った断面図。
【図１８】図１７に続く半導体記憶装置の製造工程を示すＩ−Ｉ´線に沿った断面図。
【図１９】図１８に続く半導体記憶装置の製造工程を示すＩ−Ｉ´線に沿った断面図。
【図２０】図１９に続く半導体記憶装置の製造工程を示すＩ−Ｉ´線に沿った断面図。
【図２１】図１９に続く半導体記憶装置の製造工程を示すＩＩ−ＩＩ´線に沿った断面図。
【図２２】図２１に続く半導体記憶装置の製造工程を示すＩＩ−ＩＩ´線に沿った断面図。
【図２３】図２２に続く半導体記憶装置の製造工程を示すＩＩ−ＩＩ´線に沿った断面図。
【図２４】本発明の第３の実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図２５】図２４に続く半導体記憶装置の製造工程を示す断面図。
【図２６】図２５に続く半導体記憶装置の製造工程を示す断面図。
【図２７】図２６に続く半導体記憶装置の製造工程を示す断面図。
【図２８】本発明の第４の実施形態に係るスクリーニング方法を示すフローチャート。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す平面図である。図２は、図１に示したＩ−Ｉ´線に沿った半導体記憶装置の断面図である。本実施形態の半導体記憶装置は、可変抵抗素子をメモリセルに使用した抵抗変化型メモリである。
【００１４】
例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層１１が設けられている。層間絶縁層１１内には、それぞれがＸ方向に延在するように、複数の下部配線層が設けられている。下部配線層は、ワード線ＷＬに対応する。図１には、簡略化のために、３本のワード線ＷＬ１〜ＷＬ３を示している。
【００１５】
ワード線ＷＬの上方には、それぞれがＹ方向に延在するように、複数の上部配線層が設けられている。上部配線層は、ビット線ＢＬに対応する。図１には、簡略化のために、３本のビット線ＢＬ１〜ＢＬ３を示している。
【００１６】
複数のワード線ＷＬと複数のビット線ＢＬとの交差領域にはそれぞれ、複数のメモリセルＭＣが設けられている。すなわち、本実施形態の半導体記憶装置は、クロスポイント型の抵抗変化型メモリである。
【００１７】
メモリセルＭＣの平面形状は、特に制限されない。本実施形態では、メモリセルＭＣの平面形状は、例えば、円である。メモリセルＭＣは、ピラー状に形成されており、記憶素子としての可変抵抗素子１９と、整流素子としてのＰＩＮダイオードＤとが直列に接続されて構成されている。
【００１８】
具体的には、ワード線ＷＬ上には、金属がＰＩＮダイオードＤのシリコン（Ｓｉ）と反応するのを防ぐために、バリア膜１２が設けられている。バリア膜１２上には、Ｎ型半導体層１３、真性（intrinsic）半導体層（Ｉ層）１４、Ｐ型半導体層１５が順に積層されたＰＩＮダイオードＤが設けられている。ＰＩＮダイオードＤ上には、下部電極１６、記録層１７、上部電極１８が順に積層された可変抵抗素子１９が設けられている。可変抵抗素子１９上には、メモリセルＭＣを保護し、かつＣＭＰ（chemical mechanical polishing）工程時のストッパーとして機能する保護膜３２が設けられている。
【００１９】
記録層１７は、電圧又は電流が印加されることにより、少なくとも２値以上の抵抗値を、少なくとも室温にて双安定状態として取り得る。この２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現する。
【００２０】
ＰＩＮダイオードＤは、その上部及び下部よりも中央部の幅が狭くなっており、具体的には、Ｉ層１４の幅は、Ｎ型半導体層１３及びＰ型半導体層１５のそれよりも狭くなっている。換言すると、ＰＩＮダイオードＤは、その側面が凹状になっており、また、その中央部がくびれている。なお、メモリセルＭＣは、どの方向に切断した断面図も図２と同じであり、従って、ＰＩＮダイオードＤは、その中央部全体がくびれている。
【００２１】
層間絶縁層１１及びワード線ＷＬ上、かつメモリセルＭＣ間には、層間絶縁層２０が設けられている。層間絶縁層２０内かつＸ方向に隣接するメモリセルＭＣ間（具体的には、ＰＩＮダイオードＤ間）には、ボイド（void）２１が設けられている。同様に、層間絶縁層２０内かつＹ方向に隣接するメモリセルＭＣ間（具体的には、ＰＩＮダイオードＤ間）にも、ボイド（void）２１が設けられている。上部電極１８上及び層間絶縁層２０上には、ビット線ＢＬが設けられている。
【００２２】
（材料）
次に、半導体記憶装置を構成する各層の材料の一例について説明する。
【００２３】
上部配線層（ビット線ＢＬ）及び下部配線層（ワード線ＷＬ）としては、タングステン（Ｗ）やアルミニウム（Ａｌ）などと、窒化チタン（ＴｉＮ）などのバリア層との積層膜が用いられる。上部配線層及び下部配線層の厚さはそれぞれ、３０〜２００ｎｍ程度である。
【００２４】
バリア膜１２としては、窒化チタン（ＴｉＮ）や、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜などが用いられる。バリア膜１２の厚さは、３〜２０ｎｍ程度である。保護膜３２としては、例えばタングステン（Ｗ）が用いられる。保護膜３２の厚さは、２０〜１００ｎｍ程度である。
【００２５】
ＰＩＮダイオードＤとしては、シリコン（Ｓｉ）が用いられ、具体的には、ＰＩＮダイオードＤを構成するＮ型半導体層１３は、シリコン（Ｓｉ）にリン（Ｐ）などのドナーを導入して形成され、Ｉ層１４は、真性半導体からなり、Ｐ型半導体層１５は、シリコン（Ｓｉ）にホウ素（Ｂ）などのアクセプタを導入して形成される。ＰＩＮダイオードＤの厚さ（高さ）は、５０〜３００ｎｍ程度である。
【００２６】
下部電極１６としては、例えば、チタンシリサイドと窒化チタン（ＴｉＮ）との積層膜が用いられる。すなわち、窒化チタン（ＴｉＮ）とシリコン（Ｓｉ）との間にチタン（Ｔｉ）を挟み、このチタン（Ｔｉ）をシリサイド化することで、ＰＩＮダイオードＤと窒化チタン（ＴｉＮ）との界面に、チタンシリサイドを形成する。ＰＩＮダイオードＤと窒化チタン（ＴｉＮ）との界面にチタンシリサイドを設けることで、界面抵抗を下げることができる。上部電極１８としては、例えば、窒化チタン（ＴｉＮ）が用いられる。下部電極１６及び上部電極１８の厚さはそれぞれ、５〜３０ｎｍ程度である。層間絶縁層２０としては、例えば、酸化シリコン（ＳｉＯ２）が用いられる。
【００２７】
記録層１７としては、ＮｉＯｘ、ＣｏＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｅＯｘ、ＨｆＯｘ、ＺｒＯｘ、ＭｎＯｘ、ＣｒＯｘ、ＦｅＯｘ、ＣｒＯｘ、ＣｕＯｘなどが挙げられる。記録層１７の厚さは、２〜５０ｎｍ程度である。
【００２８】
（製造方法）
次に、図１及び図２のように構成された半導体記憶装置の製造方法の一例について、図面を参照しながら説明する。
【００２９】
図３に示すように、例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層１１を堆積する。続いて、ダマシン法によって、層間絶縁層１１内に、複数の下部配線層（ワード線ＷＬ）を形成する。すなわち、この層間絶縁層１１内に、ワード線ＷＬと同じ形状を有する複数の溝を形成する。続いて、これらの溝内に配線材料を堆積した後、この配線材料を溝部分だけ残すように層間絶縁層１１の上面を平坦化する。これにより、層間絶縁層１１内に、それぞれがＸ方向に延在するライン状の複数のワード線ＷＬが形成される。
【００３０】
続いて、ワード線ＷＬ及び層間絶縁層１１上に、バリア膜１２、ＰＩＮダイオードＤの材料（Ｎ型半導体層１３、Ｉ層１４及びＰ型半導体層１５）、下部電極１６、記録層１７、上部電極１８、保護膜３２を順に堆積する。ＰＩＮダイオードＤは、シリコン層を成膜中にリン（Ｐ）やホウ素（Ｂ）を含むソースガスを選択的に流すことで、Ｎ型半導体層、Ｐ型半導体層、不純物を含まない（又は不純物濃度が十分低い）真性半導体層を形成する。或いは、シリコン層を成膜後に、イオン注入によってＰＩＮダイオードＤを形成してもよい。
【００３１】
続いて、図４（平面図）及び図５（断面図）に示すように、リソグラフィ及びＲＩＥ（Reactive Ion Etching）法によって、保護膜３２上かつメモリセルＭＣの形成予定領域に、メモリセルＭＣの数に対応するハードマスク層３０を形成する。各ハードマスク層３０の平面形状は、メモリセルＭＣと同じ平面形状を有している。ハードマスク層３０としては、例えば、酸化シリコン、酸窒化シリコン又は窒化シリコンが用いられる。
【００３２】
続いて、図６に示すように、例えばＲＩＥ法によって、保護膜３２、上部電極１８、記録層１７、下部電極１６、Ｐ型半導体層１５、Ｉ層１４、Ｎ型半導体層１３、バリア膜１２をエッチングし、ピラー状の複数のメモリセルＭＣを形成する。
【００３３】
続いて、図７に示すように、アルカリ系溶液を用いたウエットエッチングによってＰＩＮダイオードＤを細くする。これにより、中央部がくびれたＰＩＮダイオードＤが形成される。アルカリ系溶液に対するシリコン（Ｓｉ）のエッチングレートは不純物濃度が高いほど遅いことが知られており、その結果、不純物濃度の低いＩ層１４がくびれたＰＩＮダイオードＤが形成される。このウエットエッチングに用いる溶液としては、トリメチル・2-オキシエチル・アンモニウム・ハイドロオキサイド（ＴＭ−Ｙ）や、水酸化カリウム（ＫＯＨ）などが用いられる。
【００３４】
なお、ピラー状のメモリセルＭＣを形成するためのＲＩＥ工程（図６の製造工程）において、エッチング条件を制御することで、中央部がくびれたＰＩＮダイオードＤを形成してもよい。このＲＩＥ工程は、例えば、エッチングガスを適宜変えることで制御可能である。具体的には、塩素（Ｃｌ２）とアルゴン（Ａｒ）との混合ガスを用いて、上部電極１８、記録層１７、下部電極１６を加工する。続いて、臭化水素（ＨＢｒ）と酸素（Ｏ２）との混合ガスを用いて、シリコン層（Ｐ型半導体層１５、Ｉ層１４、及びＮ型半導体層１３）を上から１／４程度加工する。その際、シリコン層の側壁には反応生成物が形成される。続いて、フッ素（Ｆ）をエッチングガスに混入してエッチングの等方成分を増やすことで、シリコン層を横方向にも削りながら２／４程度加工する。最後に、フッ素（Ｆ）をエッチングガスから除いて、シリコン層を１／４程度加工する。このようなＲＩＥ工程により、中央部がくびれたＰＩＮダイオードＤを形成することができる。
【００３５】
続いて、図８に示すように、メモリセルＭＣ間を埋め込むように、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層２０を試料全面に堆積する。これにより、メモリセルＭＣの下部及び上部は層間絶縁層２０で埋まり、一方、ＰＩＮダイオードＤの横には、ＰＩＮダイオードＤのくびれに起因してボイド２１が発生する。なお、このボイド２１を安定的に形成するためには、ＰＩＮダイオードＤの中央部が少なくとも３ｎｍ程度細くなっている必要がある。
【００３６】
続いて、図９に示すように、ＣＭＰ法によって、保護膜３２が露出するように、層間絶縁層２０を平坦化する。続いて、図１及び図２に示すように、保護膜３２上に配線材料を堆積し、この配線材料をリソグラフィ及びＲＩＥ法によってパターニングする。これにより、保護膜３２上に複数の上部配線層（ビット線ＢＬ）が形成される。このようにして、第１の実施形態に係る半導体記憶装置が製造される。
【００３７】
次に、本実施形態に係るＰＩＮダイオードＤの特性について説明する。ＰＩＮダイオードＤに順方向電圧を印加した場合に流れる順電流（forward current）は、ＰＩＮダイオードＤを構成するＮ型半導体層１３及びＰ型半導体層１５の体積に比例する。すなわち、ＰＩＮダイオードＤの順電流Ｉｆは以下の式で表される。
Ｉｆ ∝ Ｎ型半導体層及びＰ型半導体層の体積
一方、ＰＩＮダイオードＤに逆方向電圧を印加した場合に流れる逆電流（forward current）は、その主成分が表面リーク電流である。表面リーク電流は、ＰＩＮダイオードＤの表面欠陥、表面ラフネス、表面への付着物などに起因して発生し、ＰＩＮダイオードＤの表面領域を流れるリーク電流である。表面リーク電流は、ＰＩＮダイオードＤの周辺長に比例し、ＰＩＮダイオードＤの長さ（図２の縦方向の長さ）に反比例する。すなわち、ＰＩＮダイオードＤの逆電流Ｉｒは、半径ｒとすると、以下の式で表される。
Ｉｒ ∝ １／∫ｄｘ／２πｒ
図２に示す断面形状を有するＰＩＮダイオードＤは、Ｎ型半導体層１３及びＰ型半導体層１５の体積を減少させずに、ＰＩＮダイオードＤの中央部の周辺長を短くすることが可能となる。この結果、順電流を減少させずに、表面リーク電流を低減することができる。
【００３８】
最小加工寸法（minimum feature size）が例えば４５ｎｍで形成されたデバイスを考える。２０％程度の誤差を考慮すると、メモリセルＭＣのサイズ（すなわち、ＰＩＮダイオードＤのサイズ）は、“４５ｎｍ±１０ｎｍ”となる。このサイズを有するＰＩＮダイオードＤについて順電流と逆電流との評価を行った。
【００３９】
図１０は、４５ｎｍのサイズを有するＰＩＮダイオードＤの順電流（オン電流）と逆電流（オフ電流）との関係を示すグラフである。横軸がオン電流、縦軸がオフ電流を表しており、これらの単位は任意単位（arbitrary unit）である。図１０には、くびれなし（くびれ量がゼロ）、くびれ量が１０ｎｍ、くびれ量が２０ｎｍの３つの場合のグラフを載せている。
【００４０】
図１０によって、同じオン電流に対して３つのグラフのオフ電流を比較することができる。図１０から、くびれ量を大きくするにつれて、オフ電流すなわち表面リーク電流を低減できることが確認できる。すなわち、ＰＩＮダイオードＤは、くびれ量が大きいほど、リーク特性が改善する。
【００４１】
実際の加工を考えると、ＰＩＮダイオードＤが曲がったり、或いは折れたりせずに、安定的にＰＩＮダイオードＤを加工できる必要があり、また、加工後の機械的応力に耐えられる必要がある。これらの条件を考慮すると、ＰＩＮダイオードＤのくびれ部分での許容最小幅は５ｎｍ程度必要である。
【００４２】
図１１は、デバイス寸法が４５ｎｍ、３５ｎｍ、２５ｎｍの３つの場合における最大くびれ量を示す図である。リソグラフィ時の寸法バラツキや加工バラツキにより、デバイス寸法は、１５％〜２０％程度の誤差を有する。図１１は、デバイス寸法の誤差が２０％程度である場合の計算結果である。ＰＩＮダイオードＤのくびれ部分での許容最小幅は、全てのデバイス寸法において５ｎｍ程度である。最大くびれ量とは、デバイス寸法から最大くびれ部分の幅を引いた値であり、また、括弧内は片側のくびれ量を表している。
【００４３】
例えばデバイス寸法が２５ｎｍの場合、誤差は“２５×０．２＝５ｎｍ”、最大くびれ量は“２５×０．８−５＝１５ｎｍ”、片側のくびれ量は最大くびれ量の概略半分“８ｎｍ”である。すなわち、デバイス寸法が２５ｎｍの場合、“１５ｎｍ”が最大限くびれさせることのできる量となる。
【００４４】
纏めると、ＰＩＮダイオードＤの最大くびれ量は、ダイオードのサイズを“Ｌ”ｎｍ、中央部の許容最小幅を５ｎｍ、製造誤差をサイズ“Ｌ”の１５乃至２０％とすると、“Ｌ−５−誤差”ｎｍである。前述したように、ボイド２１を安定的に形成するためには、ＰＩＮダイオードＤの中央部のくびれ量は少なくとも３ｎｍ程度必要である。この条件を合わせると、ＰＩＮダイオードＤのくびれ量は、
３ｎｍ乃至“Ｌ−５−誤差”ｎｍ
の範囲に設定される。
【００４５】
以上詳述したように第１の実施形態では、ＰＩＮダイオードＤと可変抵抗素子１９とを積層しかつ直列に接続してメモリセルＭＣを構成し、複数のワード線ＷＬと複数のビット線ＢＬとの交差領域にそれぞれ、複数個のメモリセルＭＣをマトリクス状に配置する。そして、ＰＩＮダイオードＤは、その上部及び下部よりも中央部の幅が狭くなるように、すなわち中央部がくびれるように形成される。さらに、最隣接するメモリセルＭＣ間の層間絶縁層２０内にボイド２１を形成するようにしている。
【００４６】
従って第１の実施形態によれば、以下の効果を得ることができる。
第１に、下部電極１６とＰ型半導体層１５との界面の面積を広く保つことができるため、コンタクト抵抗上昇を抑制できる。同様に、バリア膜１２とＮ型半導体層１３との界面の面積を広く保つことができるため、コンタクト抵抗上昇を抑制できる。
第２に、抵抗として働く上部及び下部の高濃度層（Ｎ型半導体層１３及びＰ型半導体層１５）の体積を大きく保つことができるため、ＰＩＮダイオードＤの抵抗上昇を抑制できる。
第３に、ＰＩＮダイオードＤの中央部の周辺長を短くし、かつ、電流が流れる方向のＰＩＮダイオードＤの長さを長くすることで、表面リーク電流に起因する逆方向のリーク電流を抑制できる。これら第１乃至第３の効果の結果、ＰＩＮダイオードＤの順電流が低減するのを防ぎつつ、逆方向のリーク電流を抑制することができる。
【００４７】
第４に、デバイスサイズが小さくなった時に、隣接するビット間の干渉がより顕在化する。ここで、第１の実施形態では、最隣接するメモリセルＭＣ間にボイド２１が存在する。このボイド２１は絶縁性が高いため、メモリセル間の熱的、電気的干渉を抑制できる。この結果、メモリセル密度を高くした場合でも、不良及び誤動作の少ない半導体記憶装置を構成することができる。
【００４８】
（第２の実施形態）
第２の実施形態は、第１の実施形態と異なる製造方法によって半導体記憶装置を製造するようにしている。この第２の実施形態の製造方法に起因して、ボイドの位置やＰＩＮダイオードＤの形状が第１の実施形態と異なっている。
【００４９】
図１２は、本発明の第２の実施形態に係る半導体記憶装置の構成を示す平面図である。図１３は、図１２に示したＩ−Ｉ´線に沿った半導体記憶装置の断面図である。図１４は、図１２に示したＩＩ−ＩＩ´線に沿った半導体記憶装置の断面図である。
【００５０】
例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層１１が設けられている。層間絶縁層１１上には、金属が層間絶縁層１１へ拡散するのを防ぐためのバリア膜３１を介して、それぞれがＸ方向に延在するように、複数の下部配線層（ワード線ＷＬ）が設けられている。バリア膜３１としては、窒化チタン（ＴｉＮ）や、窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層膜などが用いられる。バリア膜３１の厚さは、３〜２０ｎｍ程度である。ワード線ＷＬの上方には、それぞれがＹ方向に延在するように、複数の上部配線層（ビット線ＢＬ）が設けられている。
【００５１】
複数のワード線ＷＬと複数のビット線ＢＬとの交差領域にはそれぞれ、複数のメモリセルＭＣが設けられている。メモリセルＭＣの平面形状は、四角形である。メモリセルＭＣは、ピラー状に形成されており、記憶素子としての可変抵抗素子１９と、整流素子としてのＰＩＮダイオードＤとが直列に接続されて構成されている。
【００５２】
具体的には、ワード線ＷＬ上には、金属がＰＩＮダイオードＤのシリコン（Ｓｉ）と反応するのを防ぐために、バリア膜１２が設けられている。バリア膜１２上には、ＰＩＮダイオードＤが設けられている。ＰＩＮダイオードＤ上には、可変抵抗素子１９が設けられている。可変抵抗素子１９上には、メモリセルＭＣを保護し、かつＣＭＰ工程時のストッパーとして機能する保護膜３２が設けられている。
【００５３】
層間絶縁層１１及びワード線ＷＬ上、かつメモリセルＭＣ間には、層間絶縁層２０が設けられている。層間絶縁層２０内かつＸ方向に隣接するメモリセルＭＣ間（具体的には、ＰＩＮダイオードＤ間）には、ボイド（void）２１が設けられている。なお、第２の実施形態では、第１の実施形態と異なり、Ｙ方向に隣接するメモリセルＭＣ間には、ボイドが存在しない。保護膜３２上及び層間絶縁層２０上には、ビット線ＢＬが設けられている。
【００５４】
図１４に示すように、ＰＩＮダイオードＤのＸ方向断面は、その上部及び下部よりも中央部の幅が狭くなっている。換言すると、ＰＩＮダイオードＤは、その中央部がくびれている。くびれ量の条件は、第１の実施形態と同じである。
【００５５】
一方、図１３に示すように、メモリセルＭＣのＹ方向断面は、順テーパ形状である。すなわち、ＰＩＮダイオードＤのＹ方向断面は、その中央部がくびれていない。
【００５６】
（製造方法）
次に、図１２乃至図１４のように構成された半導体記憶装置の製造方法の一例について、図面を参照しながら説明する。
【００５７】
図１５に示すように、例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層１１を堆積する。続いて、層間絶縁層１１上に、バリア膜３１、下部配線層（ワード線ＷＬ）、バリア膜１２、ＰＩＮダイオードＤの材料（Ｎ型半導体層１３、Ｉ層１４及びＰ型半導体層１５）、下部電極１６、記録層１７、上部電極１８、保護膜３２を順に堆積する。
【００５８】
続いて、図１６（平面図）及び図１７（断面図）に示すように、リソグラフィ及びＲＩＥ法によって、保護膜３２上に、図１２の複数のワード線ＷＬと同じ平面形状を有するライン状の複数のハードマスク層３０を形成する。ハードマスク層３０としては、例えば、酸化シリコン、酸窒化シリコン又は窒化シリコンが用いられる。
【００５９】
続いて、図１８に示すように、例えばＲＩＥ法によって、保護膜３２、上部電極１８、記録層１７、下部電極１６、Ｐ型半導体層１５、Ｉ層１４、Ｎ型半導体層１３、バリア膜１２、ワード線ＷＬ、バリア膜３１をエッチングし、積層膜をライン状に分割する。この時、ライン状積層膜の各々は、そのＹ方向断面が順テーパ形状を有している。
【００６０】
続いて、図１９に示すように、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層２０−１を試料全面に堆積する。続いて、保護膜３２をストッパーとして用いて、ＣＭＰ法によって、層間絶縁層２０−１の上面を平坦化する。これにより、ライン状積層膜間が層間絶縁層２０−１によって埋め込まれる。この時、層間絶縁層２０−１内には、ボイドが形成されない。
【００６１】
続いて、図２０（Ｙ方向断面）及び図２１（Ｘ方向断面）に示すように、保護膜３２上及び層間絶縁層２０−１上に、上部配線層（ビット線ＢＬ）を堆積する。続いて、リソグラフィ及びＲＩＥ法によって、ビット線ＢＬ上に、図１２の複数のビット線ＢＬと同じ平面形状を有するライン状の複数のハードマスク層３３を形成する。ハードマスク層３３としては、例えば、酸化シリコン、酸窒化シリコン又は窒化シリコンが用いられる。
【００６２】
続いて、図２２に示すように、ＲＩＥ法によって、ビット線ＢＬ、保護膜３２、上部電極１８、記録層１７、下部電極１６、Ｐ型半導体層１５、Ｉ層１４、Ｎ型半導体層１３、バリア膜１２、およびビット線ＢＬ間の下に存在する層間絶縁層２０−１をエッチングする。これにより、ピラー状の複数のメモリセルＭＣが形成される。この時、エッチング条件を制御して、ＰＩＮダイオードＤを細くすることで、中央部がくびれたＰＩＮダイオードＤを形成する。なお、第１の実施形態で説明したように、ＲＩＥ工程によってＸ方向断面が順テーパ形状のメモリセルＭＣを形成した後、アルカリ系溶液を用いたウエットエッチングによって中央部がくびれたＰＩＮダイオードＤを形成するようにしてもよい。
【００６３】
続いて、図２３に示すように、メモリセルＭＣ間を埋め込むように、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁層２０−２を試料全面に堆積する。これにより、メモリセルＭＣの下部及び上部は層間絶縁層２０−２で埋まり、一方、ＰＩＮダイオードＤの横には、ＰＩＮダイオードＤのくびれに起因してボイド２１が発生する。なお、このボイド２１を安定的に形成するためには、ＰＩＮダイオードＤの中央部が少なくとも３ｎｍ程度細くなっている必要がある。
【００６４】
続いて、図１４に示すように、ＣＭＰ法によって、ビット線ＢＬが露出するように、層間絶縁層２０を平坦化する。このようにして、第２の実施形態に係る半導体記憶装置が製造される。
【００６５】
以上詳述したように第２の実施形態では、ワード線ＷＬ及びビット線ＢＬを加工する２回のＲＩＥ工程を利用してピラー状のメモリセルＭＣを形成するようにしている。また、Ｘ方向断面において、ＰＩＮダイオードＤは、その上部及び下部よりも中央部の幅が狭くなるように、すなわち中央部がくびれるように形成される。さらに、Ｘ方向に隣接するメモリセルＭＣ間にボイド２１を形成するようにしている。
【００６６】
従って第２の実施形態によれば、製造工程を少なくしつつ、メモリセルＭＣの微細化及び高集積化か可能となる。これにより、製造コストを低減することができる。その他の効果は、第１の実施形態と同じである。
【００６７】
なお、本実施形態では、下部配線層（ワード線ＷＬ）及び上部配線層（ビット線ＢＬ）はそれぞれ、ＲＩＥ法によって形成しているが、これらの配線層をダマシン法によって形成するようにしてもよい。
【００６８】
（第３の実施形態）
第３の実施形態は、第１の実施形態と異なる製造方法によって半導体記憶装置を製造するようにしている。すなわち、可変抵抗素子１９への加工ダメージを低減しつつ、中央部がくびれたＰＩＮダイオードＤを形成するようにしている。
【００６９】
図５までの製造工程は、第１の実施形態と同じである。続いて、図２４に示すように、例えばＲＩＥ法によって、保護膜３２、上部電極１８、記録層１７、下部電極１６をエッチングし、Ｐ型半導体層１５の上面を露出させる。続いて、可変抵抗素子１９の周囲に、例えば窒化シリコン（ＳｉＮ）からなる側壁４０を形成する。
【００７０】
続いて、図２６に示すように、ＲＩＥ法によって、Ｐ型半導体層１５、Ｉ層１４、Ｎ型半導体層１３、バリア膜１２をエッチングする。これにより、ピラー状の複数のメモリセルＭＣが形成される。
【００７１】
続いて、図２７に示すように、アルカリ系溶液を用いたウエットエッチングによってＰＩＮダイオードＤを細くすることで、中央部がくびれたＰＩＮダイオードＤを形成する。この時、可変抵抗素子１９は側壁４０で囲まれているため、可変抵抗素子１９への加工ダメージを防ぐことができる。なお、ピラー状のＰＩＮダイオードＤを形成するためのＲＩＥ工程（図２６の製造工程）において、エッチング条件を制御することで、中央部がくびれたＰＩＮダイオードＤを形成してもよい。以降の製造工程は、第１の実施形態と同じである。
【００７２】
以上詳述したように第３の実施形態では、まず、可変抵抗素子１９のみを加工し、続いて、可変抵抗素子１９の周囲に側壁４０を形成して可変抵抗素子１９を保護するようにしている。その後に、ＰＩＮダイオードＤの加工を行っている。
【００７３】
従って第３の実施形態によれば、可変抵抗素子１９、特に記録層１７への加工ダメージを懸念することなく、中央部がくびれたＰＩＮダイオードＤを形成することができる。また、可変抵抗素子１９の特性劣化を防ぐことができる。なお、第３の実施形態の製造方法を第２の実施形態に適用することも可能である。
【００７４】
（第４の実施形態）
第１乃至第３の実施形態で示した半導体記憶装置は、複数のワード線ＷＬと複数のビット線ＢＬとの交差領域に、マトリクス状に配置された複数のメモリセルＭＣを備えている。また、各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの間に直列に接続された可変抵抗素子１９及びＰＩＮダイオードＤを備えている。
【００７５】
このようなクロスポイント型の半導体記憶装置では、１本のワード線ＷＬ、又は１本のビット線ＢＬには、複数のビットが存在している。例えば、ある１ビットにおいて、シリコン（Ｓｉ）中の結晶欠陥などによってＰＩＮダイオードＤがショート、或いは記録層１７の欠陥によりショートした場合を考える。この時、このビットは、これに対応するワード線ＷＬとビット線ＢＬとがショートして不良となるが、このビットに電圧差が掛かった時には常に電流が流れるため、同じワード線ＷＬ及びビット線ＢＬに繋がった他のビットも読み出しの時に不良となる。コスト削減のためには、大きなメモリセルアレイを形成する必要があるが、このような完全にショートしたビットが発生すると、長いビット線ＢＬ及びワード線ＷＬに繋がったビットが同時に多数不良することになり、製造歩留まりを低下させる大きな原因となりえる。
【００７６】
ここで、第１乃至第３の実施形態で示したＰＩＮダイオードＤは、その上部及び下部よりも中央部の幅が狭くなっている。ＰＩＮダイオードＤのうち中央部の細い領域では、電流密度が上部及び下部の領域よりも高くなる。このため、ＰＩＮダイオードＤに電流を流した際、選択的に中央部を発熱させることができる。もし、メモリセルＭＣにショート不良が発生した場合、これに電流を流すことでＰＩＮダイオードＤを破断する。これにより、ショート箇所をオープンさせることができるため、ビット線ＢＬ及びワード線ＷＬに渡る不良を阻止することができる。
【００７７】
図２８は、半導体記憶装置におけるショート不良のスクリーニング方法を示すフローチャートである。
【００７８】
まず、半導体記憶装置のテストを行い、不良ビットを検出する（ステップＳ１００）。続いて、不良ビットに所定電圧を所定時間印加することで、不良ビットのＰＩＮダイオードＤを破断する（ステップＳ１０１）。
【００７９】
具体的には、不良ビットに繋がる選択ビット線及び選択ワード線にそれぞれ、例えば、３Ｖ及び０Ｖを、時間にして１００μｓ程度印加する。一方、選択ビット線及び選択ワード線以外の非選択ビット線及び非選択ワード線にはそれぞれ、０Ｖ及び３Ｖを印加する。これにより、不良ビットのＰＩＮダイオードＤのみが選択的に破断される。
【００８０】
続いて、不良ビットのＰＩＮダイオードＤが破断されたのを確認、すなわち、ショート箇所がオープンになっているのを確認する（ステップＳ１０２）。ショート箇所がオープンになっていない場合には、再度ステップＳ１０１の処理を実行する。また、不良ビットが複数存在する場合は、ステップＳ１０１の破断処理を不良ビットごとに行う。
【００８１】
以上詳述したように第４の実施形態によれば、第１乃至第３の実施形態で示した半導体記憶装置を用いることで、不良ビットが発生した場合に、この不良ビットに繋がるビット線及びワード線が全て不良になるのを防ぐことができる。この結果、製造歩留まりの低下を防ぐことができる。
【００８２】
なお、各実施形態では、ＲｅＲＡＭ（resistive random access memory）を一例に挙げて説明しているが、これに限定されるものではなく、ＰＣＲＡＭ（phase change random access memory）など他の抵抗変化型メモリに適用可能であることは勿論である。
【００８３】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００８４】
ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、Ｄ…ＰＩＮダイオード、１１…層間絶縁層、１２，３１…バリア膜、１３…Ｎ型半導体層、１４…真性半導体層、１５…Ｐ型半導体層、１６…下部電極、１７…記録層、１８…上部電極、１９…可変抵抗素子、２０…層間絶縁層、２１…ボイド、３０，３３…ハードマスク層、３２…保護膜、４０…側壁。
【特許請求の範囲】
【請求項１】
可変抵抗素子及びダイオードを有し、かつピラー状の第１及び第２のメモリセルと、
前記第１のメモリセル及び前記第２のメモリセル間に設けられ、かつボイドを有する絶縁層と、
を具備し、
前記ダイオードの中央部は、その上部及び下部よりも幅が狭いことを特徴とする半導体記憶装置。
【請求項２】
前記ダイオードは、Ｎ型半導体層、Ｐ型半導体層、及びこれらに挟まれた真性半導体層を有し、
前記真性半導体層の幅は、前記Ｎ型半導体層及び前記Ｐ型半導体層のそれよりも狭いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ダイオードの中央部のくびれ量は、３ｎｍ乃至１５ｎｍの範囲に設定されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
下部配線層上に、ダイオード及び可変抵抗素子が積層されたメモリセルを形成する工程と、
前記メモリセルをピラー状に加工する工程と、
前記ダイオードの中央部を細くする工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
隣接する第１のメモリセル及び第２のメモリセル間に絶縁材料を堆積することで、ボイドを有する絶縁層を形成する工程をさらに具備することを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項１】
可変抵抗素子及びダイオードを有し、かつピラー状の第１及び第２のメモリセルと、
前記第１のメモリセル及び前記第２のメモリセル間に設けられ、かつボイドを有する絶縁層と、
を具備し、
前記ダイオードの中央部は、その上部及び下部よりも幅が狭いことを特徴とする半導体記憶装置。
【請求項２】
前記ダイオードは、Ｎ型半導体層、Ｐ型半導体層、及びこれらに挟まれた真性半導体層を有し、
前記真性半導体層の幅は、前記Ｎ型半導体層及び前記Ｐ型半導体層のそれよりも狭いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ダイオードの中央部のくびれ量は、３ｎｍ乃至１５ｎｍの範囲に設定されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
下部配線層上に、ダイオード及び可変抵抗素子が積層されたメモリセルを形成する工程と、
前記メモリセルをピラー状に加工する工程と、
前記ダイオードの中央部を細くする工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
隣接する第１のメモリセル及び第２のメモリセル間に絶縁材料を堆積することで、ボイドを有する絶縁層を形成する工程をさらに具備することを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１０−１８６８７２（Ｐ２０１０−１８６８７２Ａ）
【公開日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願番号】特願２００９−３０１０９（Ｐ２００９−３０１０９）
【出願日】平成２１年２月１２日（２００９．２．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願日】平成２１年２月１２日（２００９．２．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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