【課題】本発明は、メモリ用途のセレクタデバイスに関する。
【解決手段】本発明に係るセレクタデバイスは、ＭＩＴ素子およびこれに熱的に連動する分割ヒータを備えたメモリアレイ内のメモリ素子を選択するためのセレクタデバイスであって、ＭＩＴ素子は、ＭＩＴ材料構成要素とバリア構成要素とを有し、分割ヒータを用いて相転移温度より高い温度に加熱されることにより、高抵抗状態から低抵抗状態に切り換え可能であり、バリア構成要素は、高抵抗状態にあるＭＩＴ素子の抵抗値を大きくするように構成されたことを特徴とするものである。セレクタデバイス。 （もっと読む）

【課題】メモリ保持特性に優れた有機分子メモリを提供する。
【解決手段】実施の形態の有機分子メモリは、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、分子軸に沿ってπ電子系が拡がっている分子骨格を持つ分子系において、（I）分子の最高被占軌道（ＨＯＭＯ）と最低空軌道（ＬＵＭＯ）のうちいずれか一方が分子軸にそって非局在化し、他方が分子軸に対して局在化している、（II）分子の最高被占軌道（ＨＯＭＯ）エネルギー準位が−５．７５ｅＶ以上の値を持つ、を同時に満たす分子群より選ばれる有機分子を含む有機分子層と、を備える。 （もっと読む）

【課題】半導体基板上の複数の半導体層のうちの１つを正確に選択する。
【解決手段】実施形態に係わる半導体装置は、第１乃至第３の半導体層１２−１〜１２−３と、第１乃至第３の半導体層１２−１〜１２−３のうちの１つを選択するレイヤー選択トランジスタ１５（ＬＳＴ）とを備える。第１のノーマリーオン領域１７−１は、第１の半導体層１２−１内において第１乃至第３のゲート電極１６−１〜１６−３に隣接するチャネルをノーマリーオンチャネルにし、第２のノーマリーオン領域１７−２は、第２の半導体層１２−２内において第２乃至第４のゲート電極１６−２〜１６−４に隣接するチャネルをノーマリーオンチャネルにし、第３のノーマリーオン領域１７−３は、第３の半導体層１２−３内において第３乃至第５のゲート電極１６−３〜１６−５に隣接するチャネルをノーマリーオンチャネルにする。 （もっと読む）

【課題】ｓ＞２通りのプログラム可能セル状態を有する相変化メモリ・セルをプログラミングするための方法および装置を提供する。
【解決手段】少なくとも１つの制御信号Ｖ_ＢＬを印加して、セルをプログラミングするためのプログラミング・パルスを発生する。プログラミング・パルス中に少なくとも１つの前記制御信号Ｖ_ＢＬを変更して、プログラミングすべきセル状態に依存してプログラミング・パルスを整形し、前記セル状態をプログラミングするためのそれぞれのプログラミング軌道に対応する複数のプログラミング・パルス波形（波形Ａ〜Ｄ）のうちの選択された１つを発生する。選択されたプログラミング・パルス波形は、プログラミングすべきセル状態を含むプログラミング軌道に対応する。 （もっと読む）

【課題】増加された集積度を有し且つ高密度で高速の３次元（抵抗性）半導体（メモリ）装置を、最小限のマスク工程数で提供する。
【解決手段】チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時，前記選択ラインは平面形状及び平面位置において、前記水平電極の各々と実質的に同一であり得る。 （もっと読む）

【課題】メモリ素子の状態が良好なクロスポイント構造の分子メモリ装置の製造方法を提供する。
【解決手段】実施形態に係る分子メモリ装置の製造方法は、第１方向に延びる複数本の第１配線を含む配線層を形成する工程と、前記配線層上に犠牲膜を形成する工程と、前記犠牲膜上に第２方向に延びる複数本の第１絶縁部材を形成する工程と、前記第１絶縁部材の側面上に前記第１配線とは異なる導電材料からなる第２配線を形成すると共に、前記犠牲膜における隣り合う前記第１絶縁部材間であって前記第２配線間の直下域に相当する部分を除去する工程と、隣り合う前記第１絶縁部材間であって前記第２配線間に複数本の第２絶縁部材を前記配線層に接するように形成する工程と、前記犠牲膜を除去することによりギャップを形成する工程と、前記ギャップ内に、前記第１配線及び前記第２配線のうちの一方に結合し他方には結合しない分子材料を形成する工程と、を備える。 （もっと読む）

【課題】不揮発性メモリ部内蔵のＳＲＡＭの特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１とビット線ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ１を設け、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ２を設ける。ＳＲＡＭ通常動作期間の終了時において、例えば、蓄積ノードＡに低電位（Ｌ＝０Ｖ）、蓄積ノードＢに高電位（Ｈ＝１．５Ｖ）が保持されている場合、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）とすることで、ＳＲＡＭの保持データをＲｅＲＡＭ部へ書き込み、再び、ＳＲＡＭ通常動作となった場合には、蓄積ノードＡおよびＢに対応するデータ書き戻すとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態に（リセット）する。 （もっと読む）

【課題】従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造することが可能な機能性デバイスの製造方法を提供する。
【解決手段】熱処理することにより機能性固体材料となる機能性液体材料を準備する第１工程と、基材上に機能性液体材料を塗布することにより、機能性固体材料の前駆体組成物層を形成する第２工程と、前駆体組成物層を８０℃〜２００℃の範囲内にある第１温度に加熱することにより、前駆体組成物層の流動性を予め低くしておく第３工程と、前駆体組成物層を８０℃〜３００℃の範囲内にある第２温度に加熱した状態で前駆体組成物層に対して型押し加工を施すことにより、前駆体組成物層に型押し構造を形成する第４工程と、前駆体組成物層を第２温度よりも高い第３温度で熱処理することにより、前駆体組成物層から機能性固体材料層を形成する第５工程とをこの順序で含む機能性デバイスの製造方法。 （もっと読む）

【課題】エッチングに対して耐性を持つ保護膜が設けられた記憶素子を有する半導体記憶装置を提供する。
【解決手段】実施形態にかかる半導体記憶装置は、半導体基板の上面に形成された複数の記憶素子と、隣り合う各記憶素子の間に埋め込まれた層間絶縁膜と、各記憶素子の側面と、隣り合う各記憶素子の間の半導体基板の上面との上に連続的に形成され、且つ、各記憶素子の側面において膜厚が１０ｎｍ以下である保護膜と、層間絶縁膜中に形成されたコンタクトとを有し、保護膜は、各記憶素子の側面と、隣り合う各記憶素子の間の半導体基板の上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第１の保護膜と、第１の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第２の保護膜とを有する。 （もっと読む）

【課題】プロセス耐性が高く、高い性能を維持する不揮発性記憶装置を提供する。
【解決手段】実施形態によれば、第１導電部と、第２導電部と、記憶層と、を含む不揮発性記憶装置が提供される。前記記憶層は、前記第１導電部と前記第２導電部との間に設けられる。前記記憶層は、前記第１導電部と前記第２導電部とを介して供給される電流により、抵抗が低い第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能である。前記記憶層は、カルコパイライト構造を有する。 （もっと読む）

【課題】半導体記憶装置のスイッチング耐久性の向上を図る。
【解決手段】実施形態によれば、半導体記憶装置は、複数のセルアレイブロックと、制御回路とを備えている。制御回路は、選択ビット線を０ボルトにし、選択ワード線に０ボルトよりも高い第１の電位を与え、非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、選択セルアレイブロックに第１の方向で隣接し選択ビット線を選択セルアレイブロックと共有する隣接セルアレイブロックにおける、選択ビット線に隣接する非選択ビット線に０ボルト以上で前記第２の電位よりも低い第３の電位を与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、選択メモリセルの抵抗変化膜の抵抗状態を変化させる。 （もっと読む）

【課題】複数の貫通電極を選択的に利用可能な積層型の半導体装置において、回路動作を安定させる。
【解決手段】半導体記憶装置１０は、インターフェースチップＩＦと複数のコアチップＣＣを含む。コアチップＣＣは、インターフェースチップＩＦに積層される。インターフェースチップＩＦとコアチップＣＣは複数の貫通電極ＴＳＶにより接続される。コアチップＣＣに含まれる入力切り替え回路２４０、２３０は、電源投入時における設定処理の前に、コアチップＣＣに含まれる複数の入力信号線と複数の貫通電極ＴＳＶとの接続をいったん遮断し、コアチップＣＣの設定後に、複数の入力信号線と複数の貫通電極ＴＳＶの接続を示す救済情報にしたがって各入力信号線を複数の貫通電極ＴＳＶのいずれかと接続する。 （もっと読む）

【課題】製造プロセスが容易であり、かつ、電流駆動能力の高い半導体基板およびその製造方法を提供することである。
【解決手段】本実施形態による半導体装置は、半導体基板を備える。第１導電型のＦｉｎ型半導体層は、半導体基板上に形成されている。第１導電型のソース層および第１導電型のドレイン層は、Ｆｉｎ型半導体層の長手方向の両端に設けられている。ゲート絶縁膜は、Ｆｉｎ型半導体層の両側面に設けられている。ゲート電極は、Ｆｉｎ型半導体層の両側面にゲート絶縁膜を介して設けられている。第２導電型のパンチスルーストッパ層は、ゲート電極およびＦｉｎ型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は、ソース層およびドレイン層の下にある半導体基板の不純物濃度よりも高い。 （もっと読む）

【課題】埋め込みゲートを有する半導体素子に関し、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。
【解決手段】ビットラインコンタクト１３６が活性領域１２０の上部面だけではなく側面とも接触されることにより、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。 （もっと読む）