半導体装置
【課題】ダイカット時に回路素子領域に近い箇所でクラックが発生することを防止する。
【解決手段】半導体基板１００上に形成された回路素子領域と、前記回路素子領域を囲むように形成されたダイカット領域と、前記回路素子領域とダイカット領域との間の少なくとも一部に形成された保護パターンと、を備え、前記保護パターンは、前記半導体基板の表面部に形成された素子分離領域１０２と、素子分離領域１０２よりダイカット領域側に形成され、素子分離領域１０２より幅の狭い素子分離領域１０３と、素子分離領域１０２と素子分離領域１０３との間に形成された素子領域１５０と、素子分離領域１０２上に形成されたゲート層１０６と、ゲート層１０６上に層間絶縁膜１１１を介して形成された配線層１１３と、前記配線層１１３上に形成されたパッシベーション層１２０と、素子分離領域１０３のダイカット領域側に隣接して形成されたゲート層１０７と、を有する。
【解決手段】半導体基板１００上に形成された回路素子領域と、前記回路素子領域を囲むように形成されたダイカット領域と、前記回路素子領域とダイカット領域との間の少なくとも一部に形成された保護パターンと、を備え、前記保護パターンは、前記半導体基板の表面部に形成された素子分離領域１０２と、素子分離領域１０２よりダイカット領域側に形成され、素子分離領域１０２より幅の狭い素子分離領域１０３と、素子分離領域１０２と素子分離領域１０３との間に形成された素子領域１５０と、素子分離領域１０２上に形成されたゲート層１０６と、ゲート層１０６上に層間絶縁膜１１１を介して形成された配線層１１３と、前記配線層１１３上に形成されたパッシベーション層１２０と、素子分離領域１０３のダイカット領域側に隣接して形成されたゲート層１０７と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の保護パターンに関するものである。
【背景技術】
【０００２】
半導体装置の製造工程では通常、ウェーハ上に複数の集積回路が形成され、ウェーハが個々のＩＣチップにダイカットされる（例えば特許文献１参照）。こうして、１枚のウェーハから複数の半導体装置が製造される。
【０００３】
チップには、ダイカット時に応力が印加される。この応力はクラック（チップ割れ）を発生させる。そのため、チップの回路素子領域の周囲に保護パターンを設け、クラックが回路素子領域内へ拡がることを防止している。
【０００４】
保護パターンは、例えば、基板（ウェーハ）上に形成された素子領域、素子分離領域、ダミーゲート層、及びダミー配線層と、それらの上に形成されたパッシベーション層とを有する。ダイカットを行う領域（ダイシングライン）では、基板上に積層物が少ない方が好ましい。そのため、保護パターンのダイシングライン側では、パッシベーション層は除去される。
【０００５】
ダイカット時にチップに印加される応力は、材料や構造が変化した箇所において強くなる傾向があり、回路素子領域に近い箇所でクラックが発生すると、保護すべき回路素子領域に影響を及ぼすおそれがある。従来、この影響を低減するため、保護パターンを大きくすることにより、出来るだけクラック発生箇所を回路素子領域から遠ざけていた。しかし、このような手法では、チップサイズが増大し、ウェーハ１枚から製造できるチップ数が減少するという問題があった。
【０００６】
また、パッシベーション層端部よりダイシングライン側に、コンタクト及び配線層が複数積層された積層構造を設けた構成が知られている。この積層構造は、クラックやパターン剥がれの進行を抑止するストッパの役割を果たす。しかし、このような構成は、積層構造を配置するため、保護パターン面積が大きくなる。従って、上記と同様に、チップサイズが増大し、ウェーハ１枚から製造できるチップ数が減少するという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２６１０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、ダイカット時に回路素子領域に近い箇所でクラックが発生することを防止し、かつチップサイズを低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成された回路素子領域と、前記回路素子領域を囲むように形成されたダイカット領域と、前記回路素子領域と前記ダイカット領域との間の少なくとも一部に形成された保護パターンと、を備え、前記保護パターンは、前記半導体基板の表面部に形成された第１の素子分離領域と、前記半導体基板の表面部の前記第１の素子分離領域より前記ダイカット領域側に形成され、前記第１の素子分離領域より幅の狭い第２の素子分離領域と、前記第１の素子分離領域と前記第２の素子分離領域との間に形成された第１の素子領域と、前記第１の素子分離領域上に形成された第１のゲート層と、前記第１のゲート層上に形成された配線層と、前記配線層上に形成されたパッシベーション層と、前記第２の素子分離領域の前記ダイカット領域側に隣接した第２の素子領域上に形成された絶縁膜と、前記絶縁膜上に形成された第２のゲート層と、を有するものである。
【００１０】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成された回路素子領域と、前記回路素子領域を囲むように形成されたダイカット領域と、前記回路素子領域と前記ダイカット領域との間の少なくとも一部に形成された保護パターンと、を備え、前記保護パターンは、前記半導体基板の表面部に形成された拡散層領域と、前記拡散層領域上に積層された複数のコンタクトプラグ及び複数の配線層からなる第１の積層構造と、前記拡散層領域上に積層された複数のコンタクトプラグ及び複数の配線層からなり、前記第１の積層構造より前記回路素子領域側に形成され、前記第１の積層構造と電気的に分離された第２の積層構造と、前記第１の積層構造及び前記第２の積層構造上に、前記ダイカット領域側の端部が、前記第１の配線層の前記ダイカット領域側の端部より前記回路素子領域側に位置するように形成されたパッシベーション層と、を有するものである。
【発明の効果】
【００１１】
本発明によれば、ダイカット時に回路素子領域に近い箇所でクラックが発生することを防止し、かつチップサイズを低減できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るウェーハの平面図である。
【図２】同第１の実施形態に係る半導体装置の概略構成図である。
【図３】本発明の第２の実施形態に係る半導体装置の概略構成図である。
【図４】本発明の第３の実施形態に係る半導体装置の概略構成図である。
【図５】変形例による半導体装置の概略構成図である。
【図６】変形例による半導体装置の概略構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
（第１の実施形態）図１に本発明の第１の実施形態に係るウェーハの平面図を示す。図１に示すように、ウェーハ１００には回路素子が形成された回路素子領域１３０が複数設けられている。互いに隣り合う回路素子領域１３０の間にはダイシングラインＤが設けられている。ダイシングラインＤはダイカットを行う領域である。ウェーハ１００をダイシングラインＤに沿ってダイカットすることで、回路素子領域１３０を有するチップを複数形成することができる。
【００１５】
回路素子領域１３０の外周には、保護パターン１４０が設けられている。保護パターン１４０は、ダイカットによる応力によって発生するクラックが、回路素子領域１３０へ拡がることを防止する。
【００１６】
図２を用いて保護パターン１４０の構造を説明する。図２は図１におけるＡ−Ａ線での縦断面を示す。なお、回路素子領域１３０を囲む保護パターン１４０のどの部分の断面も図２と同様の構成となっている。
【００１７】
半導体基板（ウェーハ）１００の表面部に素子領域１５０、１５１、素子分離領域１０２、１０３、１０４が形成される。素子分離領域１０２の幅Ｌ１は、素子分離領域１０３の幅Ｌ２よりも大きい。また、素子分離領域１０２の幅Ｌ１は、素子領域１５０の幅Ｌ３よりも大きい。例えば、幅Ｌ１は３μｍ、幅Ｌ２、幅Ｌ３は１μｍである。
【００１８】
素子分離領域１０２〜１０４は、半導体基板１００の表面部に溝を形成し、溝の中に絶縁膜（例えばシリコン酸化膜）を埋め込んだＳＴＩ（Shallow Trench Isolation）構造となっている。素子領域１５０、１５１及び素子分離領域１０２〜１０４は、回路素子領域１３０における素子領域及び素子分離領域と同じ公知のプロセスで形成される。
【００１９】
素子分離領域１０２上、及び素子領域１５１上の絶縁膜１０１上にゲート層１０６及び１０７が形成される。ゲート層１０６及び１０７は例えば膜厚１５０ｎｍ程度のポリシリコン膜である。ゲート層１０６及び１０７は、回路素子領域１３０におけるトランジスタのゲート電極と同じ公知のプロセスで形成される。回路素子領域１３０におけるトランジスタのゲート電極は、例えば、半導体メモリのワード線となるメモリセルトランジスタのゲート電極である。
【００２０】
半導体基板１００上には、複数の配線レベル１１０が積層されている。配線レベル１１０は、層間絶縁膜１１１、コンタクトプラグ１１２、及び配線層１１３を有する。層間絶縁膜１１１には、例えばシリコン酸化膜及びシリコン窒化膜の積層膜が用いられる。コンタクトプラグ１１２は、例えばタングステン、銅等が用いられる。配線層１１３は、例えば銅、アルミニウム、タングステン等が用いられる。コンタクトプラグ１１２及び配線層１１３は、デュアルダマシン構造の場合、一体に形成される。配線レベル１１０は、回路素子領域１３０における配線レベルと同じ公知のプロセスで形成される。
【００２１】
最上層の配線レベル１１０上には、パッシベーション層１２０が形成される。パッシベーション層１２０は、例えばシリコン酸化膜及びシリコン窒化膜により構成される。
【００２２】
なお、パッシベーション層１２０及び複数の配線レベル１１０は、素子分離領域１０２よりもダイシングラインＤ側には設けられていない。複数の配線レベル１１０及びパッシベーション層１２０を形成した後、素子分離領域１０２よりもダイシングラインＤ側のパッシベーション層１２０及び配線レベル１１０をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、反応性イオンエッチング）等で除去することで、このような構造が得られる。
【００２３】
配線レベル１１０のダイシングラインＤ側の端部は、ゲート層１０６のダイシングラインＤ側の端部より、回路素子領域１３０側に位置する。また、パッシベーション層１２０のダイシングラインＤ側の端部は、配線レベル１１０のダイシングラインＤ側の端部より、回路素子領域１３０側に位置する。
【００２４】
ダイカット時にチップに印加される応力は、材料や構造が変化した箇所において強くなる傾向がある。
【００２５】
パッシベーション層１２０の端部下方にはゲート層１０６及び素子分離領域１０２が設けられている。また、素子分離領域１０２から見てダイシングラインＤ側には、素子領域１５０が形成された領域Ａ１、素子分離領域１０３が形成された領域Ａ２、素子領域１５１及びゲート層１０７が形成された領域Ａ３が設けられている。つまり、硬度の異なる複数の領域が連続して設けられている。
【００２６】
従って、ダイカット時に発生する強い応力は、パッシベーション層１２０の端部よりダイシングラインＤ側の領域Ａ１〜Ａ３に集中し、これらの領域にクラックが生じる。パッシベーション層１２０の端部より回路素子領域１３０側ではクラックが生じ難くなり、クラックが回路素子領域１３０へ与える影響を低減できる。
【００２７】
このように、特定の箇所（領域Ａ１〜Ａ３）に応力が集中するような構造にして、クラックを生じさせることで、回路素子領域１３０に近い箇所でのクラック発生を防止できる。従って、パッシベーション層１２０端部と回路素子領域１３０との間の距離を長くとる必要がなく、またパッシベーション層１２０端部とダイシングラインＤとの間に複数のパターンを形成する必要がないため、チップサイズを低減できる。
【００２８】
（第２の実施形態）図３に本発明の第２の実施形態に係る半導体装置の概略構成を示す。本実施形態に係る半導体装置は、図２に示す上記第１の実施形態に係る半導体装置のゲート層１０７上に絶縁膜２０１及び配線層２０２を設けた構成となっている。
【００２９】
絶縁膜２０１及び配線層２０２は、１層目の配線レベル１１０と同じプロセスで形成される。絶縁膜２０１はゲート層１０７を覆うように形成される。図３では、ゲート層１０７上にはコンタクトプラグを設けていないが、コンタクトプラグを設けてもよい。
【００３０】
上述のように、ゲート層１０７は回路素子領域１３０におけるトランジスタのゲート電極と同じプロセスで形成される。サリサイド技術を用いてゲート電極がシリサイド化される場合、ゲート層１０７もシリサイド化される。シリサイド化には例えばＣｏ、Ｔｉ、Ｎｉ等が用いられる。
【００３１】
上記第１の実施形態では、パッシベーション層１２０及び配線レベル１１０をＲＩＥなどで除去する際に、ゲート層１０７の表面が剥き出しになり、シリサイド材料が飛散するおそれがあった。
【００３２】
本実施形態では、シリサイド材料の飛散を防止するため、ＲＩＥ加工の際に、ゲート層１０７上に１層目の配線レベル１１０に相当する絶縁膜２０１及び配線層２０２を残したものである。
【００３３】
素子分離領域１０２から見てダイシングラインＤ側には、素子領域１５０が形成された領域Ａ１、素子分離領域１０３が形成された領域Ａ２、素子領域１５１、ゲート層１０７、絶縁膜２０１及び配線層２０２が形成された領域Ａ３が設けられている。つまり、硬度の異なる複数の領域が連続して設けられている。
【００３４】
従って、ダイカット時に発生する強い応力は、領域Ａ１〜Ａ３に集中し、これらの領域にクラックが生じる。領域Ａ１〜Ａ３以外ではクラックが生じ難くなり、クラックが回路素子領域１３０へ与える影響を低減できる。
【００３５】
このように、特定の箇所（領域Ａ１〜Ａ３）に応力が集中するような構造にして、クラックを生じさせることで、回路素子領域１３０に近い箇所でのクラック発生を防止できる。従って、パッシベーション層１２０端部と回路素子領域１３０との間の距離を長くとる必要がなく、またパッシベーション層１２０端部とダイシングラインＤとの間に複数のパターンを形成する必要がないため、チップサイズを低減できる。
【００３６】
また、パッシベーション層１２０及び配線レベル１１０のＲＩＥ加工の際に、ゲート層１０７表面部のシリサイド材料が飛散することを防止できる。
【００３７】
図３に示す例では、ゲート層１０７上に、１層目の配線レベルに相当する絶縁膜及び配線層を残していたが、１層目だけでなく２層目に相当する絶縁膜及び配線層も残すようにしてもよい。但し、ダイシングラインＤ側には、半導体基板１００上に積層物が少ない方が好ましいため、１層目の配線レベルに相当する絶縁膜及び配線層のみを残すことが好適である。
【００３８】
（第３の実施形態）図４に本発明の第３の実施形態に係る半導体装置の概略構成を示す。本実施形態に係る半導体装置は、図２に示す上記第１の実施形態に係る半導体装置の素子分離領域１０２より回路素子領域１３０側に、コンタクトプラグ３０１及び配線層３０２が複数積層された積層構造３１０、３２０を設けた構成となっている。
【００３９】
各層のコンタクトプラグ３０１及び配線層３０２は、対応する層の配線レベル１１０と同じプロセスで形成される。なお、半導体基板１００はｐ型シリコン基板であり、積層構造３１０、３２０は、半導体基板１００にリンやヒ素等が注入されたｎウェル領域３３０に形成される。
【００４０】
積層構造３１０、３２０は、パッシベーション層１２０端部側、例えば配線レベル１１０の層間から水が侵入してきた場合に、回路素子領域１３０へ水が侵入することを防止するストッパの役割を果たす。
【００４１】
また、積層構造３１０の各層の配線層と、積層構造３２０の各層の配線層とは分断されている。これは、パッシベーション層１２０及び配線レベル１１０のＲＩＥ加工に使用されるイオンが、回路素子領域１３０へ流れ込むことを防止するためである。
【００４２】
積層構造３１０の配線層と積層構造３２０の配線層とが接続されていると、ＲＩＥ加工に使用されるイオンが回路素子領域１３０へ流れ込む。これにより、例えばトランジスタのゲート酸化膜が破壊されるおそれがある。
【００４３】
本実施形態では、ＲＩＥ加工に使用されるイオンは、積層構造３１０を介してｎウェル領域３３０へ放出される。そのため、回路素子領域１３０の素子を、チャージアップ電子による影響から保護することができる。
【００４４】
上記第１の実施形態と同様に、ダイカット時に発生する強い応力は、パッシベーション層１２０の端部よりダイシングラインＤ側の領域Ａ１〜Ａ３に集中し、これらの領域にクラックが生じる。パッシベーション層１２０の端部より回路素子領域１３０側ではクラックが生じ難くなり、クラックが回路素子領域１３０へ与える影響を低減できる。
【００４５】
このように、特定の箇所（領域Ａ１〜Ａ３）に応力が集中するような構造にして、クラックを生じさせることで、回路素子領域１３０に近い箇所でのクラック発生を防止できる。従って、パッシベーション層１２０端部と回路素子領域１３０との間の距離を長くとる必要がなく、またパッシベーション層１２０端部とダイシングラインＤとの間に複数のパターンを形成する必要がないため、チップサイズを低減できる。
【００４６】
また、回路素子領域１３０に形成された素子を、パッシベーション層及び配線レベルをＲＩＥ加工する際のチャージアップ電子から保護でき、信頼性を向上できる。
【００４７】
上記第３の実施形態では、最上層の配線層がパッシベーション層１２０端部まで延ばされていたが、それより下層の配線層やゲート層を延ばしてもよい。その場合も、積層構造３１０と積層構造３２０との間で分断することで、チャージアップ電子をｎウェル領域３３０へ放出し、回路素子領域１３０の素子を保護できる。
【００４８】
上記第３の実施形態に係る半導体装置と上記第２の実施形態に係る半導体装置とを組み合わせてもよい。図５に示すように、積層構造３１０、３２０を有し、パッシベーション層１２０の端部よりダイシングラインＤ側のゲート層１０７が絶縁膜２０１及び配線層２０２に覆われた半導体装置となる。
【００４９】
上記第３の実施形態では、上記第１の実施形態と同様に、パッシベーション層１２０端部の下方には、幅の広い素子分離領域１０２を設けていたが、図６に示すように、幅を狭くしてもよい。
【００５０】
このような構成にすることで、領域Ａ１〜Ａ３以外でもクラックが生じ易くなるが、積層構造３１０、３２０によって、クラックが回路素子領域１３０へ拡がることを防止できる。
【００５１】
上記実施形態では、保護パターン１４０は回路素子領域１３０の外周を囲んでいたが、外周の一部を囲むように形成される場合もある。
【００５２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５３】
１００ ウェーハ（半導体基板）
１０１ 絶縁膜
１０２、１０３、１０４ 素子分離領域
１０６、１０７ ゲート層
１１０ 配線レベル
１１１ 層間絶縁膜
１１２ コンタクトプラグ
１１３ 配線層
１２０ パッシベーション層
１５０、１５１ 素子領域
【技術分野】
【０００１】
本発明は、半導体装置の保護パターンに関するものである。
【背景技術】
【０００２】
半導体装置の製造工程では通常、ウェーハ上に複数の集積回路が形成され、ウェーハが個々のＩＣチップにダイカットされる（例えば特許文献１参照）。こうして、１枚のウェーハから複数の半導体装置が製造される。
【０００３】
チップには、ダイカット時に応力が印加される。この応力はクラック（チップ割れ）を発生させる。そのため、チップの回路素子領域の周囲に保護パターンを設け、クラックが回路素子領域内へ拡がることを防止している。
【０００４】
保護パターンは、例えば、基板（ウェーハ）上に形成された素子領域、素子分離領域、ダミーゲート層、及びダミー配線層と、それらの上に形成されたパッシベーション層とを有する。ダイカットを行う領域（ダイシングライン）では、基板上に積層物が少ない方が好ましい。そのため、保護パターンのダイシングライン側では、パッシベーション層は除去される。
【０００５】
ダイカット時にチップに印加される応力は、材料や構造が変化した箇所において強くなる傾向があり、回路素子領域に近い箇所でクラックが発生すると、保護すべき回路素子領域に影響を及ぼすおそれがある。従来、この影響を低減するため、保護パターンを大きくすることにより、出来るだけクラック発生箇所を回路素子領域から遠ざけていた。しかし、このような手法では、チップサイズが増大し、ウェーハ１枚から製造できるチップ数が減少するという問題があった。
【０００６】
また、パッシベーション層端部よりダイシングライン側に、コンタクト及び配線層が複数積層された積層構造を設けた構成が知られている。この積層構造は、クラックやパターン剥がれの進行を抑止するストッパの役割を果たす。しかし、このような構成は、積層構造を配置するため、保護パターン面積が大きくなる。従って、上記と同様に、チップサイズが増大し、ウェーハ１枚から製造できるチップ数が減少するという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２６１０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、ダイカット時に回路素子領域に近い箇所でクラックが発生することを防止し、かつチップサイズを低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成された回路素子領域と、前記回路素子領域を囲むように形成されたダイカット領域と、前記回路素子領域と前記ダイカット領域との間の少なくとも一部に形成された保護パターンと、を備え、前記保護パターンは、前記半導体基板の表面部に形成された第１の素子分離領域と、前記半導体基板の表面部の前記第１の素子分離領域より前記ダイカット領域側に形成され、前記第１の素子分離領域より幅の狭い第２の素子分離領域と、前記第１の素子分離領域と前記第２の素子分離領域との間に形成された第１の素子領域と、前記第１の素子分離領域上に形成された第１のゲート層と、前記第１のゲート層上に形成された配線層と、前記配線層上に形成されたパッシベーション層と、前記第２の素子分離領域の前記ダイカット領域側に隣接した第２の素子領域上に形成された絶縁膜と、前記絶縁膜上に形成された第２のゲート層と、を有するものである。
【００１０】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成された回路素子領域と、前記回路素子領域を囲むように形成されたダイカット領域と、前記回路素子領域と前記ダイカット領域との間の少なくとも一部に形成された保護パターンと、を備え、前記保護パターンは、前記半導体基板の表面部に形成された拡散層領域と、前記拡散層領域上に積層された複数のコンタクトプラグ及び複数の配線層からなる第１の積層構造と、前記拡散層領域上に積層された複数のコンタクトプラグ及び複数の配線層からなり、前記第１の積層構造より前記回路素子領域側に形成され、前記第１の積層構造と電気的に分離された第２の積層構造と、前記第１の積層構造及び前記第２の積層構造上に、前記ダイカット領域側の端部が、前記第１の配線層の前記ダイカット領域側の端部より前記回路素子領域側に位置するように形成されたパッシベーション層と、を有するものである。
【発明の効果】
【００１１】
本発明によれば、ダイカット時に回路素子領域に近い箇所でクラックが発生することを防止し、かつチップサイズを低減できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るウェーハの平面図である。
【図２】同第１の実施形態に係る半導体装置の概略構成図である。
【図３】本発明の第２の実施形態に係る半導体装置の概略構成図である。
【図４】本発明の第３の実施形態に係る半導体装置の概略構成図である。
【図５】変形例による半導体装置の概略構成図である。
【図６】変形例による半導体装置の概略構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
（第１の実施形態）図１に本発明の第１の実施形態に係るウェーハの平面図を示す。図１に示すように、ウェーハ１００には回路素子が形成された回路素子領域１３０が複数設けられている。互いに隣り合う回路素子領域１３０の間にはダイシングラインＤが設けられている。ダイシングラインＤはダイカットを行う領域である。ウェーハ１００をダイシングラインＤに沿ってダイカットすることで、回路素子領域１３０を有するチップを複数形成することができる。
【００１５】
回路素子領域１３０の外周には、保護パターン１４０が設けられている。保護パターン１４０は、ダイカットによる応力によって発生するクラックが、回路素子領域１３０へ拡がることを防止する。
【００１６】
図２を用いて保護パターン１４０の構造を説明する。図２は図１におけるＡ−Ａ線での縦断面を示す。なお、回路素子領域１３０を囲む保護パターン１４０のどの部分の断面も図２と同様の構成となっている。
【００１７】
半導体基板（ウェーハ）１００の表面部に素子領域１５０、１５１、素子分離領域１０２、１０３、１０４が形成される。素子分離領域１０２の幅Ｌ１は、素子分離領域１０３の幅Ｌ２よりも大きい。また、素子分離領域１０２の幅Ｌ１は、素子領域１５０の幅Ｌ３よりも大きい。例えば、幅Ｌ１は３μｍ、幅Ｌ２、幅Ｌ３は１μｍである。
【００１８】
素子分離領域１０２〜１０４は、半導体基板１００の表面部に溝を形成し、溝の中に絶縁膜（例えばシリコン酸化膜）を埋め込んだＳＴＩ（Shallow Trench Isolation）構造となっている。素子領域１５０、１５１及び素子分離領域１０２〜１０４は、回路素子領域１３０における素子領域及び素子分離領域と同じ公知のプロセスで形成される。
【００１９】
素子分離領域１０２上、及び素子領域１５１上の絶縁膜１０１上にゲート層１０６及び１０７が形成される。ゲート層１０６及び１０７は例えば膜厚１５０ｎｍ程度のポリシリコン膜である。ゲート層１０６及び１０７は、回路素子領域１３０におけるトランジスタのゲート電極と同じ公知のプロセスで形成される。回路素子領域１３０におけるトランジスタのゲート電極は、例えば、半導体メモリのワード線となるメモリセルトランジスタのゲート電極である。
【００２０】
半導体基板１００上には、複数の配線レベル１１０が積層されている。配線レベル１１０は、層間絶縁膜１１１、コンタクトプラグ１１２、及び配線層１１３を有する。層間絶縁膜１１１には、例えばシリコン酸化膜及びシリコン窒化膜の積層膜が用いられる。コンタクトプラグ１１２は、例えばタングステン、銅等が用いられる。配線層１１３は、例えば銅、アルミニウム、タングステン等が用いられる。コンタクトプラグ１１２及び配線層１１３は、デュアルダマシン構造の場合、一体に形成される。配線レベル１１０は、回路素子領域１３０における配線レベルと同じ公知のプロセスで形成される。
【００２１】
最上層の配線レベル１１０上には、パッシベーション層１２０が形成される。パッシベーション層１２０は、例えばシリコン酸化膜及びシリコン窒化膜により構成される。
【００２２】
なお、パッシベーション層１２０及び複数の配線レベル１１０は、素子分離領域１０２よりもダイシングラインＤ側には設けられていない。複数の配線レベル１１０及びパッシベーション層１２０を形成した後、素子分離領域１０２よりもダイシングラインＤ側のパッシベーション層１２０及び配線レベル１１０をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、反応性イオンエッチング）等で除去することで、このような構造が得られる。
【００２３】
配線レベル１１０のダイシングラインＤ側の端部は、ゲート層１０６のダイシングラインＤ側の端部より、回路素子領域１３０側に位置する。また、パッシベーション層１２０のダイシングラインＤ側の端部は、配線レベル１１０のダイシングラインＤ側の端部より、回路素子領域１３０側に位置する。
【００２４】
ダイカット時にチップに印加される応力は、材料や構造が変化した箇所において強くなる傾向がある。
【００２５】
パッシベーション層１２０の端部下方にはゲート層１０６及び素子分離領域１０２が設けられている。また、素子分離領域１０２から見てダイシングラインＤ側には、素子領域１５０が形成された領域Ａ１、素子分離領域１０３が形成された領域Ａ２、素子領域１５１及びゲート層１０７が形成された領域Ａ３が設けられている。つまり、硬度の異なる複数の領域が連続して設けられている。
【００２６】
従って、ダイカット時に発生する強い応力は、パッシベーション層１２０の端部よりダイシングラインＤ側の領域Ａ１〜Ａ３に集中し、これらの領域にクラックが生じる。パッシベーション層１２０の端部より回路素子領域１３０側ではクラックが生じ難くなり、クラックが回路素子領域１３０へ与える影響を低減できる。
【００２７】
このように、特定の箇所（領域Ａ１〜Ａ３）に応力が集中するような構造にして、クラックを生じさせることで、回路素子領域１３０に近い箇所でのクラック発生を防止できる。従って、パッシベーション層１２０端部と回路素子領域１３０との間の距離を長くとる必要がなく、またパッシベーション層１２０端部とダイシングラインＤとの間に複数のパターンを形成する必要がないため、チップサイズを低減できる。
【００２８】
（第２の実施形態）図３に本発明の第２の実施形態に係る半導体装置の概略構成を示す。本実施形態に係る半導体装置は、図２に示す上記第１の実施形態に係る半導体装置のゲート層１０７上に絶縁膜２０１及び配線層２０２を設けた構成となっている。
【００２９】
絶縁膜２０１及び配線層２０２は、１層目の配線レベル１１０と同じプロセスで形成される。絶縁膜２０１はゲート層１０７を覆うように形成される。図３では、ゲート層１０７上にはコンタクトプラグを設けていないが、コンタクトプラグを設けてもよい。
【００３０】
上述のように、ゲート層１０７は回路素子領域１３０におけるトランジスタのゲート電極と同じプロセスで形成される。サリサイド技術を用いてゲート電極がシリサイド化される場合、ゲート層１０７もシリサイド化される。シリサイド化には例えばＣｏ、Ｔｉ、Ｎｉ等が用いられる。
【００３１】
上記第１の実施形態では、パッシベーション層１２０及び配線レベル１１０をＲＩＥなどで除去する際に、ゲート層１０７の表面が剥き出しになり、シリサイド材料が飛散するおそれがあった。
【００３２】
本実施形態では、シリサイド材料の飛散を防止するため、ＲＩＥ加工の際に、ゲート層１０７上に１層目の配線レベル１１０に相当する絶縁膜２０１及び配線層２０２を残したものである。
【００３３】
素子分離領域１０２から見てダイシングラインＤ側には、素子領域１５０が形成された領域Ａ１、素子分離領域１０３が形成された領域Ａ２、素子領域１５１、ゲート層１０７、絶縁膜２０１及び配線層２０２が形成された領域Ａ３が設けられている。つまり、硬度の異なる複数の領域が連続して設けられている。
【００３４】
従って、ダイカット時に発生する強い応力は、領域Ａ１〜Ａ３に集中し、これらの領域にクラックが生じる。領域Ａ１〜Ａ３以外ではクラックが生じ難くなり、クラックが回路素子領域１３０へ与える影響を低減できる。
【００３５】
このように、特定の箇所（領域Ａ１〜Ａ３）に応力が集中するような構造にして、クラックを生じさせることで、回路素子領域１３０に近い箇所でのクラック発生を防止できる。従って、パッシベーション層１２０端部と回路素子領域１３０との間の距離を長くとる必要がなく、またパッシベーション層１２０端部とダイシングラインＤとの間に複数のパターンを形成する必要がないため、チップサイズを低減できる。
【００３６】
また、パッシベーション層１２０及び配線レベル１１０のＲＩＥ加工の際に、ゲート層１０７表面部のシリサイド材料が飛散することを防止できる。
【００３７】
図３に示す例では、ゲート層１０７上に、１層目の配線レベルに相当する絶縁膜及び配線層を残していたが、１層目だけでなく２層目に相当する絶縁膜及び配線層も残すようにしてもよい。但し、ダイシングラインＤ側には、半導体基板１００上に積層物が少ない方が好ましいため、１層目の配線レベルに相当する絶縁膜及び配線層のみを残すことが好適である。
【００３８】
（第３の実施形態）図４に本発明の第３の実施形態に係る半導体装置の概略構成を示す。本実施形態に係る半導体装置は、図２に示す上記第１の実施形態に係る半導体装置の素子分離領域１０２より回路素子領域１３０側に、コンタクトプラグ３０１及び配線層３０２が複数積層された積層構造３１０、３２０を設けた構成となっている。
【００３９】
各層のコンタクトプラグ３０１及び配線層３０２は、対応する層の配線レベル１１０と同じプロセスで形成される。なお、半導体基板１００はｐ型シリコン基板であり、積層構造３１０、３２０は、半導体基板１００にリンやヒ素等が注入されたｎウェル領域３３０に形成される。
【００４０】
積層構造３１０、３２０は、パッシベーション層１２０端部側、例えば配線レベル１１０の層間から水が侵入してきた場合に、回路素子領域１３０へ水が侵入することを防止するストッパの役割を果たす。
【００４１】
また、積層構造３１０の各層の配線層と、積層構造３２０の各層の配線層とは分断されている。これは、パッシベーション層１２０及び配線レベル１１０のＲＩＥ加工に使用されるイオンが、回路素子領域１３０へ流れ込むことを防止するためである。
【００４２】
積層構造３１０の配線層と積層構造３２０の配線層とが接続されていると、ＲＩＥ加工に使用されるイオンが回路素子領域１３０へ流れ込む。これにより、例えばトランジスタのゲート酸化膜が破壊されるおそれがある。
【００４３】
本実施形態では、ＲＩＥ加工に使用されるイオンは、積層構造３１０を介してｎウェル領域３３０へ放出される。そのため、回路素子領域１３０の素子を、チャージアップ電子による影響から保護することができる。
【００４４】
上記第１の実施形態と同様に、ダイカット時に発生する強い応力は、パッシベーション層１２０の端部よりダイシングラインＤ側の領域Ａ１〜Ａ３に集中し、これらの領域にクラックが生じる。パッシベーション層１２０の端部より回路素子領域１３０側ではクラックが生じ難くなり、クラックが回路素子領域１３０へ与える影響を低減できる。
【００４５】
このように、特定の箇所（領域Ａ１〜Ａ３）に応力が集中するような構造にして、クラックを生じさせることで、回路素子領域１３０に近い箇所でのクラック発生を防止できる。従って、パッシベーション層１２０端部と回路素子領域１３０との間の距離を長くとる必要がなく、またパッシベーション層１２０端部とダイシングラインＤとの間に複数のパターンを形成する必要がないため、チップサイズを低減できる。
【００４６】
また、回路素子領域１３０に形成された素子を、パッシベーション層及び配線レベルをＲＩＥ加工する際のチャージアップ電子から保護でき、信頼性を向上できる。
【００４７】
上記第３の実施形態では、最上層の配線層がパッシベーション層１２０端部まで延ばされていたが、それより下層の配線層やゲート層を延ばしてもよい。その場合も、積層構造３１０と積層構造３２０との間で分断することで、チャージアップ電子をｎウェル領域３３０へ放出し、回路素子領域１３０の素子を保護できる。
【００４８】
上記第３の実施形態に係る半導体装置と上記第２の実施形態に係る半導体装置とを組み合わせてもよい。図５に示すように、積層構造３１０、３２０を有し、パッシベーション層１２０の端部よりダイシングラインＤ側のゲート層１０７が絶縁膜２０１及び配線層２０２に覆われた半導体装置となる。
【００４９】
上記第３の実施形態では、上記第１の実施形態と同様に、パッシベーション層１２０端部の下方には、幅の広い素子分離領域１０２を設けていたが、図６に示すように、幅を狭くしてもよい。
【００５０】
このような構成にすることで、領域Ａ１〜Ａ３以外でもクラックが生じ易くなるが、積層構造３１０、３２０によって、クラックが回路素子領域１３０へ拡がることを防止できる。
【００５１】
上記実施形態では、保護パターン１４０は回路素子領域１３０の外周を囲んでいたが、外周の一部を囲むように形成される場合もある。
【００５２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５３】
１００ ウェーハ（半導体基板）
１０１ 絶縁膜
１０２、１０３、１０４ 素子分離領域
１０６、１０７ ゲート層
１１０ 配線レベル
１１１ 層間絶縁膜
１１２ コンタクトプラグ
１１３ 配線層
１２０ パッシベーション層
１５０、１５１ 素子領域
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された回路素子領域と、
前記回路素子領域を囲むように形成されたダイカット領域と、
前記回路素子領域と前記ダイカット領域との間の少なくとも一部に形成された保護パターンと、
を備え、
前記保護パターンは、
前記半導体基板の表面部に形成された第１の素子分離領域と、
前記半導体基板の表面部の前記第１の素子分離領域より前記ダイカット領域側に形成され、前記第１の素子分離領域より幅の狭い第２の素子分離領域と、
前記第１の素子分離領域と前記第２の素子分離領域との間に形成された第１の素子領域と、
前記第１の素子分離領域上に形成された第１のゲート層と、
前記第１のゲート層上に形成された配線層と、
前記配線層上に形成されたパッシベーション層と、
前記第２の素子分離領域の前記ダイカット領域側に隣接した第２の素子領域上に形成された絶縁膜と、
前記絶縁膜上に形成された第２のゲート層と、
を有することを特徴とする半導体装置。
【請求項２】
前記第２のゲート層の上方に形成された第２の配線層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の素子領域の幅は、前記第１の素子分離領域の幅より狭いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記配線層の前記ダイカット領域側の端部は、前記第１のゲート層の前記ダイカット領域側の端部より前記回路素子領域側に位置し、
前記パッシベーション層の前記ダイカット領域側の端部は、前記配線層の前記ダイカット領域側の端部より前記回路素子領域側に位置することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成された回路素子領域と、
前記回路素子領域を囲むように形成されたダイカット領域と、
前記回路素子領域と前記ダイカット領域との間の少なくとも一部に形成された保護パターンと、
を備え、
前記保護パターンは、
前記半導体基板の表面部に形成された拡散層領域と、
前記拡散層領域上に積層された複数のコンタクトプラグ及び複数の配線層からなる第１の積層構造と、
前記拡散層領域上に積層された複数のコンタクトプラグ及び複数の配線層からなり、前記第１の積層構造より前記回路素子領域側に形成され、前記第１の積層構造と電気的に分離された第２の積層構造と、
前記第１の積層構造及び前記第２の積層構造上に、前記ダイカット領域側の端部が、前記第１の配線層の前記ダイカット領域側の端部より前記回路素子領域側に位置するように形成されたパッシベーション層と、
を有することを特徴とする半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成された回路素子領域と、
前記回路素子領域を囲むように形成されたダイカット領域と、
前記回路素子領域と前記ダイカット領域との間の少なくとも一部に形成された保護パターンと、
を備え、
前記保護パターンは、
前記半導体基板の表面部に形成された第１の素子分離領域と、
前記半導体基板の表面部の前記第１の素子分離領域より前記ダイカット領域側に形成され、前記第１の素子分離領域より幅の狭い第２の素子分離領域と、
前記第１の素子分離領域と前記第２の素子分離領域との間に形成された第１の素子領域と、
前記第１の素子分離領域上に形成された第１のゲート層と、
前記第１のゲート層上に形成された配線層と、
前記配線層上に形成されたパッシベーション層と、
前記第２の素子分離領域の前記ダイカット領域側に隣接した第２の素子領域上に形成された絶縁膜と、
前記絶縁膜上に形成された第２のゲート層と、
を有することを特徴とする半導体装置。
【請求項２】
前記第２のゲート層の上方に形成された第２の配線層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の素子領域の幅は、前記第１の素子分離領域の幅より狭いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記配線層の前記ダイカット領域側の端部は、前記第１のゲート層の前記ダイカット領域側の端部より前記回路素子領域側に位置し、
前記パッシベーション層の前記ダイカット領域側の端部は、前記配線層の前記ダイカット領域側の端部より前記回路素子領域側に位置することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成された回路素子領域と、
前記回路素子領域を囲むように形成されたダイカット領域と、
前記回路素子領域と前記ダイカット領域との間の少なくとも一部に形成された保護パターンと、
を備え、
前記保護パターンは、
前記半導体基板の表面部に形成された拡散層領域と、
前記拡散層領域上に積層された複数のコンタクトプラグ及び複数の配線層からなる第１の積層構造と、
前記拡散層領域上に積層された複数のコンタクトプラグ及び複数の配線層からなり、前記第１の積層構造より前記回路素子領域側に形成され、前記第１の積層構造と電気的に分離された第２の積層構造と、
前記第１の積層構造及び前記第２の積層構造上に、前記ダイカット領域側の端部が、前記第１の配線層の前記ダイカット領域側の端部より前記回路素子領域側に位置するように形成されたパッシベーション層と、
を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２２５７６３（Ｐ２０１０−２２５７６３Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−７０１６５（Ｐ２００９−７０１６５）
【出願日】平成２１年３月２３日（２００９．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月２３日（２００９．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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