【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。
【解決手段】ＳＯＩ基板ＳＢ上に形成されたマットＭＴ内に複数のＭＯＳＦＥＴを有する半導体装置において、ＢＯＸ膜を貫き支持基板に達するコンタクトプラグＣＴ２を形成することで、マットＭＴの周囲を、ＳＯＩ基板ＳＢの主面に沿う第１方向または第１方向に直交する第２方向に延在する複数のコンタクトプラグＣＴ２により囲む。これにより、コンタクトプラグＣＴ２をガードリングとして用い、マットＭＴの外部に流れる高周波信号に起因してマットＭＴ内にノイズが発生することを防ぐ。 （もっと読む）

【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１の両側面に、埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層１３ａ，１３ｂと、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】フィンＦＥＴデバイスのロバストネスを向上させる。
【解決手段】トランジスタデバイスであって、半導体基板と、半導体基板に形成されたバッファ付き垂直フィン状構造であって、垂直フィン状構造は、ドレーン領域とソース領域512との間にチャンネル領域514を含む上位の半導体層と、上位の半導体層の下のバッファ領域304であって、第１のドーピング極性を有するバッファ領域と、第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域302の少なくとも一部分と、バッファ領域とウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合とを含むバッファ付き垂直フィン状構造と、上位の半導体層のチャンネル領域をおおい形成されたゲートスタックとを備えている。 （もっと読む）

【課題】 対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和する。
【解決手段】 半導体基板１００に形成され、半導体素子１０１を形成するための活性領域と、半導体基板１００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ１０２、ＮＦ１０４）と、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）内に設けられた空洞部１０５を有する半導体装置。 （もっと読む）

【課題】半導体基板を貫通する貫通電極の周囲に形成される環状の絶縁分離部において、絶縁分離部を構成する酸化膜の応力により絶縁分離部周囲の半導体基板が変形する。
【解決手段】絶縁分離部の基板側に深さ方向に圧縮応力を与える第１の膜４を形成し、第１の膜４上に深さ方向に引張応力を与える第２の膜６膜を形成し、その際、第１及び第２の膜の膜厚を圧縮応力と引張応力とがほぼ釣り合うように調整する。 （もっと読む）

【課題】基板を介したクロストークを抑制でき、放熱性が高い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置１は、半導体基板１０を備える。前記半導体基板の内部には空洞１１が形成されている。また、前記半導体基板の内部には、前記空洞を前記半導体基板の上面に連通させる連通孔１２も形成されている。前記半導体装置は、さらに、前記空洞及び前記連通孔の内面上に設けられた絶縁膜１３と、前記空洞及び前記連通孔の内部に埋め込まれ、熱伝導率が前記絶縁膜の熱伝導率よりも高い伝熱部材１４と、前記半導体基板における前記空洞の直上域に形成された素子２１，２２と、を備える。 （もっと読む）

【課題】隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１メモリストリングと、ソースコンタクトと、第２メモリストリングと、シールド導電層と、を備えた不揮発性半導体記憶装置を提供する。第１メモリストリングは、第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む。ソースコンタクトは、第１メモリストリングのソース側の端に設けられる。第２メモリストリングは、第１軸に対して直交する第２軸に沿って第１メモリセルと並ぶ第３メモリセルを含み、第１軸に沿って延在する。シールド導電層は、第１メモリストリングと第２メモリストリングとの間において第１軸に沿って延在し、ソースコンタクトと電気的に接続される。 （もっと読む）

【課題】半導体素子及びその形成方法に関し、工程マージンを向上させる。
【解決手段】半導体素子は、半導体基板１０に備えられるメインゲート２０及び素子分離構造、前記素子分離構造の上部に備えられる分離パターン４０及び前記分離パターンの両端に備えられるコンタクトプラグ５４を含む。格納電極コンタクトと活性領域との間のフルオーバーラップを提供し、食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させる。 （もっと読む）

【課題】ゲート電極とボディ領域とを接続したトランジスタを有する半導体装置に関し、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の素子分離絶縁膜と、第１の素子分離絶縁膜により画定され、第１の素子分離絶縁膜よりも浅いウェルと、ウェル内に形成され、ウェルよりも浅く、ウェルの第１の部分とウェルの第２の部分とを画定する第２の素子分離絶縁膜と、第１の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の部分においてウェルに電気的に接続され、ゲート電極とウェルとを電気的に接続する配線層とを有し、第２の素子分離絶縁膜下の領域のウェルの電気抵抗が、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くなっている。 （もっと読む）

【課題】浅いトレンチ分離および基板貫通ビアの集積回路設計への統合を提供すること。
【解決手段】ＩＣを製造する方法は、第１の側、および第２の対向する側を有する基板を用意すること、基板の第１の側にＳＴＩ開口を形成すること、および基板の第１の側に部分的ＴＳＶ開口を形成すること、および部分的ＴＳＶ開口を延長することを含む。延長された部分的ＴＳＶ開口は、ＳＴＩ開口より基板内への深さが深い。方法はまた、ＳＴＩ開口を第１の固体材料で充填すること、および延長された部分的ＴＳＶ開口を第２の固体材料で充填することを含む。ＳＴＩ開口、部分的ＴＳＶ開口、または延長された部分的ＴＳＶ開口のいずれも、基板の第２の側の外面を貫通しない。少なくとも、ＳＴＩ開口および部分的ＴＳＶ開口は同時に形成され、またはＳＴＩ開口および延長された部分的ＴＳＶ開口は同時に充填される。 （もっと読む）

【課題】活性領域をライン上に形成することで、コンタクト領域のばらつきを抑制し、リセスゲート電極を用いて隣接するトランジスタ間の分離を行う構造を提供する。
【解決手段】半導体基板中に第１の方向に延在して形成される素子分離領域で分離された活性領域と、第１の方向と交差する第２の方向に延在し、素子分離領域及び活性領域に連通する溝内に形成されたリセスゲート電極と。リセスゲート電極で分断された活性領域であって、リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、リセスゲート電極は、ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極１６２ｔと、第１の方向に隣接するＭＯＳトランジスタを素子分離する補助ゲート電極１６２ｉで構成される。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】基板上で第１方向に延在するラインパターンと、ラインパターンの端部から、第１方向と異なる方向に延在する分岐ラインパターンとをそれぞれ含む第１導電ライン；第２導電ライン；第３導電ラインとを含む半導体素子であり、中間に位置する導電ラインの分岐ラインパターンは、他の導電ラインの分岐ラインパターン間に位置し、長さもさらに短い。これにより、コンタクト・パッドが、導電ラインの分岐ラインパターンと一体に形成されうる。 （もっと読む）

【課題】半導体装置の性能を向上させる。また、半導体装置の信頼性を確保する。また、半導体装置のチップサイズの縮小を図る。特に、ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を損なわずにゲート電極の下部のウエルの電位を制御し、寄生容量の発生を防ぐ。また、ＭＯＳＦＥＴにおける欠陥の発生を防ぐ。
【解決手段】ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８により、ゲート電極２の下部のウエルの電位を制御することで寄生容量の発生を防ぐ。また、ゲート電極２に沿って素子分離領域４を延在させることで、ゲッタリング効果によりゲート絶縁膜における欠陥の発生を防ぐ。 （もっと読む）

【課題】基板の内部であって、活性領域と素子分離領域との境界領域にコンタクトホールが形成された場合に、基板に流れるリーク電流を抑制できるようにする。
【解決手段】半導体基板１０の上部に形成された素子分離領域１０ａ及び活性領域１０ｂと、半導体基板１０の上に形成された絶縁膜１２と、絶縁膜１２に少なくとも活性領域１０ｂを露出するように形成され、且つ、素子分離領域１０ａにおける活性領域１０ｂとの境界領域を含む領域に形成されたコンタクトホール１３と、コンタクトホール１３における、活性領域１０ｂの上に位置する第１の底面の上に形成された第１のバリアメタル膜１４と、コンタクトホール１３における、最下端に位置する第２の底面と第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜１７とを備える。第２のバリアメタル膜１７は、第１のバリアメタル膜１４よりも比抵抗が高いことを特徴とする。 （もっと読む）

【課題】トランジスタ素子の電気的特性の変動と、放熱性の低下とが抑制された半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の一面側表層に、トランジスタ素子のＰＮ接合部が形成され、半導体基板の一面上に位置するトランジスタ素子の電極の一部が、貫通電極を介して、半導体基板の裏面に配置された対応するワイヤボンディング用パッドと電気的に接続されている。そして、半導体基板の一面全面を覆うように、一面上に配置されたリードと、トランジスタ素子の電極の一部が電気的に接続されている。 （もっと読む）

【課題】記憶素子間の干渉が少ない半導体記憶装置を提供する。
【解決手段】半導体記憶装置１において、シリコン基板１１の上層部分の一部にＳＴＩ１６を設け、シリコン基板１１の上層部分をＹ方向に延びる複数本のアクティブエリアＡＡに区画する。そして、上下方向（Ｚ方向）におけるアクティブエリアＡＡの中間部分２７の幅Ｗｍを、上部２６の幅Ｗｕ及び下部２８の幅Ｗｌよりも細くする。 （もっと読む）

【課題】素子分離層の幅を狭くしつつ、素子分離層の底部を介した電流のリークを抑制する。
【解決手段】基板１１１と、ゲート絶縁膜１２１と、第１のゲート電極層１２２と、トランジスタ間の第１のゲート電極層１２２及びゲート絶縁膜１２１を貫通し、基板１１１とゲート絶縁膜１２１との界面Ｓ₁よりも深い位置に底面を有する素子分離溝Ｔと、素子分離溝Ｔに埋め込まれた素子分離層１３１と、ゲート間絶縁膜１２３と、選択トランジスタ１０２を構成するゲート間絶縁膜１２３を貫通する第１の穴Ｈ₁と、周辺トランジスタ１０３を構成するゲート間絶縁膜１２３を貫通する第２の穴Ｈ₂と、素子分離層１３１上のゲート間絶縁膜１２３を貫通し、素子分離層１３１とゲート間絶縁膜１２３との界面Ｓ₂よりも深い位置に底面を有する第３の穴Ｈ₃と、第１から第３の穴Ｈ₃に埋め込まれた部分を有する第２のゲート電極層１２４とを備える。 （もっと読む）

【課題】微細なＭＯＳ素子と共存する。
【解決手段】支持基板５と、埋込シリコン酸化膜６と、第１高濃度不純物層９及び低不純物濃度層とからなる活性層１５、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置１０において、高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、多重溝１００と、多重溝の側壁に設けた第１酸化膜１０５と、第１酸化膜と隣接して多重溝側壁に沿って形成された第２高濃度不純物層１１０と、第２高濃度不純物層の略上部にＬＯＣＯＳ酸化膜５０を介して配設された低抵抗層Ｐ２と、前記低抵抗層に積層された第２酸化膜７０，７５，８０と、を備えて構成され、低抵抗層は、第２高濃度不純物層、あるいはドレイン電極と略同電位であり、第２酸化膜の表面でエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されている。 （もっと読む）

【課題】ダイカット時に回路素子領域に近い箇所でクラックが発生することを防止する。
【解決手段】半導体基板１００上に形成された回路素子領域と、前記回路素子領域を囲むように形成されたダイカット領域と、前記回路素子領域とダイカット領域との間の少なくとも一部に形成された保護パターンと、を備え、前記保護パターンは、前記半導体基板の表面部に形成された素子分離領域１０２と、素子分離領域１０２よりダイカット領域側に形成され、素子分離領域１０２より幅の狭い素子分離領域１０３と、素子分離領域１０２と素子分離領域１０３との間に形成された素子領域１５０と、素子分離領域１０２上に形成されたゲート層１０６と、ゲート層１０６上に層間絶縁膜１１１を介して形成された配線層１１３と、前記配線層１１３上に形成されたパッシベーション層１２０と、素子分離領域１０３のダイカット領域側に隣接して形成されたゲート層１０７と、を有する。 （もっと読む）

【課題】本発明は、画素サイズの縮小化に伴う光電変換部の占有面積の縮小化を抑え、感度の向上を可能にする。
【解決手段】半導体基板１１に、入射光を光電変換して信号電荷を得る光電変換部１２と、光電変換部１２で生成された信号電荷を出力する画素トランジスタ部１３と、光電変換部１２と画素トランジスタ部１３を有する画素部の周辺に形成された周辺回路部１４と、光電変換部１２と画素トランジスタ部１３と周辺回路部１４を電気的に分離する素子分離領域１５を有し、画素トランジスタ部１３の周囲の素子分離領域１５は、半導体基板１１表面より高く形成された絶縁体部１６を有し、画素トランジスタ部１３のトランジスタの第１ゲート電極２２は半導体基板１１上にゲート絶縁膜２１を介して絶縁体部１６間に形成されている。 （もっと読む）