半導体装置及びその製造方法
【課題】基板の内部であって、活性領域と素子分離領域との境界領域にコンタクトホールが形成された場合に、基板に流れるリーク電流を抑制できるようにする。
【解決手段】半導体基板１０の上部に形成された素子分離領域１０ａ及び活性領域１０ｂと、半導体基板１０の上に形成された絶縁膜１２と、絶縁膜１２に少なくとも活性領域１０ｂを露出するように形成され、且つ、素子分離領域１０ａにおける活性領域１０ｂとの境界領域を含む領域に形成されたコンタクトホール１３と、コンタクトホール１３における、活性領域１０ｂの上に位置する第１の底面の上に形成された第１のバリアメタル膜１４と、コンタクトホール１３における、最下端に位置する第２の底面と第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜１７とを備える。第２のバリアメタル膜１７は、第１のバリアメタル膜１４よりも比抵抗が高いことを特徴とする。
【解決手段】半導体基板１０の上部に形成された素子分離領域１０ａ及び活性領域１０ｂと、半導体基板１０の上に形成された絶縁膜１２と、絶縁膜１２に少なくとも活性領域１０ｂを露出するように形成され、且つ、素子分離領域１０ａにおける活性領域１０ｂとの境界領域を含む領域に形成されたコンタクトホール１３と、コンタクトホール１３における、活性領域１０ｂの上に位置する第１の底面の上に形成された第１のバリアメタル膜１４と、コンタクトホール１３における、最下端に位置する第２の底面と第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜１７とを備える。第２のバリアメタル膜１７は、第１のバリアメタル膜１４よりも比抵抗が高いことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、コンタクトプラグを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化及びチップサイズの縮小化に伴い、半導体集積回路に含まれる半導体素子に電源又は信号を供給するためのコンタクトプラグの微細化が進行している。コンタクトプラグの微細化が進行するに従い、コンタクト抵抗が高くなるため、コンタクト抵抗を低くすることが要求されている。
【０００３】
以下に、タングステン（Ｗ）を主成分とするコンタクトプラグを有する従来の半導体装置について説明する。
【０００４】
シリコン（Ｓｉ）基板の上に層間絶縁膜が形成され、層間絶縁膜にコンタクトホールが形成されている。コンタクトホールの底面及び側壁には密着層であるチタン（Ｔｉ）膜及びバリア層である窒化チタン（ＴｉＮ）膜が順次形成されている。また、ＴｉＮ膜の上にはコンタクトホールを埋め込むようにＷ膜が形成されて、Ｗ膜、Ｔｉ膜及びＴｉＮ膜の３層構造からなるコンタクトプラグが形成されている。
【０００５】
以下に、Ｗ膜、Ｔｉ膜及びＴｉＮ膜の３層構造からなる従来のコンタクトプラグを有する半導体装置の製造方法について図９を参照しながら説明する。
【０００６】
図９は従来の半導体装置の製造方法を示している。図９に示すように、半導体基板１００の上部に素子分離領域１００ａを形成し、素子分離領域１００ａに挟まれた領域にソース・ドレイン領域となる活性領域１００ｂを形成し、半導体基板１００の上にシリコン酸化膜からなる層間絶縁膜１０２を形成する。
【０００７】
次に、リソグラフィ法により、層間絶縁膜１０２の上にコンタクトパターンを有するレジスト膜（図示せず）を形成する。その後、ドライエッチング法により、そのレジスト膜をマスクとして層間絶縁膜１０２をエッチングして、半導体基板１００の活性領域１００ｂを露出するコンタクトホール１０３を形成する。
【０００８】
次に、層間絶縁膜１０２の上並びにコンタクトホール１０３の底面及び側壁に、Ｔｉ膜１０４及びＴｉＮ膜１０５を順次形成する。続いて、ＴｉＮ膜１０５の上にコンタクトホール１０３を埋め込むようにＷ膜１０６を形成する。
【０００９】
次に、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、層間絶縁膜１０２を露出するまで、Ｗ膜１０６、ＴｉＮ膜１０５及びＴｉ膜１０４を研磨し、コンタクトホール１０３にＷ膜１０６、ＴｉＮ膜１０５及びＴｉ膜１０４を残して、コンタクトプラグを完成させる。
【００１０】
コンタクト抵抗を低くするには、比抵抗が高いＴｉＮ膜１０５をできるだけ薄膜化させ、ＴｉＮ膜１０５よりも比抵抗が低いＷ膜１０６のコンタクトホール１０３に占める割合を高くすることが有効であり、このような方法は、例えば、特許文献１に提示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−２６８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記従来の半導体装置及びその製造方法では、層間絶縁膜の上にコンタクトパターンを有するレジスト膜を形成する際における重ねずれ、又はＳＲＡＭ等の密集レイアウト等により、コンタクトホールが活性領域と素子分離領域とに跨る位置に形成される場合がある。この場合、素子分離領域に達したコンタクトホールの底面が、活性領域における拡散層の下限の近傍（接合深さ近傍）、又は拡散層の下限よりも下側に位置すると、基板側にリーク電流が流れて、接合リーク特性が悪化するという不具合が発生する。また、プロセスの微細化に伴い、拡散層はますます浅くなってきているため、コンタクトホールが接合深さ程度に達する可能性は高く、接合リーク特性の悪化はますます発生しやすくなる。
【００１３】
本発明は、前記従来の問題に鑑み、その目的は、コンタクトホールが基板の内部であって、活性領域と素子分離領域との境界領域にまで形成された場合でも、基板に流れるリーク電流を抑制できるようにすることにある。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明は、半導体装置を、素子分離領域が掘り込まれた場合のコンタクトホールにおいて、コンタクトホールの活性領域と接する壁面に高抵抗膜が形成される構成とする。
【００１５】
具体的に、本発明に係る半導体装置は、半導体基板の上部に形成された素子分離領域と、半導体基板の上部で且つ素子分離領域によって区画された活性領域と、半導体基板の上に形成された絶縁膜と、絶縁膜に少なくとも活性領域を露出するように形成され、且つ、素子分離領域における活性領域との境界領域を含む領域に形成されたコンタクトホールと、コンタクトホールにおける、活性領域の上に位置する第１の底面の上に形成された第１のバリアメタル膜と、コンタクトホールにおける、最下端に位置する第２の底面と第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜と、コンタクトホールに埋め込まれた導電膜とを備え、第２のバリアメタル膜は、第１のバリアメタル膜よりも比抵抗が高いことを特徴とする。
【００１６】
本発明に係る半導体装置によると、活性領域の上に位置する第１の底面の上に形成された第１のバリアメタル膜と、コンタクトホールにおいて、最下端に位置する第２の底面と第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜とを備え、第２のバリアメタル膜は、第１のバリアメタル膜よりも比抵抗が高い。このため、コンタクトホールが半導体基板の内部であって、素子分離領域と活性領域の境界領域に形成された場合でも、基板側への電流パスが遮断されるため、接合リークを抑制することができる。
【００１７】
本発明に係る半導体装置において、コンタクトホールの第２の底面は、活性領域の下側面と同一の高さに位置してもよい。
【００１８】
本発明に係る半導体装置において、コンタクトホールの第２の底面は、活性領域の下側面よりも下に位置してもよい。
【００１９】
本発明に係る半導体装置において、第２のバリアメタル膜は、コンタクトホールの側壁上にも形成されていてもよい。
【００２０】
本発明に係る半導体装置において、第２のバリアメタル膜は、炭素及び窒素を含むチタン膜であることが好ましい。
【００２１】
本発明に係る半導体装置において、第１のバリアメタル膜は、窒化チタン膜であることが好ましい。
【００２２】
本発明に係る半導体装置において、コンタクトホールの径は、０．１μｍ以下であることが好ましい。
【００２３】
本発明に係る半導体装置は、活性領域の上に形成されたシリサイド層をさらに備え、コンタクトホールは、第１の底面において、シリサイド層を露出していてもよい。
【００２４】
この場合、シリサイド層の上に形成されたチタンからなる第３のバリアメタル膜をさらに備えていてもよい。
【００２５】
本発明に係る半導体装置の製造方法は、半導体基板の上部に素子分離領域を選択的に形成することにより、素子分離領域に区画された活性領域を形成する工程（ａ）と、半導体基板の上に、絶縁膜を形成する工程（ｂ）と、絶縁膜に少なくとも活性領域を露出するコンタクトホールを形成する工程（ｃ）と、コンタクトホールにおける活性領域の上に位置する第１の底面の上に第１のバリアメタル膜を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１のバリアメタル膜の上におけるコンタクトホールの壁面上に、第２のバリアメタル膜を形成する工程（ｅ）と、コンタクトホールに導電膜を埋め込む工程（ｆ）とを備え、コンタクトホールが素子分離領域における活性領域との境界領域を含む領域にも形成された場合に、工程（ｄ）において、コンタクトホールにおける第１の底面と最下端に位置する第２の底面とをつなぐ壁面上にも第２のバリアメタル膜が形成され、第２のバリアメタル膜は、第１のバリアメタル膜よりも比抵抗が高いことを特徴とする。
【００２６】
本発明に係る半導体装置の製造方法によると、コンタクトホールにおける活性領域の上に位置する第１の底面と最下端に位置する第２の底面とをつなぐ壁面上に第２のバリアメタル膜を形成し、第２のバリアメタル膜は、第１のバリアメタル膜よりも比抵抗が高い。このため、コンタクトホールが半導体基板の内部であって、素子分離領域と活性領域の境界領域に形成された場合でも、基板側への電流パスが遮断されるため、接合リークを抑制することができる。
【００２７】
本発明に係る半導体装置の製造方法において、第２のバリアメタル膜は、炭素及び窒素を含むチタン膜であることが好ましい。
【００２８】
本発明に係る半導体装置の製造方法において、第１のバリアメタル膜は、窒化チタン膜であることが好ましい。
【００２９】
本発明に係る半導体装置の製造方法において、第２のバリアメタル膜は、指向性が高いプラズマ処理を用いることにより、コンタクトホールの第１の底面及び第２の底面に形成されないことが好ましい。
【００３０】
この場合、指向性が高いプラズマ処理は、窒素と水素とを用いたＩｎ−ｓｉｔｕプラズマにより実施されることが好ましい。
【００３１】
本発明に係る半導体装置の製造方法は、工程（ａ）と（ｂ）との間に、活性領域の上部にシリサイド層を形成する工程（ａ１）をさらに備え、工程（ｃ）において、コンタクトホールは、第１の底面において、シリサイド層を露出してもよい。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によると、コンタクトホールが基板の内部であって、活性領域と素子分離領域との境界領域に形成された場合であっても、基板側に流れるリーク電流を抑制することができるため、接合リーク特性の悪化を防ぐことが可能となる。その結果、レジスト膜の形成時の重ねずれマージンを拡大することができるため、コンタクトホールの密集配置も可能となるので、チップ面積を縮小させることが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法における、ＴｉＮ膜及び高抵抗膜を形成する際の成膜シーケンスを示し、（ａ）はＴｉＮ膜を形成する際の成膜シーケンスを示す図であり、（ｂ）は高抵抗膜を形成する際の成膜シーケンスを示す図である。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００３４】
本発明の一実施形態に係る半導体装置及びその製造方法ついて図面を参照しながら説明する。但し、本実施形態に記載の材料及び数値等は、単に好ましい材料及び数値等を記載したに過ぎず、本発明は、これに限定されるものではない。すなわち、本発明の一実施形態は、本発明の効果を奏する範囲内において、種々の形態に変形可能である。
【００３５】
以下に、本発明の一実施形態に係る半導体装置について図１を参照しながら説明する。
【００３６】
図１に示すように、半導体基板１０の上部に素子分離領域１０ａが選択的に形成され、素子分離領域１０ａに挟まれた領域にソース・ドレイン領域となる活性領域１０ｂが形成されている。活性領域１０ｂの上部には、例えば、ニッケルシリサイドからなる金属シリサイド層１１が形成されている。半導体基板１０の上には、層間絶縁膜１２が形成され、層間絶縁膜１２には金属シリサイド層１１を露出するコンタクトホール１３が形成されている。コンタクトホール１３の径は、例えば０．１μｍ程度である。ここで、コンタクトホール１３は、半導体基板１０の内部であって、素子分離領域１０ａにおける活性領域１０ｂとの境界領域にも形成され、その最下端の面は活性領域１０ｂの下側面と同一の高さ、又は下側面よりも下に位置している。コンタクトホール１３における金属シリサイド層１１を露出する面である第１の底面の上、最下端の面である第２の底面の上、第１の底面と第２の底面とをつなぐ壁面上及び側壁上に、チタン（Ｔｉ）膜であり、第３のバリアメタル膜である第１の高融点金属膜１４及び窒化チタン（ＴｉＮ）膜であり、第１のバリアメタルである第２の高融点金属膜１６が順次形成されている。さらに、第１の高融点金属膜１４と金属シリサイド層１１との界面には、第１の高融点金属膜１４と金属シリサイド層１１とが反応した反応層１５が形成されている。なお、金属シリサイド層１１が無い場合においても、第１の高融点金属膜１４と半導体基板中のシリコンとが反応した反応層が形成されることとなる。また、少なくともコンタクトホールの第１の底面と第２の底面とをつなぐ壁面上における第２の高融点金属膜１６の上に、ＴｉＮ膜よりも比抵抗が高い窒素添加炭化チタン（ＴｉＣＮ）膜であり、第２のバリアメタルである高抵抗膜１７が形成されている。第２の高融点金属膜１６及び高抵抗膜１７の上に、コンタクトホール１３を埋め込むように、タングステン（Ｗ）膜１８が形成されている。
【００３７】
本発明の一実施形態に係る半導体装置によると、コンタクトホールが素子分離領域と活性領域との境界領域に形成された場合であっても、コンタクトホールにおける活性領域と接する壁面上に高抵抗のＴｉＣＮからなるバリアメタル膜が形成されていることにより、基板側への電流パスが遮断されるため、接合リークを抑制することができる。その結果、レジスト膜の形成時の重ねずれマージンを拡大することができるため、コンタクトホールの密集配置も可能となるので、チップ面積を縮小させることが可能となる。
【００３８】
以下に、本発明の一実施形態に係る半導体装置の製造方法について図２〜図８を参照しながら説明する。
【００３９】
まず、図２に示すように、例えばシャロウトレンチ分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばシリコン（Ｓｉ）単結晶からなる半導体基板１０の上部に、素子分離領域１０ａを選択的に形成する。その後、素子分離領域１０ａに挟まれた領域に、絶縁ゲート電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）等の半導体素子（図示せず）を形成し、このとき、ソース・ドレイン領域となる活性領域１０ｂを形成する。
【００４０】
その後、半導体基板１０の上部に、例えばニッケルシリサイドからなる金属シリサイド層１１を形成する。ここで、金属シリサイド層１１は、半導体基板１０における活性領域１０ｂの上部に形成する。具体的には、例えば、半導体素子がＭＩＳＦＥＴの場合、金属シリサイド層１１は、ＭＩＳＦＥＴのソース・ドレイン領域及びゲート領域の上部に形成する。
【００４１】
次に、図３に示すように、半導体基板１０及び金属シリサイド層１１の上に、層間絶縁膜１２を形成する。ここで、層間絶縁膜１２の材料は、例えば、半導体素子間のギャップが狭いパターンにおいても、ボイドフリーな埋め込み特性を持つシリコン酸化膜等を用いることが好ましい。具体例としては、オゾン（Ｏ3）−テトラエトキシシラン（tetraethoxysilane：ＴＥＯＳ）系化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法又はスピン塗布（Spin on Dielectric：ＳＯＤ）法により形成されたシリコン酸化膜等が挙げられる。Ｏ3−ＴＥＯＳ系ＣＶＤ法又はＳＯＤ法により形成されたシリコン酸化膜は、カバレッジが高い絶縁膜である。このため、半導体装置の微細化が進むことがあっても、半導体素子間のギャップ、例えば、半導体素子がＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのゲート電極同士の間のギャップに、ボイドを発生させることなく層間絶縁膜１２を埋め込むことができる。
【００４２】
次に、図４に示すように、例えばリソグラフィ法及びエッチング法により、層間絶縁膜１２に、金属シリサイド層１１を露出するコンタクトホール１３を形成する。ここで、コンタクトホール１３の径は、約０．１μｍ以下であることが好ましく、さらに、微細化の観点からは、約０．０７μｍ以下であることがより好ましい。この際、コンタクトホール１３は、レジスト膜の形成時のマスクの重ねずれ、又はＳＲＡＭ等の密集したレイアウト等により、素子分離領域１０ａと活性領域１０ｂとを跨ぐように形成される場合がある。このように形成されたコンタクトホール１３は、図４に示すように、エッチングの際に活性領域１０ｂよりも素子分離領域１０ａの方に掘られた形状となりやすい。
【００４３】
次に、例えばエッチング法により、コンタクトホール１３に形成された汚染物、例えば、金属シリサイド層１１の上に形成された酸化膜又は炭素系膜等を除去する。その後、層間絶縁膜１２の上並びにコンタクトホール１３における、金属シリサイド層１１を露出する面である第１の底面の上、最下端の面である第２の底面の上、第１の底面と第２の底面とをつなぐ壁面上及び側壁上に、第３のバリアメタル膜である第１の高融点金属膜１４を形成する。この際、金属シリサイド層１１と第１の高融点金属膜１４との界面に第１の高融点金属膜１４と金属シリサイド層１１との反応により反応層１５が形成され、オーミック特性が得られる。なお、金属シリサイド層１１が無い場合においても、第１の高融点金属膜１４と半導体基板中のシリコンとが反応した反応層が形成されることとなる。ここで、第１の高融点金属膜１４の材料としては、Ｔｉを用いることが好ましい。第１の高融点金属膜１４の材料としてＴｉを用いる場合には、その形成を、例えばアルゴン（Ａｒ）を含む雰囲気中において、高指向性のスパッタ法により行うことが好ましい。また、Ｔｉ膜の形成方法として、ＣＶＤ法を用いてもよい。その場合、プラズマ化学気相成長（Plasma Enhanced Chemical Vapor Deposition：ＰＥ−ＣＶＤ）法を用いることが好ましい。具体的には、例えば４５０℃程度の下、原料ガスとして塩素化チタンガス及び水素ガスを用いたＰＥ−ＣＶＤ法を用いることが好ましい。ここで、第１の高融点金属膜１４のうち、金属シリサイド層１１の上に形成された部分の膜厚は、約２ｎｍ以上であることが好ましい。
【００４４】
次に、図５に示すように、第１の高融点金属膜１４の上に、第１のバリアメタルである第２の高融点金属膜１６を形成する。ここで、第２の高融点金属膜１６の材料としては、ＴｉＮを用いることが望ましい。ＴｉＮ膜は、テトラキスジメチルアミノチタン（Tetrakis(dimethylamino)titanium：ＴＤＭＡＴ）を用いた熱ＣＶＤ法により成膜し、続いて、成膜された膜にプラズマ処理を施すことにより形成することが好ましい。具体的には、３００℃〜４００℃程度の下、ＴＤＭＡＴを１ｓ〜５ｓ程度照射することにより、炭素と窒素とを含むＴｉ膜を形成し、その後、窒素を用いたリモートプラズマに炭素と窒素とを含むＴｉ膜を１ｓ〜１０ｓ程度暴露させることにより、膜厚が０．２ｎｍ程度のＴｉＮ膜を形成する。このＴＤＭＡＴ照射と窒素を用いたリモートプラズマによる処理とを繰り返すことにより、膜厚が０．１ｎｍ〜５ｎｍ程度のＴｉＮ膜を形成する。ここで、リモートプラズマは等方性であるため、コンタクトホール１３の底面及び側壁等の全体にＴｉＮ膜を形成することができる。
【００４５】
次に、コンタクトホール１３の側壁及び第１の底面と第２の底面とをつなぐ壁面における第２の高融点金属膜１６の上に、第２のバリアメタルである高抵抗膜１７を形成する。ここで、高抵抗膜１７の形成方法としては、上記と同じく３００℃〜４００℃程度の下、ＴＤＭＡＴを１ｓ〜１５ｓ程度照射することにより、炭素と窒素とを含むＴｉ膜を第２の高融点金属膜１６の上に形成する。その後、指向性が高いプラズマ処理を１ｓ〜４０ｓ程度施すことにより、コンタクトホール１３において、半導体基板１０の主面と平行な方向に形成された、炭素と窒素とを含むＴｉ膜にのみプラズマ処理を施して、ＴｉＮ膜にする。この際、半導体基板１０の主面と平行でない方向にはプラズマ処理は施されないため、コンタクトホール１３において、半導体基板１０の主面と平行でない面、例えば垂直な方向の面には、ＴｉＮ膜よりも比抵抗の高い、非常に高抵抗な、炭素と窒素とを含むＴｉ膜である高抵抗膜１７が残存する。このとき、指向性が高いプラズマ処理は窒素及び水素雰囲気中において、７５０Ｗ以下の無線周波数（Radio Frequency：ＲＦ）パワーにより実施することが好ましい。ここで、指向性が高いプラズマ処理は、窒素及び水素を用いたＩｎ−ｓｉｔｕプラズマにより実施されることが好ましい。また、高抵抗膜１７の膜厚は０．１ｎｍ〜３ｎｍ程度であることが好ましい。第２の高融点金属膜１６を形成する際の詳細な成膜シーケンス（タイミングチャート）は、図６（ａ）に示す通りであり、高抵抗膜１７を形成する際の詳細な成膜シーケンスは、図６（ｂ）に示す通りである。
【００４６】
次に、図７に示すように、Ｗ−ＣＶＤ法、Ｗ−原子層成長（Atomic Layer Deposition：ＡＬＤ）法又はＡＬＤ法とＣＶＤ法とを組み合わせた方法により、第２の高融点金属膜１６及び高抵抗膜１７の上に、コンタクトホール１３を埋め込むように、Ｗ膜１８を形成する。
【００４７】
次に、図８に示すように、化学機械研磨（ＣＭＰ）法により、層間絶縁膜１２を露出するまで、Ｗ膜１８、第１の高融点金属膜１４及び第２の高融点金属膜１６を研磨し、コンタクトホール１３にＷ膜１８、第１の高融点金属膜１４、第２の高融点金属膜１６及び高抵抗膜１７を残して、コンタクトプラグを完成させる。
【００４８】
本発明の一実施形態に係る半導体装置の製造方法によると、コンタクトホールが半導体基板の内部であって、素子分離領域と活性領域との境界領域に形成された場合であっても、コンタクトホールにおける活性領域と接する壁面上に高抵抗のＴｉＣＮからなるバリアメタル膜が形成することにより、基板側への電流パスが遮断されるため、接合リークを抑制することができる。その結果、レジスト膜の形成時の重ねずれマージンを拡大することができるため、コンタクトホールの密集配置も可能となるので、チップ面積を縮小させることが可能となる。
【００４９】
本発明に係る半導体装置及びその製造方法について上述の一実施形態に基づいて説明したが、本発明の実施形態はこれに限定されるものではなく、その要旨を逸脱しない範囲内において、種々の形態に変形可能である。
【産業上の利用可能性】
【００５０】
本発明に係る半導体装置及びその製造方法は、コンタクトホールが基板の内部であって、活性領域と素子分離領域との境界領域に形成された場合であっても、基板側に流れるリーク電流を抑制することができるため、接合リーク特性の悪化を防ぐことが可能となり、特に、コンタクトプラグを有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００５１】
１０ 半導体基板
１０ａ 素子分離領域
１０ｂ 活性領域
１１ 金属シリサイド層
１２ 層間絶縁膜
１３ コンタクトホール
１４ 第１の高融点金属膜（第３のバリアメタル）
１５ 反応層
１６ 第２の高融点金属膜（第１のバリアメタル）
１７ 高抵抗膜（第２のバリアメタル）
１８ タングステン（Ｗ）膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、コンタクトプラグを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化及びチップサイズの縮小化に伴い、半導体集積回路に含まれる半導体素子に電源又は信号を供給するためのコンタクトプラグの微細化が進行している。コンタクトプラグの微細化が進行するに従い、コンタクト抵抗が高くなるため、コンタクト抵抗を低くすることが要求されている。
【０００３】
以下に、タングステン（Ｗ）を主成分とするコンタクトプラグを有する従来の半導体装置について説明する。
【０００４】
シリコン（Ｓｉ）基板の上に層間絶縁膜が形成され、層間絶縁膜にコンタクトホールが形成されている。コンタクトホールの底面及び側壁には密着層であるチタン（Ｔｉ）膜及びバリア層である窒化チタン（ＴｉＮ）膜が順次形成されている。また、ＴｉＮ膜の上にはコンタクトホールを埋め込むようにＷ膜が形成されて、Ｗ膜、Ｔｉ膜及びＴｉＮ膜の３層構造からなるコンタクトプラグが形成されている。
【０００５】
以下に、Ｗ膜、Ｔｉ膜及びＴｉＮ膜の３層構造からなる従来のコンタクトプラグを有する半導体装置の製造方法について図９を参照しながら説明する。
【０００６】
図９は従来の半導体装置の製造方法を示している。図９に示すように、半導体基板１００の上部に素子分離領域１００ａを形成し、素子分離領域１００ａに挟まれた領域にソース・ドレイン領域となる活性領域１００ｂを形成し、半導体基板１００の上にシリコン酸化膜からなる層間絶縁膜１０２を形成する。
【０００７】
次に、リソグラフィ法により、層間絶縁膜１０２の上にコンタクトパターンを有するレジスト膜（図示せず）を形成する。その後、ドライエッチング法により、そのレジスト膜をマスクとして層間絶縁膜１０２をエッチングして、半導体基板１００の活性領域１００ｂを露出するコンタクトホール１０３を形成する。
【０００８】
次に、層間絶縁膜１０２の上並びにコンタクトホール１０３の底面及び側壁に、Ｔｉ膜１０４及びＴｉＮ膜１０５を順次形成する。続いて、ＴｉＮ膜１０５の上にコンタクトホール１０３を埋め込むようにＷ膜１０６を形成する。
【０００９】
次に、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、層間絶縁膜１０２を露出するまで、Ｗ膜１０６、ＴｉＮ膜１０５及びＴｉ膜１０４を研磨し、コンタクトホール１０３にＷ膜１０６、ＴｉＮ膜１０５及びＴｉ膜１０４を残して、コンタクトプラグを完成させる。
【００１０】
コンタクト抵抗を低くするには、比抵抗が高いＴｉＮ膜１０５をできるだけ薄膜化させ、ＴｉＮ膜１０５よりも比抵抗が低いＷ膜１０６のコンタクトホール１０３に占める割合を高くすることが有効であり、このような方法は、例えば、特許文献１に提示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−２６８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記従来の半導体装置及びその製造方法では、層間絶縁膜の上にコンタクトパターンを有するレジスト膜を形成する際における重ねずれ、又はＳＲＡＭ等の密集レイアウト等により、コンタクトホールが活性領域と素子分離領域とに跨る位置に形成される場合がある。この場合、素子分離領域に達したコンタクトホールの底面が、活性領域における拡散層の下限の近傍（接合深さ近傍）、又は拡散層の下限よりも下側に位置すると、基板側にリーク電流が流れて、接合リーク特性が悪化するという不具合が発生する。また、プロセスの微細化に伴い、拡散層はますます浅くなってきているため、コンタクトホールが接合深さ程度に達する可能性は高く、接合リーク特性の悪化はますます発生しやすくなる。
【００１３】
本発明は、前記従来の問題に鑑み、その目的は、コンタクトホールが基板の内部であって、活性領域と素子分離領域との境界領域にまで形成された場合でも、基板に流れるリーク電流を抑制できるようにすることにある。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明は、半導体装置を、素子分離領域が掘り込まれた場合のコンタクトホールにおいて、コンタクトホールの活性領域と接する壁面に高抵抗膜が形成される構成とする。
【００１５】
具体的に、本発明に係る半導体装置は、半導体基板の上部に形成された素子分離領域と、半導体基板の上部で且つ素子分離領域によって区画された活性領域と、半導体基板の上に形成された絶縁膜と、絶縁膜に少なくとも活性領域を露出するように形成され、且つ、素子分離領域における活性領域との境界領域を含む領域に形成されたコンタクトホールと、コンタクトホールにおける、活性領域の上に位置する第１の底面の上に形成された第１のバリアメタル膜と、コンタクトホールにおける、最下端に位置する第２の底面と第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜と、コンタクトホールに埋め込まれた導電膜とを備え、第２のバリアメタル膜は、第１のバリアメタル膜よりも比抵抗が高いことを特徴とする。
【００１６】
本発明に係る半導体装置によると、活性領域の上に位置する第１の底面の上に形成された第１のバリアメタル膜と、コンタクトホールにおいて、最下端に位置する第２の底面と第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜とを備え、第２のバリアメタル膜は、第１のバリアメタル膜よりも比抵抗が高い。このため、コンタクトホールが半導体基板の内部であって、素子分離領域と活性領域の境界領域に形成された場合でも、基板側への電流パスが遮断されるため、接合リークを抑制することができる。
【００１７】
本発明に係る半導体装置において、コンタクトホールの第２の底面は、活性領域の下側面と同一の高さに位置してもよい。
【００１８】
本発明に係る半導体装置において、コンタクトホールの第２の底面は、活性領域の下側面よりも下に位置してもよい。
【００１９】
本発明に係る半導体装置において、第２のバリアメタル膜は、コンタクトホールの側壁上にも形成されていてもよい。
【００２０】
本発明に係る半導体装置において、第２のバリアメタル膜は、炭素及び窒素を含むチタン膜であることが好ましい。
【００２１】
本発明に係る半導体装置において、第１のバリアメタル膜は、窒化チタン膜であることが好ましい。
【００２２】
本発明に係る半導体装置において、コンタクトホールの径は、０．１μｍ以下であることが好ましい。
【００２３】
本発明に係る半導体装置は、活性領域の上に形成されたシリサイド層をさらに備え、コンタクトホールは、第１の底面において、シリサイド層を露出していてもよい。
【００２４】
この場合、シリサイド層の上に形成されたチタンからなる第３のバリアメタル膜をさらに備えていてもよい。
【００２５】
本発明に係る半導体装置の製造方法は、半導体基板の上部に素子分離領域を選択的に形成することにより、素子分離領域に区画された活性領域を形成する工程（ａ）と、半導体基板の上に、絶縁膜を形成する工程（ｂ）と、絶縁膜に少なくとも活性領域を露出するコンタクトホールを形成する工程（ｃ）と、コンタクトホールにおける活性領域の上に位置する第１の底面の上に第１のバリアメタル膜を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１のバリアメタル膜の上におけるコンタクトホールの壁面上に、第２のバリアメタル膜を形成する工程（ｅ）と、コンタクトホールに導電膜を埋め込む工程（ｆ）とを備え、コンタクトホールが素子分離領域における活性領域との境界領域を含む領域にも形成された場合に、工程（ｄ）において、コンタクトホールにおける第１の底面と最下端に位置する第２の底面とをつなぐ壁面上にも第２のバリアメタル膜が形成され、第２のバリアメタル膜は、第１のバリアメタル膜よりも比抵抗が高いことを特徴とする。
【００２６】
本発明に係る半導体装置の製造方法によると、コンタクトホールにおける活性領域の上に位置する第１の底面と最下端に位置する第２の底面とをつなぐ壁面上に第２のバリアメタル膜を形成し、第２のバリアメタル膜は、第１のバリアメタル膜よりも比抵抗が高い。このため、コンタクトホールが半導体基板の内部であって、素子分離領域と活性領域の境界領域に形成された場合でも、基板側への電流パスが遮断されるため、接合リークを抑制することができる。
【００２７】
本発明に係る半導体装置の製造方法において、第２のバリアメタル膜は、炭素及び窒素を含むチタン膜であることが好ましい。
【００２８】
本発明に係る半導体装置の製造方法において、第１のバリアメタル膜は、窒化チタン膜であることが好ましい。
【００２９】
本発明に係る半導体装置の製造方法において、第２のバリアメタル膜は、指向性が高いプラズマ処理を用いることにより、コンタクトホールの第１の底面及び第２の底面に形成されないことが好ましい。
【００３０】
この場合、指向性が高いプラズマ処理は、窒素と水素とを用いたＩｎ−ｓｉｔｕプラズマにより実施されることが好ましい。
【００３１】
本発明に係る半導体装置の製造方法は、工程（ａ）と（ｂ）との間に、活性領域の上部にシリサイド層を形成する工程（ａ１）をさらに備え、工程（ｃ）において、コンタクトホールは、第１の底面において、シリサイド層を露出してもよい。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によると、コンタクトホールが基板の内部であって、活性領域と素子分離領域との境界領域に形成された場合であっても、基板側に流れるリーク電流を抑制することができるため、接合リーク特性の悪化を防ぐことが可能となる。その結果、レジスト膜の形成時の重ねずれマージンを拡大することができるため、コンタクトホールの密集配置も可能となるので、チップ面積を縮小させることが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法における、ＴｉＮ膜及び高抵抗膜を形成する際の成膜シーケンスを示し、（ａ）はＴｉＮ膜を形成する際の成膜シーケンスを示す図であり、（ｂ）は高抵抗膜を形成する際の成膜シーケンスを示す図である。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００３４】
本発明の一実施形態に係る半導体装置及びその製造方法ついて図面を参照しながら説明する。但し、本実施形態に記載の材料及び数値等は、単に好ましい材料及び数値等を記載したに過ぎず、本発明は、これに限定されるものではない。すなわち、本発明の一実施形態は、本発明の効果を奏する範囲内において、種々の形態に変形可能である。
【００３５】
以下に、本発明の一実施形態に係る半導体装置について図１を参照しながら説明する。
【００３６】
図１に示すように、半導体基板１０の上部に素子分離領域１０ａが選択的に形成され、素子分離領域１０ａに挟まれた領域にソース・ドレイン領域となる活性領域１０ｂが形成されている。活性領域１０ｂの上部には、例えば、ニッケルシリサイドからなる金属シリサイド層１１が形成されている。半導体基板１０の上には、層間絶縁膜１２が形成され、層間絶縁膜１２には金属シリサイド層１１を露出するコンタクトホール１３が形成されている。コンタクトホール１３の径は、例えば０．１μｍ程度である。ここで、コンタクトホール１３は、半導体基板１０の内部であって、素子分離領域１０ａにおける活性領域１０ｂとの境界領域にも形成され、その最下端の面は活性領域１０ｂの下側面と同一の高さ、又は下側面よりも下に位置している。コンタクトホール１３における金属シリサイド層１１を露出する面である第１の底面の上、最下端の面である第２の底面の上、第１の底面と第２の底面とをつなぐ壁面上及び側壁上に、チタン（Ｔｉ）膜であり、第３のバリアメタル膜である第１の高融点金属膜１４及び窒化チタン（ＴｉＮ）膜であり、第１のバリアメタルである第２の高融点金属膜１６が順次形成されている。さらに、第１の高融点金属膜１４と金属シリサイド層１１との界面には、第１の高融点金属膜１４と金属シリサイド層１１とが反応した反応層１５が形成されている。なお、金属シリサイド層１１が無い場合においても、第１の高融点金属膜１４と半導体基板中のシリコンとが反応した反応層が形成されることとなる。また、少なくともコンタクトホールの第１の底面と第２の底面とをつなぐ壁面上における第２の高融点金属膜１６の上に、ＴｉＮ膜よりも比抵抗が高い窒素添加炭化チタン（ＴｉＣＮ）膜であり、第２のバリアメタルである高抵抗膜１７が形成されている。第２の高融点金属膜１６及び高抵抗膜１７の上に、コンタクトホール１３を埋め込むように、タングステン（Ｗ）膜１８が形成されている。
【００３７】
本発明の一実施形態に係る半導体装置によると、コンタクトホールが素子分離領域と活性領域との境界領域に形成された場合であっても、コンタクトホールにおける活性領域と接する壁面上に高抵抗のＴｉＣＮからなるバリアメタル膜が形成されていることにより、基板側への電流パスが遮断されるため、接合リークを抑制することができる。その結果、レジスト膜の形成時の重ねずれマージンを拡大することができるため、コンタクトホールの密集配置も可能となるので、チップ面積を縮小させることが可能となる。
【００３８】
以下に、本発明の一実施形態に係る半導体装置の製造方法について図２〜図８を参照しながら説明する。
【００３９】
まず、図２に示すように、例えばシャロウトレンチ分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばシリコン（Ｓｉ）単結晶からなる半導体基板１０の上部に、素子分離領域１０ａを選択的に形成する。その後、素子分離領域１０ａに挟まれた領域に、絶縁ゲート電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）等の半導体素子（図示せず）を形成し、このとき、ソース・ドレイン領域となる活性領域１０ｂを形成する。
【００４０】
その後、半導体基板１０の上部に、例えばニッケルシリサイドからなる金属シリサイド層１１を形成する。ここで、金属シリサイド層１１は、半導体基板１０における活性領域１０ｂの上部に形成する。具体的には、例えば、半導体素子がＭＩＳＦＥＴの場合、金属シリサイド層１１は、ＭＩＳＦＥＴのソース・ドレイン領域及びゲート領域の上部に形成する。
【００４１】
次に、図３に示すように、半導体基板１０及び金属シリサイド層１１の上に、層間絶縁膜１２を形成する。ここで、層間絶縁膜１２の材料は、例えば、半導体素子間のギャップが狭いパターンにおいても、ボイドフリーな埋め込み特性を持つシリコン酸化膜等を用いることが好ましい。具体例としては、オゾン（Ｏ3）−テトラエトキシシラン（tetraethoxysilane：ＴＥＯＳ）系化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法又はスピン塗布（Spin on Dielectric：ＳＯＤ）法により形成されたシリコン酸化膜等が挙げられる。Ｏ3−ＴＥＯＳ系ＣＶＤ法又はＳＯＤ法により形成されたシリコン酸化膜は、カバレッジが高い絶縁膜である。このため、半導体装置の微細化が進むことがあっても、半導体素子間のギャップ、例えば、半導体素子がＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのゲート電極同士の間のギャップに、ボイドを発生させることなく層間絶縁膜１２を埋め込むことができる。
【００４２】
次に、図４に示すように、例えばリソグラフィ法及びエッチング法により、層間絶縁膜１２に、金属シリサイド層１１を露出するコンタクトホール１３を形成する。ここで、コンタクトホール１３の径は、約０．１μｍ以下であることが好ましく、さらに、微細化の観点からは、約０．０７μｍ以下であることがより好ましい。この際、コンタクトホール１３は、レジスト膜の形成時のマスクの重ねずれ、又はＳＲＡＭ等の密集したレイアウト等により、素子分離領域１０ａと活性領域１０ｂとを跨ぐように形成される場合がある。このように形成されたコンタクトホール１３は、図４に示すように、エッチングの際に活性領域１０ｂよりも素子分離領域１０ａの方に掘られた形状となりやすい。
【００４３】
次に、例えばエッチング法により、コンタクトホール１３に形成された汚染物、例えば、金属シリサイド層１１の上に形成された酸化膜又は炭素系膜等を除去する。その後、層間絶縁膜１２の上並びにコンタクトホール１３における、金属シリサイド層１１を露出する面である第１の底面の上、最下端の面である第２の底面の上、第１の底面と第２の底面とをつなぐ壁面上及び側壁上に、第３のバリアメタル膜である第１の高融点金属膜１４を形成する。この際、金属シリサイド層１１と第１の高融点金属膜１４との界面に第１の高融点金属膜１４と金属シリサイド層１１との反応により反応層１５が形成され、オーミック特性が得られる。なお、金属シリサイド層１１が無い場合においても、第１の高融点金属膜１４と半導体基板中のシリコンとが反応した反応層が形成されることとなる。ここで、第１の高融点金属膜１４の材料としては、Ｔｉを用いることが好ましい。第１の高融点金属膜１４の材料としてＴｉを用いる場合には、その形成を、例えばアルゴン（Ａｒ）を含む雰囲気中において、高指向性のスパッタ法により行うことが好ましい。また、Ｔｉ膜の形成方法として、ＣＶＤ法を用いてもよい。その場合、プラズマ化学気相成長（Plasma Enhanced Chemical Vapor Deposition：ＰＥ−ＣＶＤ）法を用いることが好ましい。具体的には、例えば４５０℃程度の下、原料ガスとして塩素化チタンガス及び水素ガスを用いたＰＥ−ＣＶＤ法を用いることが好ましい。ここで、第１の高融点金属膜１４のうち、金属シリサイド層１１の上に形成された部分の膜厚は、約２ｎｍ以上であることが好ましい。
【００４４】
次に、図５に示すように、第１の高融点金属膜１４の上に、第１のバリアメタルである第２の高融点金属膜１６を形成する。ここで、第２の高融点金属膜１６の材料としては、ＴｉＮを用いることが望ましい。ＴｉＮ膜は、テトラキスジメチルアミノチタン（Tetrakis(dimethylamino)titanium：ＴＤＭＡＴ）を用いた熱ＣＶＤ法により成膜し、続いて、成膜された膜にプラズマ処理を施すことにより形成することが好ましい。具体的には、３００℃〜４００℃程度の下、ＴＤＭＡＴを１ｓ〜５ｓ程度照射することにより、炭素と窒素とを含むＴｉ膜を形成し、その後、窒素を用いたリモートプラズマに炭素と窒素とを含むＴｉ膜を１ｓ〜１０ｓ程度暴露させることにより、膜厚が０．２ｎｍ程度のＴｉＮ膜を形成する。このＴＤＭＡＴ照射と窒素を用いたリモートプラズマによる処理とを繰り返すことにより、膜厚が０．１ｎｍ〜５ｎｍ程度のＴｉＮ膜を形成する。ここで、リモートプラズマは等方性であるため、コンタクトホール１３の底面及び側壁等の全体にＴｉＮ膜を形成することができる。
【００４５】
次に、コンタクトホール１３の側壁及び第１の底面と第２の底面とをつなぐ壁面における第２の高融点金属膜１６の上に、第２のバリアメタルである高抵抗膜１７を形成する。ここで、高抵抗膜１７の形成方法としては、上記と同じく３００℃〜４００℃程度の下、ＴＤＭＡＴを１ｓ〜１５ｓ程度照射することにより、炭素と窒素とを含むＴｉ膜を第２の高融点金属膜１６の上に形成する。その後、指向性が高いプラズマ処理を１ｓ〜４０ｓ程度施すことにより、コンタクトホール１３において、半導体基板１０の主面と平行な方向に形成された、炭素と窒素とを含むＴｉ膜にのみプラズマ処理を施して、ＴｉＮ膜にする。この際、半導体基板１０の主面と平行でない方向にはプラズマ処理は施されないため、コンタクトホール１３において、半導体基板１０の主面と平行でない面、例えば垂直な方向の面には、ＴｉＮ膜よりも比抵抗の高い、非常に高抵抗な、炭素と窒素とを含むＴｉ膜である高抵抗膜１７が残存する。このとき、指向性が高いプラズマ処理は窒素及び水素雰囲気中において、７５０Ｗ以下の無線周波数（Radio Frequency：ＲＦ）パワーにより実施することが好ましい。ここで、指向性が高いプラズマ処理は、窒素及び水素を用いたＩｎ−ｓｉｔｕプラズマにより実施されることが好ましい。また、高抵抗膜１７の膜厚は０．１ｎｍ〜３ｎｍ程度であることが好ましい。第２の高融点金属膜１６を形成する際の詳細な成膜シーケンス（タイミングチャート）は、図６（ａ）に示す通りであり、高抵抗膜１７を形成する際の詳細な成膜シーケンスは、図６（ｂ）に示す通りである。
【００４６】
次に、図７に示すように、Ｗ−ＣＶＤ法、Ｗ−原子層成長（Atomic Layer Deposition：ＡＬＤ）法又はＡＬＤ法とＣＶＤ法とを組み合わせた方法により、第２の高融点金属膜１６及び高抵抗膜１７の上に、コンタクトホール１３を埋め込むように、Ｗ膜１８を形成する。
【００４７】
次に、図８に示すように、化学機械研磨（ＣＭＰ）法により、層間絶縁膜１２を露出するまで、Ｗ膜１８、第１の高融点金属膜１４及び第２の高融点金属膜１６を研磨し、コンタクトホール１３にＷ膜１８、第１の高融点金属膜１４、第２の高融点金属膜１６及び高抵抗膜１７を残して、コンタクトプラグを完成させる。
【００４８】
本発明の一実施形態に係る半導体装置の製造方法によると、コンタクトホールが半導体基板の内部であって、素子分離領域と活性領域との境界領域に形成された場合であっても、コンタクトホールにおける活性領域と接する壁面上に高抵抗のＴｉＣＮからなるバリアメタル膜が形成することにより、基板側への電流パスが遮断されるため、接合リークを抑制することができる。その結果、レジスト膜の形成時の重ねずれマージンを拡大することができるため、コンタクトホールの密集配置も可能となるので、チップ面積を縮小させることが可能となる。
【００４９】
本発明に係る半導体装置及びその製造方法について上述の一実施形態に基づいて説明したが、本発明の実施形態はこれに限定されるものではなく、その要旨を逸脱しない範囲内において、種々の形態に変形可能である。
【産業上の利用可能性】
【００５０】
本発明に係る半導体装置及びその製造方法は、コンタクトホールが基板の内部であって、活性領域と素子分離領域との境界領域に形成された場合であっても、基板側に流れるリーク電流を抑制することができるため、接合リーク特性の悪化を防ぐことが可能となり、特に、コンタクトプラグを有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００５１】
１０ 半導体基板
１０ａ 素子分離領域
１０ｂ 活性領域
１１ 金属シリサイド層
１２ 層間絶縁膜
１３ コンタクトホール
１４ 第１の高融点金属膜（第３のバリアメタル）
１５ 反応層
１６ 第２の高融点金属膜（第１のバリアメタル）
１７ 高抵抗膜（第２のバリアメタル）
１８ タングステン（Ｗ）膜
【特許請求の範囲】
【請求項１】
半導体基板の上部に形成された素子分離領域と、
前記半導体基板の上部で且つ前記素子分離領域によって区画された活性領域と、
前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜に少なくとも前記活性領域を露出するように形成され、且つ、前記素子分離領域における前記活性領域との境界領域を含む領域に形成されたコンタクトホールと、
前記コンタクトホールにおける、前記活性領域の上に位置する第１の底面の上に形成された第１のバリアメタル膜と、
前記コンタクトホールにおける、最下端に位置する第２の底面と前記第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜と、
前記コンタクトホールに埋め込まれた導電膜とを備え、
前記第２のバリアメタル膜は、前記第１のバリアメタル膜よりも比抵抗が高いことを特徴とする半導体装置。
【請求項２】
前記コンタクトホールの第２の底面は、前記活性領域の下側面と同一の高さに位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクトホールの第２の底面は、前記活性領域の下側面よりも下に位置することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２のバリアメタル膜は、前記コンタクトホールの側壁上にも形成されていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記第２のバリアメタル膜は、炭素及び窒素を含むチタン膜であることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記第１のバリアメタル膜は、窒化チタン膜であることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記コンタクトホールの径は、０．１μｍ以下であることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記活性領域の上に形成されたシリサイド層をさらに備え、
前記コンタクトホールは、前記第１の底面において、前記シリサイド層を露出することを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記シリサイド層の上に形成されたチタンからなる第３のバリアメタル膜をさらに備えていることを特徴とする請求項８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板の上部に素子分離領域を選択的に形成することにより、前記素子分離領域に区画された活性領域を形成する工程（ａ）と、
前記半導体基板の上に、絶縁膜を形成する工程（ｂ）と、
前記絶縁膜に少なくとも前記活性領域を露出するコンタクトホールを形成する工程（ｃ）と、
前記コンタクトホールにおける前記活性領域の上に位置する第１の底面の上に第１のバリアメタル膜を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１のバリアメタル膜の上における前記コンタクトホールの壁面上に、第２のバリアメタル膜を形成する工程（ｅ）と、
前記コンタクトホールに導電膜を埋め込む工程（ｆ）とを備え、
前記コンタクトホールが前記素子分離領域における前記活性領域との境界領域を含む領域にも形成された場合に、前記工程（ｅ）において、前記コンタクトホールにおける第１の底面と最下端に位置する第２の底面とをつなぐ壁面上にも前記第２のバリアメタル膜が形成され、
前記第２のバリアメタル膜は、前記第１のバリアメタル膜よりも比抵抗が高いことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２のバリアメタル膜は、炭素及び窒素を含むチタン膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１のバリアメタル膜は、窒化チタン膜であることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２のバリアメタル膜は、指向性が高いプラズマ処理を用いることより、前記コンタクトホールの第１の底面及び第２の底面に形成されないことを特徴とする請求項１０〜１２のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記指向性が高いプラズマ処理は、窒素と水素とを用いたＩｎ−ｓｉｔｕプラズマにより実施されることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ａ）と（ｂ）との間に、前記活性領域の上部にシリサイド層を形成する工程（ａ１）をさらに備え、
前記工程（ｃ）において、前記コンタクトホールは、前記第１の底面において、前記シリサイド層を露出することを特徴とする請求項１０〜１４のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上部に形成された素子分離領域と、
前記半導体基板の上部で且つ前記素子分離領域によって区画された活性領域と、
前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜に少なくとも前記活性領域を露出するように形成され、且つ、前記素子分離領域における前記活性領域との境界領域を含む領域に形成されたコンタクトホールと、
前記コンタクトホールにおける、前記活性領域の上に位置する第１の底面の上に形成された第１のバリアメタル膜と、
前記コンタクトホールにおける、最下端に位置する第２の底面と前記第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜と、
前記コンタクトホールに埋め込まれた導電膜とを備え、
前記第２のバリアメタル膜は、前記第１のバリアメタル膜よりも比抵抗が高いことを特徴とする半導体装置。
【請求項２】
前記コンタクトホールの第２の底面は、前記活性領域の下側面と同一の高さに位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクトホールの第２の底面は、前記活性領域の下側面よりも下に位置することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２のバリアメタル膜は、前記コンタクトホールの側壁上にも形成されていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記第２のバリアメタル膜は、炭素及び窒素を含むチタン膜であることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記第１のバリアメタル膜は、窒化チタン膜であることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記コンタクトホールの径は、０．１μｍ以下であることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記活性領域の上に形成されたシリサイド層をさらに備え、
前記コンタクトホールは、前記第１の底面において、前記シリサイド層を露出することを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記シリサイド層の上に形成されたチタンからなる第３のバリアメタル膜をさらに備えていることを特徴とする請求項８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板の上部に素子分離領域を選択的に形成することにより、前記素子分離領域に区画された活性領域を形成する工程（ａ）と、
前記半導体基板の上に、絶縁膜を形成する工程（ｂ）と、
前記絶縁膜に少なくとも前記活性領域を露出するコンタクトホールを形成する工程（ｃ）と、
前記コンタクトホールにおける前記活性領域の上に位置する第１の底面の上に第１のバリアメタル膜を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１のバリアメタル膜の上における前記コンタクトホールの壁面上に、第２のバリアメタル膜を形成する工程（ｅ）と、
前記コンタクトホールに導電膜を埋め込む工程（ｆ）とを備え、
前記コンタクトホールが前記素子分離領域における前記活性領域との境界領域を含む領域にも形成された場合に、前記工程（ｅ）において、前記コンタクトホールにおける第１の底面と最下端に位置する第２の底面とをつなぐ壁面上にも前記第２のバリアメタル膜が形成され、
前記第２のバリアメタル膜は、前記第１のバリアメタル膜よりも比抵抗が高いことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２のバリアメタル膜は、炭素及び窒素を含むチタン膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１のバリアメタル膜は、窒化チタン膜であることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２のバリアメタル膜は、指向性が高いプラズマ処理を用いることより、前記コンタクトホールの第１の底面及び第２の底面に形成されないことを特徴とする請求項１０〜１２のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記指向性が高いプラズマ処理は、窒素と水素とを用いたＩｎ−ｓｉｔｕプラズマにより実施されることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ａ）と（ｂ）との間に、前記活性領域の上部にシリサイド層を形成する工程（ａ１）をさらに備え、
前記工程（ｃ）において、前記コンタクトホールは、前記第１の底面において、前記シリサイド層を露出することを特徴とする請求項１０〜１４のうちのいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−８２３５５（Ｐ２０１１−８２３５５Ａ）
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願番号】特願２００９−２３３６３５（Ｐ２００９−２３３６３５）
【出願日】平成２１年１０月７日（２００９．１０．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願日】平成２１年１０月７日（２００９．１０．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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