【課題】本発明の一つの実施形態の目的は、素子分離特性を向上可能な固体撮像装置および固体撮像装置の製造方法を提供することである。
【解決手段】実施形態によれば、固体撮像装置の製造方法が提供される。固体撮像装置の製造方法は、素子分離領域形成工程と、電荷蓄積領域形成工程とを含む。素子分離領域形成工程では、第１導電型の半導体層をエピタキシャル成長させて光電変換素子間を分離する素子分離領域を形成する。電荷蓄積領域形成工程では、第２導電型の半導体層をエピタキシャル成長させて前記光電変換素子における電荷蓄積領域を形成する。 （もっと読む）

【課題】回路全体の小型化を実現し、高温環境下で使用することができる窒化ガリウム半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板１の表面には、絶縁層２、アンドープの第１ＧａＮ層３、ＡｌＧａＮ層４がこの順で積層されている。第１ＧａＮ層３とＡｌＧａＮ層４の界面には、２次元電子ガスで形成された表面障壁層５が形成されている。ＡｌＧａＮ層４の表面層には、第１ＧａＮ層３に達し、かつ貫通しない程度の凹部（第１凹部）が形成されている。このような半導体基板１に、第１高耐圧トランジスタ１１０および制御回路１２０が一体的に形成されている。第１高耐圧トランジスタ１１０は、第１凹部およびＡｌＧａＮ層４の表面に形成されている。また、制御回路１２０は、第１凹部の一部に形成されたｎチャネルＭＯＳＦＥＴと、ＡｌＧａＮ層４の表面に形成されたデプレッション型ｎチャネルＭＯＳＦＥＴとで構成されている。 （もっと読む）

【課題】 フォトリソグラフィ工程を用いることなく広い領域に単結晶半導体領域を有する半導体素子の形成方法を提供する。
【解決手段】 第１基板１５０上に互いに離隔するように配置されるボンディング表面を形成する。第１基板１５０のボンディング表面に第２基板１００を接合する。その後、第１基板１００の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに第２基板１００から各半導体領域が残るように第２基板１００を分離する。前記ボンディング表面は、第１基板１５０上に少なくとも一つの絶縁領域の表面を含む。そして、少なくとも一つのアクティブ領域は、前記少なくとも一つの半導体領域内に形成される。素子分離領域は、少なくとも一つの前記半導体領域と隣接するように形成される。これにより、別途、フォトリソグラフィ工程を行わずに済み、工程が簡略化される。 （もっと読む）

【課題】本発明は、先に形成されている絶縁膜（例えば、ゲート絶縁膜など）の品質に悪影響を及ぼさず、また、欠陥が少ない絶縁膜をトレンチに埋め込むことができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】反応ガスを分解して基板のトレンチに絶縁膜の埋め込みを行う工程を備えた半導体装置の製造方法であって、前記反応ガスと、少なくともＤ_２（重水素）ガスを含む希釈ガスとを供給して、前記絶縁膜の埋め込みを行うことを特徴とする半導体の製造方法が提供される。 （もっと読む）

【課題】装置構成に合わせて、最終的なゲート電極の寸法が均一になるように複数の工程を管理して、ゲート電極の加工寸法のウエハ面内ばらつきを最小化することができる製造技術を提供する。
【解決手段】第１のプロセス装置１０１と、１つ以上後の第２のプロセス装置１１１とを有する半導体製造システムを用い、プロセス装置１０１で処理されたウエハ１０５の計測データを基に、ウエハ上に形成された薄膜膜厚もしくは構造体の高さがウエハ面内で均一になるように、プロセス装置１１１におけるウエハ１１５の処理方向を制御する。すなわち、ゲート寸法のモデル式にしたがいゲート電極の下地構造形成時のウエハ処理方向を制御（または素子分離等の下地構造を考慮して露光装置においてレジスト転写形成時にショット毎にドーズ量を制御）することで、エッチング加工後のゲート長をウエハ面内で均一化する。 （もっと読む）

【課題】基板断面の縦方向における耐圧を改善し、７００Ｖ以上の高い耐圧を有する半導体装置およびその製造方法を提供する。
【解決手段】埋め込み酸化膜３上にあるＳＯＩ層１ａの表層部に、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）が形成されてなる半導体装置１０であって、シリコン（Ｓｉ）より誘電率の低い低誘電率領域５が、埋め込み酸化膜３に当接して、ＬＤＭＯＳのソースＳとドレインＤの間で形成されてなる半導体装置とする。 （もっと読む）

【課題】コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト領域においてリーク電流を抑制する。
【解決手段】不揮発性半導体記憶装置は、複数の埋め込み拡散ビット線２と、埋め込み酸化膜と、複数のワード線５と、ワード線５とビット線２間領域との交差領域に形成された電荷保持膜からなる複数のメモリセルと、コンタクト７を上面に有する複数の拡散層８があり、複数のブロックに区分されたビット線２同士は拡散層８を介して電気的に接続されており、コンタクト領域となる拡散層８の近傍領域に形成されたビット線２間に形成された素子分離領域９とを備える。さらに、ビット線２上及び素子分離領域９上に跨り、側壁絶縁膜を有するダミーワード線１４を備え、側壁絶縁膜は、素子分離領域９と、埋め込み酸化膜と、ビット線２との境界領域上を覆う。 （もっと読む）

【課題】半導体デバイス製造工程における形状の欠陥を補償する方法を提供する。
【解決手段】本発明は第１の半導体デバイスの分離構造応力効果を決定する工程、第２の半導体デバイスの光学的近接効果を決定する工程、製造モデル上で分離構造応力効果が光学的近接効果で相殺されるようにモデリング設計パラメータを選択する工程、および選択された設計パラメータを用いて第３の半導体デバイスを構成する工程とを含む半導体デバイスを製造する方法を提供する。 （もっと読む）

【課題】 膜厚を精度よく制御することを可能としつつ、半導体層を絶縁体上に安価に形成する。
【解決手段】 エピタキシャル成長を行うことにより、第１半導体層２を半導体基板１上に形成し、第１半導体層２が覆われるようにして半導体基板１上に第２半導体層３を形成し、第２半導体層３上に酸化防止膜５を形成した後、素子分離領域上の酸化防止膜５を除去し、第１半導体層２の端部の一部を露出させる開口部６を第１半導体層２の一対の辺に沿って形成し、開口部６を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、酸化防止膜５をマスクとして半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部７に埋め込み酸化膜８ａを形成するとともに、第２半導体層３の周囲に素子分離酸化膜８ｂを形成する。 （もっと読む）

【課題】 絶縁体上に形成される半導体層の配置位置に制約を伴うことなく、信頼性の高い半導体層を安価に絶縁体上に形成する。
【解決手段】 第１半導体層２上に第２半導体層３を形成し、開口部８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２の一部をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成した後、化学気相成長法により酸化膜を堆積することにより、空洞部９内に酸化膜１０を形成する。 （もっと読む）