固体撮像装置および固体撮像装置の製造方法
【課題】本発明の一つの実施形態の目的は、素子分離特性を向上可能な固体撮像装置および固体撮像装置の製造方法を提供することである。
【解決手段】実施形態によれば、固体撮像装置の製造方法が提供される。固体撮像装置の製造方法は、素子分離領域形成工程と、電荷蓄積領域形成工程とを含む。素子分離領域形成工程では、第１導電型の半導体層をエピタキシャル成長させて光電変換素子間を分離する素子分離領域を形成する。電荷蓄積領域形成工程では、第２導電型の半導体層をエピタキシャル成長させて前記光電変換素子における電荷蓄積領域を形成する。
【解決手段】実施形態によれば、固体撮像装置の製造方法が提供される。固体撮像装置の製造方法は、素子分離領域形成工程と、電荷蓄積領域形成工程とを含む。素子分離領域形成工程では、第１導電型の半導体層をエピタキシャル成長させて光電変換素子間を分離する素子分離領域を形成する。電荷蓄積領域形成工程では、第２導電型の半導体層をエピタキシャル成長させて前記光電変換素子における電荷蓄積領域を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置では、複数の光電変換素子によって光電変換した電荷を各光電変換素子の電荷蓄積領域に蓄積し、電荷蓄積領域から電荷を読み出すことによって撮像を行う。
【０００３】
かかる固体撮像装置では、各光電変換素子の電荷蓄積領域に蓄積された電荷が他の光電変換素子の電荷蓄積領域へ漏出した場合、撮像画像の画質が劣化する。このため、各光電変換素子の間には、電荷の漏出を防止するために素子分離領域が設けられる。
【０００４】
かかる素子分離領域は、たとえば、半導体基板に形成される光電変換素子間の境界となる領域へ、電荷蓄積領域とは異なる導電型の不純物をイオン注入して熱拡散させることにより形成される。
【０００５】
しかし、不純物の熱拡散による拡散範囲は、半導体基板における深さ位置によって不均一なため、イオン注入および熱拡散によって形成された素子分離領域には、素子分離特性が不十分な箇所があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−９４６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態の目的は、素子分離特性を向上可能な固体撮像装置および固体撮像装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態によれば、固体撮像装置の製造方法が提供される。固体撮像装置の製造方法は、素子分離領域形成工程と、電荷蓄積領域形成工程とを含む。素子分離領域形成工程では、第１導電型の半導体層をエピタキシャル成長させて光電変換素子間を分離する素子分離領域を形成する。電荷蓄積領域形成工程では、第２導電型の半導体層をエピタキシャル成長させて前記光電変換素子における電荷蓄積領域を形成する。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る固体撮像装置の断面を示す模式図。
【図２】実施形態に係る固体撮像装置の図１におけるＡ−Ａ´線による断面模式図。
【図３】実施形態に係る固体撮像装置の製造プロセスを示すフローチャート。
【図４】実施形態に係る固体撮像装置の製造プロセスを示す断面模式図。
【図５】実施形態に係る固体撮像装置の製造プロセスを示す断面模式図。
【発明を実施するための形態】
【００１０】
以下に、添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。また、以下では、固体撮像装置が裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである場合について説明する。
【００１１】
なお、固体撮像装置は、ＣＭＯＳイメージセンサに限定するものではなく、ＣＣＤ（Charge Coupled Device）等、各光電変換素子間に素子分離領域が設けられる任意のイメージセンサであってもよい。
【００１２】
図１は、実施形態に係る固体撮像装置１の断面を示す模式図であり、図２は、実施形態に係る固体撮像装置１の図１におけるＡ−Ａ´線による断面模式図である。図１に示すように、固体撮像装置１は、支持基板２と、支持基板２の裏面（下面）に貼り合わせ層４を介して貼り合わされたデバイス基板３とを備える。
【００１３】
また、デバイス基板３は、ＣＭＯＳイメージセンサを備える。具体的には、デバイス基板３は、素子形成層５と多層配線層６とを備える。かかる素子形成層５は、第１導電型（Ｐ型）の不純物がドープされたシリコンのエピタキシャル層（以下、「第１エピ層５１」と記載する）と第２導電型（Ｎ型）の不純物がドープされたシリコンのエピタキシャル層（以下、「第２エピ層５２」と記載する）とを備える。
【００１４】
そして、固体撮像装置１では、デバイス基板３の所定位置における第１エピ層５１と第２エピ層５２とのＰＮ接合によって形成される複数のフォトダイオード５０が光電変換素子として機能する。
【００１５】
各光電変換素子は、フォトダイオード５０によって光電変換した電荷を蓄積する電荷蓄積領域５３を備える。かかる電荷蓄積領域５３は、第２エピ層５２によって構成されており、図２に示すように、受光面に対してマトリックス状に複数設けられる。
【００１６】
また、図１および図２に示すように、各電荷蓄積領域５３の間は、第１エピ層５１によって構成された素子分離領域５４によって電気的に分離される。かかる素子分離領域５４は、たとえば、第１エピ層５１を素子分離領域５４の形状となるようにパターンエッチングすることによって形成する。
【００１７】
若しくは、素子分離領域５４は、第２エピ層５２における素子分離領域５４の形成領域にリセスを形成し、リセス内にＰ型の不純物がドープされた半導体層をエピタキシャル成長させることによって形成される。なお、かかる素子分離領域５４の形成プロセスの詳細については、図４および図５を用いて後述する。
【００１８】
また、各フォトダイオード５０の裏面には、反射防止膜７０を介して対応する３原色のカラーフィルタ７Ｒ，７Ｇ，７Ｂが設けられ、各カラーフィルタ７Ｒ，７Ｇ，７Ｂの裏面には、マイクロレンズ７１が設けられる。すなわち、固体撮像装置１では、３原色のカラーフィルタ７Ｒ，７Ｇ，７Ｂが設けられた隣設される３つのフォトダイオード５０によって１画素が構成される。
【００１９】
また、素子形成層５と多層配線層６との接合部には、各光電変換素子に対応して読出用トランジスタ、増幅用トランジスタおよびリセット用トランジスタ等が設けられる。なお、図１では、これらのトランジスタの構成要素のうち、読出用トランジスタのゲート６３以外について図示を省略している。
【００２０】
ここで、読出用トランジスタは、電荷蓄積領域５３から電荷を読み出す場合にオン状態となるトランジスタである。増幅用トランジスタは、電荷蓄積領域５３から読み出された電荷を増幅するトランジスタである。リセット用トランジスタは、電荷蓄積領域５３に蓄積された電荷を放電させるトランジスタである。
【００２１】
また、素子形成層５には、裏面の所定位置に設けられた電極パッド７２と多層配線層６とを接続する貫通電極（Through Via）５５が設けられる。なお、電極パッド７２は、底面の周縁部および側面がパッシベーション窒化膜７３およびパッシベーション酸化膜７４によって被覆されて保護される。
【００２２】
また、多層配線層６は、層間絶縁膜６０の内部に設けられたメタル配線層６１と貫通電極層６２とを備える。メタル配線層６１には、メタル配線が多段に設けられる。また、貫通電極層６２には、複数の貫通電極５５が設けられる。
【００２３】
そして、電極パッド７２と前述の読出用トランジスタ、増幅用トランジスタおよびリセット用トランジスタ等とは、素子形成層５の貫通電極５５、多層配線層６の貫通電極５５およびメタル配線を介して接続される。
【００２４】
そして、固体撮像装置１は、次のように動作することで撮像を行う。すなわち、固体撮像装置１は、裏面に設けられたマイクロレンズから入射する光を各フォトダイオード５０によって光の強度に応じた電荷へ変換し、電荷蓄積領域５３に蓄積する。
【００２５】
続いて、固体撮像装置１は、制御装置（図示略）から電極パッド７２へ入力される所定の制御信号に基づいて読出用トランジスタ等を駆動することにより、電荷蓄積領域５３から電荷を読み出すことによって撮像を行う。
【００２６】
かかる固体撮像装置１の素子分離領域５４は、上記のように、第１エピ層５１を所定形状にエッチングすること、または、第２エピ層５２をエッチングして形成したリセス内にＰ型の不純物がドープされた半導体層をエピタキシャル成長させることで形成される。
【００２７】
つまり、固体撮像装置１では、素子分離領域５４の形状がエッチングによって規定される。これにより、素子分離領域５４の幅、すなわち、素子分離領域５４によって離隔される電荷蓄積領域５３同士の距離は、電荷蓄積領域５３の深さ（デバイス基板３面の法線方向の位置）によらず均一になる。
【００２８】
したがって、固体撮像装置１の素子分離領域５４は、電荷蓄積領域５３の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い。
【００２９】
このように、固体撮像装置１では、光電変換素子の素子分離特性を向上させたことにより、各電荷蓄積領域５３に蓄積された電荷が隣設された電荷蓄積領域５３へ漏出することを防止することが可能となるため、撮像画像の画質劣化を抑制することができる。
【００３０】
次に、実施形態に係る固体撮像装置１の製造方法について、図３〜図５を用いて説明する。図３は、実施形態に係る固体撮像装置１の製造プロセスを示すフローチャートであり、図４および図５は、実施形態に係る固体撮像装置１の製造プロセスを示す断面模式図である。
【００３１】
以下、第１エピ層５１をエッチングして素子分離領域５４を形成する場合について図３および図４を用いて説明し、第２エピ層５２に形成したリセスにＰ型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域５４を形成する場合について図５を用いて説明する。なお、図４および図５では、多層配線層６の構成を簡略化して図示している。
【００３２】
第１エピ層５１をエッチングして素子分離領域５４を形成する場合、図４（Ａ）に示すように、まず、Ｐ型の不純物がドープされたシリコンのサブ基板８１上に、サブ基板８１よりも不純物濃度が一桁以上低いＰ型の不純物がドープされたシリコン層８２と、Ｐ型の不純物がドープされた第１エピ層５１とが順次積層されたデバイス基板３を用意する。
【００３３】
ここでは、たとえば、シリコン層８２上に、厚さが３μｍ程度あり、ボロンの濃度が１ｅ１８／ｃｍ３以上の第１エピ層５１をエピタキシャル成長させたデバイス基板３を用意する。なお、サブ基板８１およびシリコン層８２にドープされる不純物は、Ｎ型であってもよい。ただし、かかる場合であってもシリコン層８２の不純物濃度は、サブ基板８１の不純物濃度よりも一桁以上低くする。
【００３４】
続いて、図３に示すように、デバイス基板３の素子形成層５に、貫通電極５５（図１参照）を形成し（ステップＳ１０１）、光電変換素子等の素子を形成する（ＦＥＯＬ：Front End Of Line）工程を行う（ステップＳ１０２）。
【００３５】
具体的には、第１エピ層５１上にレジスト膜を成膜した後、フォトリソグラフィ技術を用いて、素子分離領域５４となる部分以外のレジスト膜を第１エピ層５１上から除去する。そして、レジスト膜をマスクとしてＲＩＥ（Reactive Ion Etching）等の異方性ドライエッチングを行うことにより、図４（Ｂ）に示すように、第１エピ層５１にリセス（溝）５６を形成する。
【００３６】
このように、第１エピ層５１に対して異方性ドライエッチングを行うことで、デバイス基板３の板面の法線方向と平行な方向へ延びるリセス５６を形成することができる。このとき、リセス５６の底部に厚さが０．１μｍ以上の第１エピ層５１を残すようにＲＩＥを行う。
【００３７】
このように、底壁５８および素子分離領域５４となる側壁を残して第１エピ層５１をエッチングすることによって素子分離領域５４が形成される。なお、リセス５６は、ウェットエッチングによって形成してもよい。
【００３８】
続いて、図４（Ｃ）に示すように、第１エピ層５１の底壁５８および側壁（素子分離領域５４）によって形成された空間に、第２エピ層５２をエピタキシャル成長させることによって電荷蓄積領域５３を形成する。これにより、第１エピ層５１に形成された底壁５８と第２エピ層５２からなる電荷蓄積領域５３とのＰＮ接合によってフォトダイオード５０が形成される。
【００３９】
このように、本実施形態では、第１エピ層５１をエッチングしてリセス５６を形成することによって素子分離領域５４を形成し、リセス５６内に第２エピ層５２をエピタキシャル成長させて電荷蓄積領域５３を形成する。
【００４０】
これにより、本実施形態では、素子分離領域５４の幅、すなわち、素子分離領域５４によって離隔される電荷蓄積領域５３同士の距離を、電荷蓄積領域５３の深さ（デバイス基板３面の法線方向の位置）によらず均一にすることができる。
【００４１】
したがって、本実施形態によれば、電荷蓄積領域５３の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い素子分離領域５４を形成することができる。
【００４２】
また、かかるＦＥＯＬ工程では、素子形成層５の所定位置に、既知の製造方法によって読出用トランジスタ、増幅用トランジスタおよびリセット用トランジスタの各アクティブ領域を形成する。
【００４３】
続いて、図３に示すように、多層配線層６を形成する（ＢＥＯＬ：Back End Of Line）工程を行う（ステップＳ１０３）。このとき、図４（Ｄ）に示すように、素子形成層５上に多層配線層６を形成する。
【００４４】
続いて、図３に示すように、支持基板２の貼り合わせを行う（ステップＳ１０４）。具体的には、図４（Ｄ）に示すように、多層配線層６の上面を加熱して貼り合わせ層４１を形成し、支持基板２の下面を加熱して貼り合わせ層４２を形成する。
【００４５】
そして、加熱された貼り合わせ層４１，４２同士を当接させることによってデバイス基板３と支持基板２とを貼り合わせる（図１参照）。なお、デバイス基板３および支持基板２は、接着剤によって貼り合わせてもよい。
【００４６】
続いて、図３に示すように、基板の薄片化を行う（ステップＳ１０５）。具体的には、図４（Ｅ）に示すように、サブ基板８１を下面からＣＭＰ（Chemical Mechanical Polishing）によって研磨する。このとき、サブ基板８１の上面部分を、たとえば、厚さ１０μｍ以上残すようにＣＭＰを行う。
【００４７】
続いて、残ったサブ基板８１を選択性ウェットエッチングにより除去する。このとき、エッチャントとして、たとえば、ＨＦ（フッ酸）、ＨＮＯ３（硝酸）、ＣＨ３ＣＯＯＨ（酢酸）、または、これらの混合液、若しくは、ＫＯＨ（水酸化カリウム）を用いる。
【００４８】
ここで、前述のように、シリコン層８２は、不純物濃度がサブ基板８１よりも一桁以上低いため、ウェットエッチングの際にエッチングストッパとなる。これにより、残ったサブ基板８１が除去されてシリコン層８２の裏面が露出する（図４（Ｄ）参照）。続いて、削り量を指定したＣＭＰまたはドライエッチングにより、シリコン層８２を除去して第１エピ層５１の底面を露出させる。
【００４９】
このように、本実施形態では、シリコン層８２がデバイス基板３を薄片化させる際にエッチングストッパとして機能する。このため、本実施形態によれば、たとえば、エッチングストッパとして酸化膜からなるＢＯＸ層が埋め込まれた高価なＳＯＩ基板を用いる場合に比べ、低コストで固体撮像装置１を製造することができる。
【００５０】
続いて、図３に示すように、反射防止膜７０の形成（ステップＳ１０６）、電極パッド７２の形成（ステップＳ１０７）、カラーフィルタ７Ｒ、７Ｇ、７Ｂおよびマイクロレンズ７１の形成（ステップＳ１０８）を行って固体撮像装置１を製造する。
【００５１】
具体的には、図４（Ｆ）に示すように、第１エピ層５１の下面におけるフォトダイオード５０と対応する領域に反射防止膜７０を形成し、反射防止膜７０の下面における各フォトダイオード５０と対応する箇所に、カラーフィルタ７Ｒ、７Ｇ、７Ｂを形成する。そして、カラーフィルタ７Ｒ、７Ｇ、７Ｂの下面に、それぞれマイクロレンズ７１を形成して固体撮像装置１を製造する。
【００５２】
次に、図５を用いて、第２エピ層５２に形成したリセス５６にＰ型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域５４を形成する場合について説明する。かかる場合、図５（Ａ）に示すように、まず、Ｐ型の不純物がドープされたシリコンのサブ基板９１上に、サブ基板９１よりも不純物濃度が一桁以上低いＰ型の不純物がドープされたシリコン層９２と、Ｐ型の不純物がドープされた第１エピ層５１と、Ｎ型の不純物がドープされた第２エピ層５２が順次積層されたデバイス基板３aを用意する。
【００５３】
ここでは、たとえば、シリコン層９２上に、厚さが０．１μｍ程度あり、ボロンの濃度が１ｅ１８／ｃｍ３以上の第１エピ層５１をエピタキシャル成長させ、第１エピ層５１上に、第２エピ層５２をエピタキシャル成長させたデバイス基板３ａを用意する。
【００５４】
なお、サブ基板９１およびシリコン層９２にドープされる不純物は、Ｎ型であってもよい。ただし、かかる場合であってもシリコン層９２の不純物濃度は、サブ基板９１の不純物濃度よりも一桁以上低くする。
【００５５】
続いて、図５（Ｂ）に示すように、第２エピ層５２における素子分離領域５４の形成予定領域に、第２エピ層５２の上面から第１エピ層５１の上面まで達するリセス（溝）５７を形成する。
【００５６】
このとき、たとえば、フォトリソグラフィ技術を用いて所定形状にパターニングしたレジストをマスクとしてＲＩＥ等の異方性ドライエッチングを行うことによってリセス５７を形成する。
【００５７】
このように、第２エピ層５２に対して異方性ドライエッチングを行うことで、デバイス基板３の板面の法線方向と平行な方向へ延びるリセス５７を形成することができる。なお、リセス５７は、ウェットエッチングにより形成してもよい。
【００５８】
ここで、第２エピ層５２におけるリセス５７によって囲まれた領域が電荷蓄積領域５３となる。すなわち、電荷蓄積領域５３は、第１エピ層５１上に、第２エピ層５２をエピタキシャル成長させることによって形成される。なお、電荷蓄積領域５３と第１エピ層５１とのＰＮ接合によってフォトダイオード５０が形成される。
【００５９】
続いて、図５（Ｃ）に示すように、リセス５７の内部に、Ｐ型の不純物がドープされたシリコン領域をエピタキシャル成長させることによって素子分離領域５４を形成する。このように、本実施形態では、第２エピ層５２に形成したリセス５７にＰ型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域５４および電荷蓄積領域５３を形成する。
【００６０】
これにより、本実施形態では、素子分離領域５４の幅、すなわち、素子分離領域５４によって離隔される電荷蓄積領域５３同士の距離を、電荷蓄積領域５３の深さ（デバイス基板３ａ面の法線方向の位置）によらず均一にすることができる。
【００６１】
したがって、本実施形態によれば、電荷蓄積領域５３の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い素子分離領域５４を形成することができる。
【００６２】
続いて、図５（Ｄ）に示すように、素子形成層５上に多層配線層６を形成した後、多層配線層６の上面を加熱して貼り合わせ層４１を形成し、支持基板２の下面を加熱して貼り合わせ層４２を形成する。
【００６３】
そして、加熱された貼り合わせ層４１，４２同士を当接させることによってデバイス基板３ａと支持基板２とを貼り合わせる。なお、デバイス基板３ａおよび支持基板２は、接着剤によって貼り合わせてもよい。
【００６４】
続いて、図５（Ｅ）に示すように、サブ基板９１を下面からＣＭＰによって研磨する。このとき、サブ基板９１の上面部分を、たとえば、厚さ１０μｍ以上残すようにＣＭＰを行う。そして、残ったサブ基板９１を選択性ウェットエッチングにより除去する。なお、エッチャントとしては、たとえば、ＨＦ（フッ酸）、ＨＮＯ３（硝酸）、ＣＨ３ＣＯＯＨ（酢酸）、または、これらの混合液、若しくは、ＫＯＨ（水酸化カリウム）を用いる。
【００６５】
ここでも、シリコン層９２は、不純物濃度がサブ基板９１よりも一桁以上低いため、ウェットエッチングの際にエッチングストッパとなる。これにより、残ったサブ基板９１が除去されてシリコン層９２の裏面が露出する（図５（Ｄ）参照）。続いて、削り量を指定したＣＭＰまたはドライエッチングにより、シリコン層９２を除去して第１エピ層５１の底面を露出させる。
【００６６】
このように、本実施形態では、シリコン層９２がデバイス基板３ａを薄片化させる際にエッチングストッパとして機能する。このため、本実施形態によれば、たとえば、エッチングストッパとして酸化膜からなるＢＯＸ層が埋め込まれた高価なＳＯＩ基板を用いる場合に比べ、低コストで固体撮像装置１を製造することができる。
【００６７】
続いて、図５（Ｆ）に示すように、第１エピ層５１の下面におけるフォトダイオード５０と対応する領域に反射防止膜７０を形成し、反射防止膜７０の下面における各フォトダイオード５０と対応する箇所に、カラーフィルタ７Ｒ、７Ｇ、７Ｂを形成する。そして、カラーフィルタ７Ｒ、７Ｇ、７Ｂの下面に、それぞれマイクロレンズ７１を形成して固体撮像装置１を製造する。
【００６８】
上述してきたように、本実施形態では、第１エピ層５１をエッチングして素子分離領域５４を形成する。若しくは、エッチングにより第２エピ層５２に形成したリセス５７にＰ型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域５４を形成する。
【００６９】
このため、固体撮像装置１では、素子分離領域５４の形状がエッチングによって規定される。これにより、本実施形態によって形成された素子分離領域５４の幅、すなわち、素子分離領域５４によって離隔される電荷蓄積領域５３同士の距離は、電荷蓄積領域５３の深さ（デバイス基板３ａ面の法線方向の位置）によらず均一になる。
【００７０】
したがって、本実施形態によって形成された素子分離領域５４は、電荷蓄積領域５３の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い。
【００７１】
このように、固体撮像装置１では、光電変換素子の素子分離特性を向上させたことにより、各電荷蓄積領域５３に蓄積された電荷が隣設された電荷蓄積領域５３へ漏出することを防止することが可能となるため、撮像画像の画質劣化を抑制することができる。
【００７２】
また、実施形態に係る固体撮像装置１の製造方法では、素子分離領域５４を形成するために不純物のイオン注入および熱拡散を行う必要がないため、不純物を熱拡散させる際の熱処理によって多層配線層６が悪影響を受けることを防止することができる。
【００７３】
また、実施形態に係る固体撮像装置１の製造方法では、第１エピ層５１のエッチング、またはＰ型の半導体層をエピタキシャル成長させることで素子分離領域５４を形成するので、電荷蓄積領域５３の上面から下面まで達する素子分離領域５４の形成が可能である。したがって、固体撮像装置１では、電荷蓄積領域５３における深さ方向のいずれの位置からも電荷が隣接する電荷蓄積領域５３へ漏出することを防止することができる。
【００７４】
また、実施形態に係る固体撮像装置１の製造方法では、素子分離領域５４の幅を、電荷蓄積領域５３の深さによらず必要最小限の均一な幅に形成することができるため、フォトダイオード５０の受光面積を拡大することができる。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１ 固体撮像装置、２ 支持基板、３，３ａ デバイス基板、４，４１，４２ 貼り合わせ層、５ 素子形成層、５１ 第１エピ層、５２ 第２エピ層、５３ 電荷蓄積領域、５４ 素子分離領域、５５ 貫通電極、５６，５７ リセス、５８ 底壁、６ 多層配線層、６０ 層間絶縁膜、６１ メタル配線層、６２ 貫通電極層、６３ ゲート、７０ 反射防止膜、７１ マイクロレンズ、７Ｒ，７Ｇ，７Ｂ カラーフィルタ、７３ パッシベーション窒化膜、７４ パッシベーション酸化膜、５０ フォトダイオード、７２ 電極パッド
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置では、複数の光電変換素子によって光電変換した電荷を各光電変換素子の電荷蓄積領域に蓄積し、電荷蓄積領域から電荷を読み出すことによって撮像を行う。
【０００３】
かかる固体撮像装置では、各光電変換素子の電荷蓄積領域に蓄積された電荷が他の光電変換素子の電荷蓄積領域へ漏出した場合、撮像画像の画質が劣化する。このため、各光電変換素子の間には、電荷の漏出を防止するために素子分離領域が設けられる。
【０００４】
かかる素子分離領域は、たとえば、半導体基板に形成される光電変換素子間の境界となる領域へ、電荷蓄積領域とは異なる導電型の不純物をイオン注入して熱拡散させることにより形成される。
【０００５】
しかし、不純物の熱拡散による拡散範囲は、半導体基板における深さ位置によって不均一なため、イオン注入および熱拡散によって形成された素子分離領域には、素子分離特性が不十分な箇所があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−９４６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態の目的は、素子分離特性を向上可能な固体撮像装置および固体撮像装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態によれば、固体撮像装置の製造方法が提供される。固体撮像装置の製造方法は、素子分離領域形成工程と、電荷蓄積領域形成工程とを含む。素子分離領域形成工程では、第１導電型の半導体層をエピタキシャル成長させて光電変換素子間を分離する素子分離領域を形成する。電荷蓄積領域形成工程では、第２導電型の半導体層をエピタキシャル成長させて前記光電変換素子における電荷蓄積領域を形成する。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る固体撮像装置の断面を示す模式図。
【図２】実施形態に係る固体撮像装置の図１におけるＡ−Ａ´線による断面模式図。
【図３】実施形態に係る固体撮像装置の製造プロセスを示すフローチャート。
【図４】実施形態に係る固体撮像装置の製造プロセスを示す断面模式図。
【図５】実施形態に係る固体撮像装置の製造プロセスを示す断面模式図。
【発明を実施するための形態】
【００１０】
以下に、添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。また、以下では、固体撮像装置が裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである場合について説明する。
【００１１】
なお、固体撮像装置は、ＣＭＯＳイメージセンサに限定するものではなく、ＣＣＤ（Charge Coupled Device）等、各光電変換素子間に素子分離領域が設けられる任意のイメージセンサであってもよい。
【００１２】
図１は、実施形態に係る固体撮像装置１の断面を示す模式図であり、図２は、実施形態に係る固体撮像装置１の図１におけるＡ−Ａ´線による断面模式図である。図１に示すように、固体撮像装置１は、支持基板２と、支持基板２の裏面（下面）に貼り合わせ層４を介して貼り合わされたデバイス基板３とを備える。
【００１３】
また、デバイス基板３は、ＣＭＯＳイメージセンサを備える。具体的には、デバイス基板３は、素子形成層５と多層配線層６とを備える。かかる素子形成層５は、第１導電型（Ｐ型）の不純物がドープされたシリコンのエピタキシャル層（以下、「第１エピ層５１」と記載する）と第２導電型（Ｎ型）の不純物がドープされたシリコンのエピタキシャル層（以下、「第２エピ層５２」と記載する）とを備える。
【００１４】
そして、固体撮像装置１では、デバイス基板３の所定位置における第１エピ層５１と第２エピ層５２とのＰＮ接合によって形成される複数のフォトダイオード５０が光電変換素子として機能する。
【００１５】
各光電変換素子は、フォトダイオード５０によって光電変換した電荷を蓄積する電荷蓄積領域５３を備える。かかる電荷蓄積領域５３は、第２エピ層５２によって構成されており、図２に示すように、受光面に対してマトリックス状に複数設けられる。
【００１６】
また、図１および図２に示すように、各電荷蓄積領域５３の間は、第１エピ層５１によって構成された素子分離領域５４によって電気的に分離される。かかる素子分離領域５４は、たとえば、第１エピ層５１を素子分離領域５４の形状となるようにパターンエッチングすることによって形成する。
【００１７】
若しくは、素子分離領域５４は、第２エピ層５２における素子分離領域５４の形成領域にリセスを形成し、リセス内にＰ型の不純物がドープされた半導体層をエピタキシャル成長させることによって形成される。なお、かかる素子分離領域５４の形成プロセスの詳細については、図４および図５を用いて後述する。
【００１８】
また、各フォトダイオード５０の裏面には、反射防止膜７０を介して対応する３原色のカラーフィルタ７Ｒ，７Ｇ，７Ｂが設けられ、各カラーフィルタ７Ｒ，７Ｇ，７Ｂの裏面には、マイクロレンズ７１が設けられる。すなわち、固体撮像装置１では、３原色のカラーフィルタ７Ｒ，７Ｇ，７Ｂが設けられた隣設される３つのフォトダイオード５０によって１画素が構成される。
【００１９】
また、素子形成層５と多層配線層６との接合部には、各光電変換素子に対応して読出用トランジスタ、増幅用トランジスタおよびリセット用トランジスタ等が設けられる。なお、図１では、これらのトランジスタの構成要素のうち、読出用トランジスタのゲート６３以外について図示を省略している。
【００２０】
ここで、読出用トランジスタは、電荷蓄積領域５３から電荷を読み出す場合にオン状態となるトランジスタである。増幅用トランジスタは、電荷蓄積領域５３から読み出された電荷を増幅するトランジスタである。リセット用トランジスタは、電荷蓄積領域５３に蓄積された電荷を放電させるトランジスタである。
【００２１】
また、素子形成層５には、裏面の所定位置に設けられた電極パッド７２と多層配線層６とを接続する貫通電極（Through Via）５５が設けられる。なお、電極パッド７２は、底面の周縁部および側面がパッシベーション窒化膜７３およびパッシベーション酸化膜７４によって被覆されて保護される。
【００２２】
また、多層配線層６は、層間絶縁膜６０の内部に設けられたメタル配線層６１と貫通電極層６２とを備える。メタル配線層６１には、メタル配線が多段に設けられる。また、貫通電極層６２には、複数の貫通電極５５が設けられる。
【００２３】
そして、電極パッド７２と前述の読出用トランジスタ、増幅用トランジスタおよびリセット用トランジスタ等とは、素子形成層５の貫通電極５５、多層配線層６の貫通電極５５およびメタル配線を介して接続される。
【００２４】
そして、固体撮像装置１は、次のように動作することで撮像を行う。すなわち、固体撮像装置１は、裏面に設けられたマイクロレンズから入射する光を各フォトダイオード５０によって光の強度に応じた電荷へ変換し、電荷蓄積領域５３に蓄積する。
【００２５】
続いて、固体撮像装置１は、制御装置（図示略）から電極パッド７２へ入力される所定の制御信号に基づいて読出用トランジスタ等を駆動することにより、電荷蓄積領域５３から電荷を読み出すことによって撮像を行う。
【００２６】
かかる固体撮像装置１の素子分離領域５４は、上記のように、第１エピ層５１を所定形状にエッチングすること、または、第２エピ層５２をエッチングして形成したリセス内にＰ型の不純物がドープされた半導体層をエピタキシャル成長させることで形成される。
【００２７】
つまり、固体撮像装置１では、素子分離領域５４の形状がエッチングによって規定される。これにより、素子分離領域５４の幅、すなわち、素子分離領域５４によって離隔される電荷蓄積領域５３同士の距離は、電荷蓄積領域５３の深さ（デバイス基板３面の法線方向の位置）によらず均一になる。
【００２８】
したがって、固体撮像装置１の素子分離領域５４は、電荷蓄積領域５３の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い。
【００２９】
このように、固体撮像装置１では、光電変換素子の素子分離特性を向上させたことにより、各電荷蓄積領域５３に蓄積された電荷が隣設された電荷蓄積領域５３へ漏出することを防止することが可能となるため、撮像画像の画質劣化を抑制することができる。
【００３０】
次に、実施形態に係る固体撮像装置１の製造方法について、図３〜図５を用いて説明する。図３は、実施形態に係る固体撮像装置１の製造プロセスを示すフローチャートであり、図４および図５は、実施形態に係る固体撮像装置１の製造プロセスを示す断面模式図である。
【００３１】
以下、第１エピ層５１をエッチングして素子分離領域５４を形成する場合について図３および図４を用いて説明し、第２エピ層５２に形成したリセスにＰ型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域５４を形成する場合について図５を用いて説明する。なお、図４および図５では、多層配線層６の構成を簡略化して図示している。
【００３２】
第１エピ層５１をエッチングして素子分離領域５４を形成する場合、図４（Ａ）に示すように、まず、Ｐ型の不純物がドープされたシリコンのサブ基板８１上に、サブ基板８１よりも不純物濃度が一桁以上低いＰ型の不純物がドープされたシリコン層８２と、Ｐ型の不純物がドープされた第１エピ層５１とが順次積層されたデバイス基板３を用意する。
【００３３】
ここでは、たとえば、シリコン層８２上に、厚さが３μｍ程度あり、ボロンの濃度が１ｅ１８／ｃｍ３以上の第１エピ層５１をエピタキシャル成長させたデバイス基板３を用意する。なお、サブ基板８１およびシリコン層８２にドープされる不純物は、Ｎ型であってもよい。ただし、かかる場合であってもシリコン層８２の不純物濃度は、サブ基板８１の不純物濃度よりも一桁以上低くする。
【００３４】
続いて、図３に示すように、デバイス基板３の素子形成層５に、貫通電極５５（図１参照）を形成し（ステップＳ１０１）、光電変換素子等の素子を形成する（ＦＥＯＬ：Front End Of Line）工程を行う（ステップＳ１０２）。
【００３５】
具体的には、第１エピ層５１上にレジスト膜を成膜した後、フォトリソグラフィ技術を用いて、素子分離領域５４となる部分以外のレジスト膜を第１エピ層５１上から除去する。そして、レジスト膜をマスクとしてＲＩＥ（Reactive Ion Etching）等の異方性ドライエッチングを行うことにより、図４（Ｂ）に示すように、第１エピ層５１にリセス（溝）５６を形成する。
【００３６】
このように、第１エピ層５１に対して異方性ドライエッチングを行うことで、デバイス基板３の板面の法線方向と平行な方向へ延びるリセス５６を形成することができる。このとき、リセス５６の底部に厚さが０．１μｍ以上の第１エピ層５１を残すようにＲＩＥを行う。
【００３７】
このように、底壁５８および素子分離領域５４となる側壁を残して第１エピ層５１をエッチングすることによって素子分離領域５４が形成される。なお、リセス５６は、ウェットエッチングによって形成してもよい。
【００３８】
続いて、図４（Ｃ）に示すように、第１エピ層５１の底壁５８および側壁（素子分離領域５４）によって形成された空間に、第２エピ層５２をエピタキシャル成長させることによって電荷蓄積領域５３を形成する。これにより、第１エピ層５１に形成された底壁５８と第２エピ層５２からなる電荷蓄積領域５３とのＰＮ接合によってフォトダイオード５０が形成される。
【００３９】
このように、本実施形態では、第１エピ層５１をエッチングしてリセス５６を形成することによって素子分離領域５４を形成し、リセス５６内に第２エピ層５２をエピタキシャル成長させて電荷蓄積領域５３を形成する。
【００４０】
これにより、本実施形態では、素子分離領域５４の幅、すなわち、素子分離領域５４によって離隔される電荷蓄積領域５３同士の距離を、電荷蓄積領域５３の深さ（デバイス基板３面の法線方向の位置）によらず均一にすることができる。
【００４１】
したがって、本実施形態によれば、電荷蓄積領域５３の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い素子分離領域５４を形成することができる。
【００４２】
また、かかるＦＥＯＬ工程では、素子形成層５の所定位置に、既知の製造方法によって読出用トランジスタ、増幅用トランジスタおよびリセット用トランジスタの各アクティブ領域を形成する。
【００４３】
続いて、図３に示すように、多層配線層６を形成する（ＢＥＯＬ：Back End Of Line）工程を行う（ステップＳ１０３）。このとき、図４（Ｄ）に示すように、素子形成層５上に多層配線層６を形成する。
【００４４】
続いて、図３に示すように、支持基板２の貼り合わせを行う（ステップＳ１０４）。具体的には、図４（Ｄ）に示すように、多層配線層６の上面を加熱して貼り合わせ層４１を形成し、支持基板２の下面を加熱して貼り合わせ層４２を形成する。
【００４５】
そして、加熱された貼り合わせ層４１，４２同士を当接させることによってデバイス基板３と支持基板２とを貼り合わせる（図１参照）。なお、デバイス基板３および支持基板２は、接着剤によって貼り合わせてもよい。
【００４６】
続いて、図３に示すように、基板の薄片化を行う（ステップＳ１０５）。具体的には、図４（Ｅ）に示すように、サブ基板８１を下面からＣＭＰ（Chemical Mechanical Polishing）によって研磨する。このとき、サブ基板８１の上面部分を、たとえば、厚さ１０μｍ以上残すようにＣＭＰを行う。
【００４７】
続いて、残ったサブ基板８１を選択性ウェットエッチングにより除去する。このとき、エッチャントとして、たとえば、ＨＦ（フッ酸）、ＨＮＯ３（硝酸）、ＣＨ３ＣＯＯＨ（酢酸）、または、これらの混合液、若しくは、ＫＯＨ（水酸化カリウム）を用いる。
【００４８】
ここで、前述のように、シリコン層８２は、不純物濃度がサブ基板８１よりも一桁以上低いため、ウェットエッチングの際にエッチングストッパとなる。これにより、残ったサブ基板８１が除去されてシリコン層８２の裏面が露出する（図４（Ｄ）参照）。続いて、削り量を指定したＣＭＰまたはドライエッチングにより、シリコン層８２を除去して第１エピ層５１の底面を露出させる。
【００４９】
このように、本実施形態では、シリコン層８２がデバイス基板３を薄片化させる際にエッチングストッパとして機能する。このため、本実施形態によれば、たとえば、エッチングストッパとして酸化膜からなるＢＯＸ層が埋め込まれた高価なＳＯＩ基板を用いる場合に比べ、低コストで固体撮像装置１を製造することができる。
【００５０】
続いて、図３に示すように、反射防止膜７０の形成（ステップＳ１０６）、電極パッド７２の形成（ステップＳ１０７）、カラーフィルタ７Ｒ、７Ｇ、７Ｂおよびマイクロレンズ７１の形成（ステップＳ１０８）を行って固体撮像装置１を製造する。
【００５１】
具体的には、図４（Ｆ）に示すように、第１エピ層５１の下面におけるフォトダイオード５０と対応する領域に反射防止膜７０を形成し、反射防止膜７０の下面における各フォトダイオード５０と対応する箇所に、カラーフィルタ７Ｒ、７Ｇ、７Ｂを形成する。そして、カラーフィルタ７Ｒ、７Ｇ、７Ｂの下面に、それぞれマイクロレンズ７１を形成して固体撮像装置１を製造する。
【００５２】
次に、図５を用いて、第２エピ層５２に形成したリセス５６にＰ型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域５４を形成する場合について説明する。かかる場合、図５（Ａ）に示すように、まず、Ｐ型の不純物がドープされたシリコンのサブ基板９１上に、サブ基板９１よりも不純物濃度が一桁以上低いＰ型の不純物がドープされたシリコン層９２と、Ｐ型の不純物がドープされた第１エピ層５１と、Ｎ型の不純物がドープされた第２エピ層５２が順次積層されたデバイス基板３aを用意する。
【００５３】
ここでは、たとえば、シリコン層９２上に、厚さが０．１μｍ程度あり、ボロンの濃度が１ｅ１８／ｃｍ３以上の第１エピ層５１をエピタキシャル成長させ、第１エピ層５１上に、第２エピ層５２をエピタキシャル成長させたデバイス基板３ａを用意する。
【００５４】
なお、サブ基板９１およびシリコン層９２にドープされる不純物は、Ｎ型であってもよい。ただし、かかる場合であってもシリコン層９２の不純物濃度は、サブ基板９１の不純物濃度よりも一桁以上低くする。
【００５５】
続いて、図５（Ｂ）に示すように、第２エピ層５２における素子分離領域５４の形成予定領域に、第２エピ層５２の上面から第１エピ層５１の上面まで達するリセス（溝）５７を形成する。
【００５６】
このとき、たとえば、フォトリソグラフィ技術を用いて所定形状にパターニングしたレジストをマスクとしてＲＩＥ等の異方性ドライエッチングを行うことによってリセス５７を形成する。
【００５７】
このように、第２エピ層５２に対して異方性ドライエッチングを行うことで、デバイス基板３の板面の法線方向と平行な方向へ延びるリセス５７を形成することができる。なお、リセス５７は、ウェットエッチングにより形成してもよい。
【００５８】
ここで、第２エピ層５２におけるリセス５７によって囲まれた領域が電荷蓄積領域５３となる。すなわち、電荷蓄積領域５３は、第１エピ層５１上に、第２エピ層５２をエピタキシャル成長させることによって形成される。なお、電荷蓄積領域５３と第１エピ層５１とのＰＮ接合によってフォトダイオード５０が形成される。
【００５９】
続いて、図５（Ｃ）に示すように、リセス５７の内部に、Ｐ型の不純物がドープされたシリコン領域をエピタキシャル成長させることによって素子分離領域５４を形成する。このように、本実施形態では、第２エピ層５２に形成したリセス５７にＰ型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域５４および電荷蓄積領域５３を形成する。
【００６０】
これにより、本実施形態では、素子分離領域５４の幅、すなわち、素子分離領域５４によって離隔される電荷蓄積領域５３同士の距離を、電荷蓄積領域５３の深さ（デバイス基板３ａ面の法線方向の位置）によらず均一にすることができる。
【００６１】
したがって、本実施形態によれば、電荷蓄積領域５３の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い素子分離領域５４を形成することができる。
【００６２】
続いて、図５（Ｄ）に示すように、素子形成層５上に多層配線層６を形成した後、多層配線層６の上面を加熱して貼り合わせ層４１を形成し、支持基板２の下面を加熱して貼り合わせ層４２を形成する。
【００６３】
そして、加熱された貼り合わせ層４１，４２同士を当接させることによってデバイス基板３ａと支持基板２とを貼り合わせる。なお、デバイス基板３ａおよび支持基板２は、接着剤によって貼り合わせてもよい。
【００６４】
続いて、図５（Ｅ）に示すように、サブ基板９１を下面からＣＭＰによって研磨する。このとき、サブ基板９１の上面部分を、たとえば、厚さ１０μｍ以上残すようにＣＭＰを行う。そして、残ったサブ基板９１を選択性ウェットエッチングにより除去する。なお、エッチャントとしては、たとえば、ＨＦ（フッ酸）、ＨＮＯ３（硝酸）、ＣＨ３ＣＯＯＨ（酢酸）、または、これらの混合液、若しくは、ＫＯＨ（水酸化カリウム）を用いる。
【００６５】
ここでも、シリコン層９２は、不純物濃度がサブ基板９１よりも一桁以上低いため、ウェットエッチングの際にエッチングストッパとなる。これにより、残ったサブ基板９１が除去されてシリコン層９２の裏面が露出する（図５（Ｄ）参照）。続いて、削り量を指定したＣＭＰまたはドライエッチングにより、シリコン層９２を除去して第１エピ層５１の底面を露出させる。
【００６６】
このように、本実施形態では、シリコン層９２がデバイス基板３ａを薄片化させる際にエッチングストッパとして機能する。このため、本実施形態によれば、たとえば、エッチングストッパとして酸化膜からなるＢＯＸ層が埋め込まれた高価なＳＯＩ基板を用いる場合に比べ、低コストで固体撮像装置１を製造することができる。
【００６７】
続いて、図５（Ｆ）に示すように、第１エピ層５１の下面におけるフォトダイオード５０と対応する領域に反射防止膜７０を形成し、反射防止膜７０の下面における各フォトダイオード５０と対応する箇所に、カラーフィルタ７Ｒ、７Ｇ、７Ｂを形成する。そして、カラーフィルタ７Ｒ、７Ｇ、７Ｂの下面に、それぞれマイクロレンズ７１を形成して固体撮像装置１を製造する。
【００６８】
上述してきたように、本実施形態では、第１エピ層５１をエッチングして素子分離領域５４を形成する。若しくは、エッチングにより第２エピ層５２に形成したリセス５７にＰ型の不純物がドープされた半導体層をエピタキシャル成長させて素子分離領域５４を形成する。
【００６９】
このため、固体撮像装置１では、素子分離領域５４の形状がエッチングによって規定される。これにより、本実施形態によって形成された素子分離領域５４の幅、すなわち、素子分離領域５４によって離隔される電荷蓄積領域５３同士の距離は、電荷蓄積領域５３の深さ（デバイス基板３ａ面の法線方向の位置）によらず均一になる。
【００７０】
したがって、本実施形態によって形成された素子分離領域５４は、電荷蓄積領域５３の深さによって幅が不均一な素子分離領域、たとえば、不純物のイオン注入および熱拡散によって形成される素子分離領域よりも素子分離特性が高い。
【００７１】
このように、固体撮像装置１では、光電変換素子の素子分離特性を向上させたことにより、各電荷蓄積領域５３に蓄積された電荷が隣設された電荷蓄積領域５３へ漏出することを防止することが可能となるため、撮像画像の画質劣化を抑制することができる。
【００７２】
また、実施形態に係る固体撮像装置１の製造方法では、素子分離領域５４を形成するために不純物のイオン注入および熱拡散を行う必要がないため、不純物を熱拡散させる際の熱処理によって多層配線層６が悪影響を受けることを防止することができる。
【００７３】
また、実施形態に係る固体撮像装置１の製造方法では、第１エピ層５１のエッチング、またはＰ型の半導体層をエピタキシャル成長させることで素子分離領域５４を形成するので、電荷蓄積領域５３の上面から下面まで達する素子分離領域５４の形成が可能である。したがって、固体撮像装置１では、電荷蓄積領域５３における深さ方向のいずれの位置からも電荷が隣接する電荷蓄積領域５３へ漏出することを防止することができる。
【００７４】
また、実施形態に係る固体撮像装置１の製造方法では、素子分離領域５４の幅を、電荷蓄積領域５３の深さによらず必要最小限の均一な幅に形成することができるため、フォトダイオード５０の受光面積を拡大することができる。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１ 固体撮像装置、２ 支持基板、３，３ａ デバイス基板、４，４１，４２ 貼り合わせ層、５ 素子形成層、５１ 第１エピ層、５２ 第２エピ層、５３ 電荷蓄積領域、５４ 素子分離領域、５５ 貫通電極、５６，５７ リセス、５８ 底壁、６ 多層配線層、６０ 層間絶縁膜、６１ メタル配線層、６２ 貫通電極層、６３ ゲート、７０ 反射防止膜、７１ マイクロレンズ、７Ｒ，７Ｇ，７Ｂ カラーフィルタ、７３ パッシベーション窒化膜、７４ パッシベーション酸化膜、５０ フォトダイオード、７２ 電極パッド
【特許請求の範囲】
【請求項１】
第１導電型の半導体層をエピタキシャル成長させて光電変換素子間を分離する素子分離領域を形成する素子分離領域形成工程と、
第２導電型の半導体層をエピタキシャル成長させて前記光電変換素子における電荷蓄積領域を形成する電荷蓄積領域形成工程と
を含むことを特徴とする固体撮像装置の製造方法。
【請求項２】
前記素子分離領域は、
半導体基板上に前記第１導電型の半導体層をエピタキシャル成長させた後、底壁および前記素子分離領域となる側壁を残して該第１導電型の半導体層をエッチングすることによって形成され、
前記電荷蓄積領域は、
前記底壁および前記側壁によって形成された空間の内部に前記第２導電型の半導体層をエピタキシャル成長させることによって形成された
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記電荷蓄積領域は、
半導体基板上に形成された第１導電型の半導体層上に、前記第２導電型の半導体層をエピタキシャル成長させることによって形成され、
前記素子分離領域は、
前記第２導電型の半導体層における前記素子分離領域の形成領域に、前記第２導電型の半導体層の上面から該第１導電型の半導体層まで達するリセスを形成し、該リセスの内部に前記第１導電型の半導体層をエピタキシャル成長させることによって形成された
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項４】
第１導電型のエピタキシャル層に形成されたリセスに設けられ、第２導電型のエピタキシャル層からなる電荷蓄積領域と、
前記リセスの側壁によって光電変換素子間を分離する素子分離領域と
を備えたことを特徴とする固体撮像装置。
【請求項５】
第１導電型の半導体層上に形成された第２導電型のエピタキシャル層からなる電荷蓄積領域と、
前記電荷蓄積領域を囲み、前記第２導電型のエピタキシャル層の表面から前記第１導電型の半導体層まで達するリセスに設けられ、光電変換素子間を素子分離する第１導電型のエピタキシャル層からなる素子分離領域と
を備えたことを特徴とする固体撮像装置。
【請求項１】
第１導電型の半導体層をエピタキシャル成長させて光電変換素子間を分離する素子分離領域を形成する素子分離領域形成工程と、
第２導電型の半導体層をエピタキシャル成長させて前記光電変換素子における電荷蓄積領域を形成する電荷蓄積領域形成工程と
を含むことを特徴とする固体撮像装置の製造方法。
【請求項２】
前記素子分離領域は、
半導体基板上に前記第１導電型の半導体層をエピタキシャル成長させた後、底壁および前記素子分離領域となる側壁を残して該第１導電型の半導体層をエッチングすることによって形成され、
前記電荷蓄積領域は、
前記底壁および前記側壁によって形成された空間の内部に前記第２導電型の半導体層をエピタキシャル成長させることによって形成された
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記電荷蓄積領域は、
半導体基板上に形成された第１導電型の半導体層上に、前記第２導電型の半導体層をエピタキシャル成長させることによって形成され、
前記素子分離領域は、
前記第２導電型の半導体層における前記素子分離領域の形成領域に、前記第２導電型の半導体層の上面から該第１導電型の半導体層まで達するリセスを形成し、該リセスの内部に前記第１導電型の半導体層をエピタキシャル成長させることによって形成された
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項４】
第１導電型のエピタキシャル層に形成されたリセスに設けられ、第２導電型のエピタキシャル層からなる電荷蓄積領域と、
前記リセスの側壁によって光電変換素子間を分離する素子分離領域と
を備えたことを特徴とする固体撮像装置。
【請求項５】
第１導電型の半導体層上に形成された第２導電型のエピタキシャル層からなる電荷蓄積領域と、
前記電荷蓄積領域を囲み、前記第２導電型のエピタキシャル層の表面から前記第１導電型の半導体層まで達するリセスに設けられ、光電変換素子間を素子分離する第１導電型のエピタキシャル層からなる素子分離領域と
を備えたことを特徴とする固体撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−１２５７４（Ｐ２０１３−１２５７４Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４４０６０（Ｐ２０１１−１４４０６０）
【出願日】平成２３年６月２９日（２０１１．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月２９日（２０１１．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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