【課題】本発明の一つの実施形態の目的は、素子分離特性を向上可能な固体撮像装置および固体撮像装置の製造方法を提供することである。
【解決手段】実施形態によれば、固体撮像装置の製造方法が提供される。固体撮像装置の製造方法は、素子分離領域形成工程と、電荷蓄積領域形成工程とを含む。素子分離領域形成工程では、第１導電型の半導体層をエピタキシャル成長させて光電変換素子間を分離する素子分離領域を形成する。電荷蓄積領域形成工程では、第２導電型の半導体層をエピタキシャル成長させて前記光電変換素子における電荷蓄積領域を形成する。 （もっと読む）

【課題】出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢと、１対の注入元素子ＤＲと、アクティブバリア構造ＡＢと、ｐ型接地領域ＰＧＤとを備える。半導体基板ＳＵＢは主表面を有し、かつ内部にｐ型領域を有する。１対の注入元素子ＤＲは、ｐ型領域上であって主表面に形成される。アクティブバリア構造ＡＢは、主表面において１対の注入元素子ＤＲに挟まれる領域に配置される。ｐ型接地領域ＰＧＤは、主表面において１対の注入元素子ＤＲに挟まれる領域を避けて１対の注入元素子ＤＲおよびアクティブバリア構造ＡＢよりも主表面の端部側に形成され、かつｐ型領域に電気的に接続された、接地電位を印加可能な領域である。ｐ型接地領域ＰＧＤは、１対の注入元素子ＤＲに挟まれる領域と隣り合う領域において分断されている。 （もっと読む）

【課題】ＩＧＢＴ形成領域とその制御回路等形成領域とをＰＮ接合分離法で分離し、且つＩＧＢＴからの漏れ電流が発生せず、制御回路等のＣＭＯＳトランジスタがラッチアップ等することのない高品質の半導体装置を実現する。
【解決手段】Ｐ型半導体基板１上に多層からなるＮ型エピタキシャル層３等を形成する。該Ｎ型エピタキシャル層３等をＰ＋型分離層１３等によりＩＧＢＴ形成領域５０と制御回路等形成領域４０に分離する。該ＩＧＢＴ形成領域５０の最下層の前記Ｎ型エピタキシャル層３と前記Ｐ型半導体基板１の双方に延在するＮ＋型埋め込みガード層２を形成する。また該Ｎ＋型埋め込みガード層２の端部と接続し前記エピタキシャル層３等の表面まで延在するＮ＋型ガードリング９等を形成する。前記Ｎ＋型埋め込みガード層２と該Ｎ＋型ガードリング９等に囲まれた前記エピタキシャル層３等にＩＧＢＴを形成する。 （もっと読む）

【目的】裏面工程追加などの複雑な製造プロセスを一切伴わず、レベルシフタ素子である高耐圧ＮＭＯＳＦＥＴの高耐圧化が安価で実現できるほか、安定した高電位配線、低いオン電圧による低電圧駆動かつ高速応答性の実現を可能とする高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【構成】支持基板１００上に埋め込み酸化膜２００を介して半導体層１０１が形成され、半導体層１０１上に高電位側第２段トランジスタ３０２とそれを囲むように低電位側第１段トランジスタ３０１を形成し、第２段トランジスタのドレイン電極１０７１と第１段トランジスタ３０１のソース電極１０７２を接続する。第２段トランジスタ３０２のドレイン電極１１４はドレインパッド１１９と接続される。 （もっと読む）

【課題】周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ｎ型の電界効果型トランジスタを含む半導体装置の製造方法において、半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、半導体基板に素子分離溝を形成するとともに、素子分離溝の内面に、ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含む。 （もっと読む）

本発明は、支持基板（１）、酸化物層（２）および薄い半導体層（３）を順番に含むセミコンダクタ−オン−インシュレータ型構造を処理する方法であって、（ａ）薄い半導体層（３）上に、窒化シリコンまたは酸窒化シリコンのマスク（４）を形成して、前記層（３）の表面に、マスク（４）によって覆われておらず、所望のパターンに配置された、いわゆる露出エリア（３ａ）を画定するステップと、（ｂ）中性雰囲気または制御された還元性雰囲気で、制御された温度条件および時間条件の下、熱処理を加えて、酸化物層（２）の酸素の少なくとも一部を薄い半導体層（３）を通して拡散させ、それによって前記所望のパターンに対応した酸化物層のエリア（２ａ）の酸化物の厚さの制御された低減を達成するステップとを含む方法に関する。ステップ（ａ）で、マスク（４）は、薄い半導体層（３）の厚さの中に少なくとも部分的に埋め込まれるように形成される。
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【課題】寄生容量が小さく、高速・低消費電力で動作する、或いは、寄生効果が無く、高静電気破壊耐量を有する優れた素子特性が得られる完全誘電体分離型のＩＣを低コストで製造することのできる半導体装置を提供する。
【解決手段】トレンチ型誘電体分離層により素子領域側面が誘電体で分離されたｎ型又はｐ型のエピタキシャル層に、横型のＭＯＳＦＥＴあるいは縦型バイポーラトランジスタ、縦型のダイオード等の半導体素子を形成する。その後素子形成側を接着剤等で保持基板と接着する等して、しかる後にシリコン単結晶基板の裏面を研削・研磨の後、エッチングを行ってエピタキシャル層を成長させる前に形成したエッチングストップ層でエッチングを停止してトレンチ先端を露出させる。その面にＣＶＤ酸化膜等の絶縁層を形成して、トレンチと絶縁層で素子を誘電体で完全に分離する。更に半田等の接着剤を用いて支持基板に貼り付け、素子側の保護基板を除去する。 （もっと読む）

【課題】複数の回路を搭載する場合において、回路間のノイズ伝播などの誤動作を抑制することが可能な半導体装置を提供すること。
【解決手段】支持基板と、前記支持基板上に設けられた絶縁層と、前記絶縁層上に設けられ第１回路を有する第１半導体層と、前記絶縁層上に設けられ、前記第１半導体層と絶縁され、第２回路を有する第２半導体層と、前記絶縁層上のうち前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層及び前記第２半導体層とそれぞれ絶縁され、電気的に接地された容量領域を有する分離層とを備える。 （もっと読む）

【課題】 複数の個別半導体素子（チップ）を１つのパッケージに内蔵した複合素子の半導体装置では、それぞれの個別半導体チップが実装されるリードフレームや樹脂層が必要であり、装置の小型化が進まない問題があった。また、フリップチップ実装方式の半導体装置ではリードフレームや樹脂層が不要なため小型化は可能であるが、複合素子を集積化することは困難であった。
【解決手段】 同一基板の一主面から他の主面まで貫通する分離領域を設ける。分離領域で分離された第１の個別半導体素子領域および第２の個別半導体素子領域に、それぞれ個別半導体素子を形成する。これにより、１チップに複数の個別半導体素子を集積化したフリップチップ実装方式の複合素子が実現でき、半導体装置（複合素子）の小型化が実現する。 （もっと読む）

【課題】形成面積の増大を抑えつつ、ソフトエラー発生を抑制することが可能な半導体記憶装置を提供する。
【解決手段】絶縁体層上の半導体層に形成されるＳＲＡＭセルアレイにおいて、各セルのアクセストランジスタおよびドライバトランジスタのボディーを、絶縁体層にまで達するトレンチ分離（完全分離）によってセル毎に分離する。またその完全分離を、絶縁体層には達しないトレンチ分離（部分分離）内にスリット状に形成し、そのスリット状の完全分離を跨ぐようにボディーコンタクトを形成することによって、当該ボディーコンタクトを隣接セル間で共有させる。 （もっと読む）

【課題】エッチバック法で薄膜化されたシリコン層の基板面内での膜厚均一性と抵抗率均一性に優れたＳＯＩ基板の製造方法を提供すること。
【解決手段】単結晶Ｓｉ基板１０の表面にＢイオンを注入して最表面に深さＬの高濃度ボロン添加ｐ層１１を形成した後、単結晶Ｓｉ基板１０と石英基板２０を室温で密着させて貼り合わせる。単結晶Ｓｉ基板１０の裏面から、化学的エッチングを施して厚みをＬ以下とする。得られたＳＯＩ基板に水素含有雰囲気中で熱処理を施して、高濃度ボロン添加ｐ層１１からＢを外方拡散させて所望の抵抗値のボロン添加ｐ層１２を得る。この熱処理中に、Ｓｉ結晶内部のＢは雰囲気中の水素と結び付いた状態で結晶外に拡散し、高濃度ボロン添加ｐ層１１内のＢ濃度は低下してゆくこととなる。このときの熱処理温度は、絶縁性基板の軟化点の観点から熱処理温度の上限は１２５０℃とし、Ｂが拡散し得る温度の下限として７００℃を選択する。 （もっと読む）

【課題】半導体基板の溝に埋め込まれた素子分離膜上に抵抗素子を有する半導体装置において、抵抗素子と半導体基板の間でショートが発生することを抑制する。
【解決手段】本半導体装置の製造方法は、第２素子領域１ａに位置する半導体基板１、及び素子分離膜２ａを、絶縁性のマスク膜５４で覆う工程と、マスク膜５４をマスクとして半導体基板１を熱酸化することにより、第１素子領域１ｂに位置する半導体基板１に、第１トランジスタのゲート絶縁膜３ｂを形成する工程と、マスク膜５４を、素子分離膜２ａの少なくとも一部上に位置する部分を除いて除去する工程と、半導体基板１を熱酸化することにより、第２素子領域１ａに位置する半導体基板１に、第２トランジスタのゲート絶縁膜３ａを形成する工程と、素子分離膜２ａ上に残存するマスク膜５４上に、抵抗素子４ｃを形成する工程とを具備する。 （もっと読む）

【課題】寄生トランジスタによるハンプの発生を防止できる高電圧トランジスタとその製造方法を提供する。
【解決手段】半導体基板上に所定の幅を維持しつつ活性領域の中央部位に沿って延びるゲート電極の両側の半導体基板に形成され、部分的に素子分離膜の下部に拡張して形成される第２ウェルを備え、活性領域は、ゲート電極の下部に位置しつつ素子分離膜を離隔させる第１活性領域及び第１活性領域と素子分離膜により限定される第２活性領域を備える高電圧トランジスタ及びその製造方法である。 （もっと読む）

【課題】暗電流が減少したイメージセンサー及びその製造方法提供する。
【解決手段】イメージセンサーは、ピクセル領域とロジック領域を含む。前記ピクセル領域のピクセル素子分離膜は前記ロジック領域のロジック素子分離膜の側壁達より小さな傾斜度を有するピクセル素子分離膜の側壁を含む。前記不純物層を少なくとも一部の前記ピクセル素子分離膜の側壁に隣接して提供することができて、少なくとも一部の前記ロジック素子分離膜の側壁には、前記不純物層が提供されていない。前記不純物層及び／又はより小さな傾斜度を有するロジック素子分離膜の側壁を前記ロジック領域のＮＭＯＳ装置に提供する一方、前記ロジック領域のＰＭＯＳ装置には提供されていない。ドーピングされた犠牲膜は、前記不純物を製造するのに使用可能である。 （もっと読む）

【課題】
高耐圧素子の高耐圧特性を確保しつつ、高耐圧素子と低耐圧素子とが良好な特性を有する半導体装置を提供する。
【解決手段】
高耐圧素子と低耐圧素子とを有する半導体装置が、高耐圧素子が形成された高耐圧素子領域と、低耐圧素子が形成された低耐圧素子領域とが規定された半導体基板と、高耐圧素子領域に設けられた第１ＬＯＣＯＳ分離構造と、低耐圧素子領域に設けられた第２ＬＯＣＯＳ分離構造とを含む。第１ＬＯＣＯＳ分離構造は、半導体基板の表面に形成されたＬＯＣＯＳ酸化膜と、その上に形成されたＣＶＤ酸化膜からなり、第２ＬＯＣＯＳ分離構造は、ＬＯＣＯＳ酸化膜からなる。 （もっと読む）

【課題】 小さな占有面積で分離構造の形成が可能であり、かつ、良好な素子特性が得られるトレンチ構造を有する半導体装置を提供する。
【解決手段】 第１導電型の半導体基板と、半導体基板の上に設けられた第２導電型の半導体層と、半導体層中に設けられたトレンチと、トレンチの壁面に沿って設けられた第１導電型のトレンチ拡散層と、トレンチに埋め込まれた埋め込み導電体とを含む半導体装置において、更に、トレンチの壁面と埋め込み導電体との間に絶縁膜が設けられている。 （もっと読む）

【課題】半導体装置（ＤＲＡＭ等）を構成するメモリセル（ＤＲＡＭメモリセル等）の信号量を増加させる。
【解決手段】基板と、前記基板に形成された素子分離用の溝の内部に形成され、絶縁膜と導電層からなる素子分離層と、前記素子分離層間に形成され、前記絶縁膜により前記導電層と分離されている信号電荷蓄積用の第１の導電型の半導体層と、前記第１の導電型の半導体層の下部に形成された第２の導電型の半導体層と、前記第１の導電型の半導体層の上部に形成されたトランジスタとを備えることを特徴とする半導体装置。 （もっと読む）

【課題】リーク電流の発生が抑制されると共に、ガラス基板が使用できる温度で素子分離をおこない微細な素子を形成できる方法を提供する。
【解決手段】ガラス基板上に下地膜を形成する第１工程と、下地膜上に半導体膜を形成する第２工程と、半導体膜上に該半導体膜の酸化又は窒化を防止する膜を所定のパターンに形成する第３工程と、ガラス基板の温度を該ガラス基板の歪点より１００℃以上低い温度とし、半導体膜の所定のパターンに覆われていない領域をラジカル酸化又はラジカル窒化して素子分離をおこなう第４工程とを有し、ラジカル酸化又はラジカル窒化は、プラズマ生成領域と離間して配置された半導体膜上において、電子温度が０．５ｅＶ以上１．５ｅＶ以下好ましくは１．０ｅＶ以下、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であるプラズマ処理室でおこなわれる。 （もっと読む）

【課題】チャネル層に応力が付加され、かつ高信頼なＭＯＳＦＥＴを実現する。
【解決手段】半導体基板と、前記半導体基板の表面に対向して設けられ、単結晶または多結晶構造を有する一対のソース・ドレイン電極と、前記ソース・ドレイン電極の間の前記半導体基板の表面に形成された単結晶チャネル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ソース・ドレイン電極の上部に形成された金属化合物層と、前記ソース・ドレイン電極の下部に位置し、前記ソース・ドレイン電極を構成する物質の固有の格子間隔とは異なる格子間隔を保持した結晶構造を有する応力付与層と、前記応力付与層の下部に位置する第１の絶縁層とを具備する。 （もっと読む）

【課題】
接合型電界効果トランジスタの重要な課題のひとつであるＩＤＳＳ特性のばらつきを抑えた接合型電界効果トランジスタ及び接合型電界効果トランジスタの製造方法を提供する。
【解決手段】
第１の導電型半導体層１１と、第１の導電型半導体層１１上に設けられた第２の導電型半導体層１２と、第２の導電型半導体層１２に設けられた素子形成領域と、素子形成領域を囲むガードリング領域１９と、を備え、ガードリング領域１９は、第２の導電型半導体層１２を貫通し、第１の導電型半導体層１１の表面に達する絶縁分離層を有し、絶縁分離層の側面に第１の導電型半導体層１１を設けた接合型電界効果トランジスタ。 （もっと読む）