【課題】本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲＧ）トランジスタを提供する。
【解決手段】集積回路構造は平面に沿って形成された主表面を有する半導体領域及び表面中に形成された第１及び第２のソース／ドレインドープ領域を含む。絶縁トレンチが第１及び第２のソース／ドレイン領域間に形成される。第１のソース／ドレイン領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１のソース／ドレイン領域上に配置される。第４のドープ領域が第２のソース／ドレイン領域上に形成され、第２のソース／ドレイン領域とは相対する伝導形をもち、チャネル領域を形成する。第５及び第６のソース／ドレイン領域が、それぞれ第３及び第４のドープ領域上に形成される。 （もっと読む）

【課題】注入元素子から被注入素子への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】第１および第２の主表面を有する半導体基板ＳＵＢ内にはエピタキシャル層ＥＰＰと、ｎ型不純物領域ＮＲを含む注入元素子と、注入元素子と間隔を隔てて形成された被注入素子と、注入元素子と被注入素子との間の領域の少なくとも一部に形成され、注入元素子と被注入素子とを結ぶ方向に対して交差する方向に延在する接地電位が印加されたｎ型領域ＧＮＮおよびｐ型領域ＧＰＰを有するバリア層ＢＲとを備える。さらに半導体基板ＳＵＢ内でエピタキシャル層ＥＰＰに接するように形成されたフローティングｐ型裏面領域ＦＬＰを有する。 （もっと読む）

【課題】低耐圧トランジスタ特性への影響なく、耐圧特性および動作特性が安定した高耐圧素子を組み込む。
【解決手段】同一の半導体基板２上に、トレンチ分離絶縁膜（プラズマ酸化膜６）によって素子分離された高耐圧素子２０ａと低耐圧素子２０ｂを設けた半導体装置１において、高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが低耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さよりも低く形成されている。高耐圧素子形成領域におけるトレンチ分離絶縁膜（プラズマ酸化膜６）の表面高さが、高耐圧素子２０ａのチャネルを形成する半導体基板２の表面に対して−１０〜６０ｎｍ（より好ましくは−１０〜３０ｎｍ）だけ高くなるように形成されている。 （もっと読む）

【課題】隣接するＳＯＩ領域とバルクシリコン領域とが短絡することを防止する。
【解決手段】一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接する半導体装置において、それぞれの領域の境界にダミーゲート電極８を形成することにより、ＢＯＸ膜４上のＳＯＩ膜５の端部のひさし状の部分の下部の窪みにポリシリコン膜などの残渣が残ることを防ぐ。また、前記ダミーゲート電極８を形成することにより、それぞれの領域に形成されたシリサイド層１４同士が接触することを防ぐ。 （もっと読む）

【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】電流コラプスを抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１上方に形成された化合物半導体積層構造７と、化合物半導体積層構造上方に形成されたゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄと、が設けられている。化合物半導体積層構造７には、電子走行層３と、電子走行層３上方に形成された電子供給層５を含む窒化物半導体層と、が設けられている。窒化物半導体層の表面のＩｎ組成は、平面視でゲート電極１１ｇとソース電極１１ｓとの間に位置する領域及びゲート電極１１ｇとドレイン電極１１ｄとの間に位置する領域において、ゲート電極１１ｇの下方よりも低くなっている。 （もっと読む）

【課題】注入した導電性不純物により形成される結晶欠陥の密度を低減し、歩留まり率が向上するような半導体装置の製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置の製造方法は、半導体基板を加熱することにより、半導体基板の基板温度を２００から５００℃の間の所望の温度に維持すると同時に、半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、ドーピングした導電性不純物を活性化させるための活性化処理を行う。 （もっと読む）

【課題】バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。 （もっと読む）

【課題】素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法（ＦＳ方式）を採用しつつ、補助ゲートに給電するための新たな専用の配線を設けることによるチップの縮小化の弊害を解消する半導体装置を提供する。
【解決手段】半導体基板２に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置１であって、半導体基板２に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲート２８ａが、半導体基板２と電気的に接続されている。 （もっと読む）

【課題】素子間リークを低減できる半導体メモリを提供する。
【解決手段】本実施形態の半導体装置は、第１のゲート絶縁膜上の電荷蓄積層と、第１の絶縁体を介して電荷蓄積層上に設けられる制御ゲート電極とを含むメモリセルと、アクティブ領域ＡＡＨ上の第２のゲート絶縁膜２０Ｈと、第２のゲート絶縁膜上の第１の電極層２１Ｈと、を含むトランジスタＨＴと、素子分離絶縁膜１５Ｈ上に設けられるシールドゲート電極ＳＩＧと、を有する。シールドゲート電極ＳＩＧの底部は、素子分離絶縁膜１５Ｈの最も高い上面より半導体基板１０の底部側に位置している。 （もっと読む）

【課題】化学機械的研磨の長い段階に頼らずに半導体基板上に半導体構造物を製造することを提案する。
【解決手段】本発明は、深さｐのパターンを有する表面トポロジーを有する半導体基板上に半導体構造物を製造する方法であって、前記方法は、（ａ）前記表面に第１絶縁材料の第１層（２４）を形成する段階と、（ｂ）前記第１層上に前記第１絶縁材料より密度が低い第２絶縁材料（２８）の第２層を形成する段階と、（ｃ）前記段階（ａ）及び段階（ｂ）によって形成された構造物を薄膜化する段階と、（ｄ）前記段階（ｃ）によって薄膜化された前記構造体の第２層を緻密化する段階と、（ｅ）前記段階（ｄ）によって緻密化された前記第２層を有する構造体を薄膜化する段階と、（ｆ）第２基板を用いた組立段階と、を含む方法である。 （もっと読む）

【課題】素子分離絶縁膜の応力に起因する素子特性の劣化を低減する。
【解決手段】本実施形態の半導体メモリは、第１のゲート絶縁膜上の電荷蓄積層と電荷蓄積層上に積層される制御ゲート電極とを含む第１のアクティブ領域ＡＡ内のメモリセルＭＣと、第２のゲート絶縁膜２０Ｌ上の第１の電極層２１Ｌと、を含む、第２のアクティブ領域ＡＡＬ内の第１のトランジスタＬＴとを具備する。第２のアクティブ領域ＡＡＬを定義する第２の素子分離絶縁膜１９Ｘは、第１の膜１９０と、第１の膜１９０と第２のアクティブ領域ＡＡＬとの間の第２の膜１９５とを含み、第１の膜１９０の上面は、第２の膜１９５の上面よりも、半導体基板１０の底部側に位置している。 （もっと読む）

【課題】フィンＦＥＴデバイスのロバストネスを向上させる。
【解決手段】トランジスタデバイスであって、半導体基板と、半導体基板に形成されたバッファ付き垂直フィン状構造であって、垂直フィン状構造は、ドレーン領域とソース領域512との間にチャンネル領域514を含む上位の半導体層と、上位の半導体層の下のバッファ領域304であって、第１のドーピング極性を有するバッファ領域と、第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域302の少なくとも一部分と、バッファ領域とウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合とを含むバッファ付き垂直フィン状構造と、上位の半導体層のチャンネル領域をおおい形成されたゲートスタックとを備えている。 （もっと読む）

【課題】露光光源として真空紫外光を用いるホトリソ技術のパターン解像限界より微細な拡散抵抗を製造することはできないから、高抵抗の拡散抵抗は実現できなかった。
【解決手段】一組の薄膜構造体の対向する間隔に、サイドウォール形成用の絶縁膜を形成する際に生じる空隙を利用して露光光源として真空紫外光を用いるホトリソ技術のパターン解像限界より微細な拡散抵抗を形成する。薄膜構造体を配線抵抗として利用すれば、これらを接続して設けることにより温度特性に優れる抵抗素子を構成することもできる。 （もっと読む）

【課題】深い不純物拡散層の形成が容易な誘電体分離基板および半導体装置を提供する。
【解決手段】誘電体分離基板１０では、半導体基板１１に第１の厚さｔ１を有する絶縁膜１２が設けられている。絶縁膜１２上に第２の厚さｔ２を有する第１導電型の半導体層１３が設けられている。半導体層１３の下部に絶縁膜１２に接して第２導電型の不純物拡散層１４が部分的に設けられている。 （もっと読む）

【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。 （もっと読む）

【課題】フォトダイオードを有する半導体イメージセンサーにおいて、より高い光検出効率を実現し、光検出部以外の信号処理を行う画素トランジスタの特性を安定させることで、半導体装置の微細化を可能にする。
【解決手段】フォトダイオードＰＤを構成するＰ^＋領域１２６およびＮ型領域１１１に炭素を共注入して炭素注入層１２８ａ、１２８ｂを形成することで、フォトダイオードＰＤの容量を増大させる。また、炭素注入層１２８ｂの形成によりＮ型領域１１１を含む転送トランジスタＴｒのチャネル内のホウ素の分布を均一化し、転送トランジスタＴｒの特性を安定させることで半導体装置内の素子の特性ばらつきの発生を防ぐ。 （もっと読む）

【課題】画素分離部の幅を縮小することや光電変換部の面積の拡大することを可能にする固体撮像装置を提供する。
【解決手段】第１導電型の電荷蓄積領域２３を含む光電変換部及び画素トランジスタＴｒ_１から成る画素３８と、画素３８が複数配列された画素領域と、この画素領域内の隣接する画素３８間の半導体層２２に設けられたトレンチ４２の内壁部に形成された、エピタキシャル成長による第１導電型の半導体層４３と、この第１導電型の半導体層４３の内部に形成され、隣接する画素３８の電荷蓄積領域２３を分離する、画素分離部４１とを含んで、固体撮像装置２１を構成する。 （もっと読む）

【課題】ＳＯＩ基板のチャージ蓄積による不良を抑制する。
【解決手段】まず、シード基板１００の一面に、シード基板１００の表面と同一面を形成するように、開口部２２０を有する絶縁層２００を形成する（絶縁層形成工程）。次いで、シード基板１００の一面に接するように、支持基板３００を貼り合せる（貼り合せ工程）。次いで、シード基板１００または支持基板３００の一方を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する（半導体層形成工程）。以上の工程により、ＳＯＩ基板を準備する。次いで、半導体層１２０に半導体素子６０を形成する（半導体素子形成工程）。 （もっと読む）