半導体装置
【課題】バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴを越える高性能化、低消費電力化を目指して、トンネルトランジスタが精力的に研究されている。トンネルトランジスタでは、ソース領域とドレイン領域の導電型が互いに異なっているため、ソース領域またはドレイン領域と基板とのショートが問題となる。そのため、トンネルトランジスタ同士を電気的に分離すべく、トンネルトランジスタは通常、ＳＯＩ（Semiconductor On Insulator）基板上に形成される。しかしながら、ＳＯＩ基板はバルク半導体基板に比べて高価であるため、バルク半導体基板を使用しつつ、トンネルトランジスタ同士を電気的に分離できる手法が求められている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Chenming Hu et al. "Green Transistor - A VDD Scaling Path for Future Low Power ICs" VLSI-TSA2008
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の動作を説明するための断面図である。
【図３】トンネルトランジスタＴｒ1、Ｔｒ2の回路構成を示す回路図である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図６】第２実施形態の半導体装置の構造を示す断面図である。
【図７】第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図８】第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図９】第３実施形態の半導体装置の構造を示す断面図である。
【図１０】第３実施形態の半導体装置の動作を説明するための断面図である。
【図１１】第３実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図１２】第３実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図１３】第４実施形態の半導体装置の構造を示す断面図である。
【図１４】第４実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図１５】第４実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図１６】第５実施形態の半導体装置の構造を示す断面図である。
【図１７】第５実施形態の半導体装置の動作を説明するための断面図である。
【図１８】第５実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図１９】第５実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
図１の半導体装置は、複数のトンネルトランジスタを備えている。図１には、これらのトランジスタの例として、２つのトンネルトランジスタＴｒ1、Ｔｒ2が示されている。トンネルトランジスタＴｒ1、Ｔｒ2は、いずれもＮ型トランジスタである。
【００１０】
また、図１の半導体装置は、これらのトランジスタＴｒ1、Ｔｒ2の構成要素等として、半導体基板１０１と、第１の拡散層１０２と、ウェル領域１０３と、素子分離絶縁膜１１１と、ゲート絶縁膜１２１と、ゲート電極１２２と、側壁絶縁膜１２３と、ソース領域１３１と、ドレイン領域１３２と、第２の拡散層１３３と、層間絶縁膜１４１などを備えている。
【００１１】
半導体基板１０１は、例えばシリコン基板である。本実施形態では、半導体基板１０１は、ｉ型（intrinsic）基板であるが、低濃度のＰ型不純物を含むＰ型基板でもよい。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向は、Ｔｒ1、Ｔｒ2のゲート長方向に相当し、Ｙ方向は、Ｔｒ1、Ｔｒ2のチャネル幅方向に相当する。
【００１２】
なお、本実施形態の半導体基板１０１は、図１に示すように、ＳＯＩ基板を構成する半導体基板ではなく、バルク半導体基板であることに留意されたい。
【００１３】
素子分離絶縁膜１１１は、半導体基板１０１内に、Ｙ方向に延びるように形成されている。素子分離絶縁膜１１１は、例えばシリコン酸化膜である。図中、Ｔｒ1の左側、右側の素子分離絶縁膜１１１ｂ、１１１ｃは、それぞれ第１、第２の素子分離絶縁膜の例である。同様に、Ｔｒ2の左側、右側の素子分離絶縁膜１１１ａ、１１１ｂは、それぞれ第１、第２の素子分離絶縁膜の例である。
【００１４】
トンネルトランジスタＴｒ1、Ｔｒ2の各々は、図１に示すように、ゲート絶縁膜１２１と、ゲート電極１２２と、側壁絶縁膜１２３と、ソース領域１３１と、ドレイン領域１３２とを備えている。
【００１５】
ゲート電極１２２は、素子分離絶縁膜１１１間の半導体基板１０１上に、ゲート絶縁膜１２１を介して形成されている。また、側壁絶縁膜１２３は、ゲート電極１２２の側面に形成されている。ゲート絶縁膜１２１は、例えばシリコン酸化膜であり、ゲート電極１２２は、例えばポリシリコン層である。また、側壁絶縁膜１２３は、例えばシリコン酸化膜またはシリコン窒化膜である。
【００１６】
ソース領域１３１とドレイン領域１３２は、半導体基板１０１内に、ゲート電極１２２を挟むように形成されている。本実施形態では、ソース領域１３１はＰ型領域であり、ドレイン領域１３２はＮ型領域である。ソース領域１３１とドレイン領域１３２は、それぞれ第１の主端子領域と第２の主端子領域の例である。また、Ｐ導電型とＮ導電型は、それぞれ第１導電型と第２導電型の例である。
【００１７】
第１および第２の拡散層１０２、１３３は、図１に示すように、半導体基板１０１内に形成されている。
【００１８】
第１の拡散層１０２は、図１に示す４本の素子分離絶縁膜１１１ａ〜１１１ｄに接するように形成されており、かつ、ソース領域１３１やドレイン領域１３２の下面よりも深い位置に上面を有している。よって、Ｔｒ1、Ｔｒ2の下部には、第１の拡散層１０２の下側の領域と電気的に分離されたウェル領域１０３が形成されている。本実施形態では、第１の拡散層１０２はＮ型層である。
【００１９】
第２の拡散層１３３は、半導体基板１０１の表面と第１の拡散層１０２とを接続する位置に形成されている。本実施形態では、第２の拡散層１３３はＮ型層である。また、第２の拡散層１３３は、素子分離絶縁膜１１１同士の間に形成されている。図中、第２の拡散層１３３の右側の素子分離絶縁膜１１１ｄは、第３の素子分離絶縁膜の例である。本実施形態では、第２および第３の素子分離絶縁膜１１１間のＸ方向の幅は、第１および第２の素子分離絶縁膜１１１間のＸ方向の幅よりも狭く設定されている。
【００２０】
層間絶縁膜１４１は、半導体基板１０１上に、トンネルトランジスタＴｒ1、Ｔｒ2を覆うように形成されている。層間絶縁膜１４１は、例えばシリコン酸化膜である。
【００２１】
なお、本実施形態では、半導体基板１０１は、低濃度のＮ型不純物を含むＮ型基板でもよい。この場合、第１、第２の拡散層１０２、１３３は、Ｐ型層とする。また、本実施形態では、トンネルトランジスタＴｒ1、Ｔｒ2は、Ｐ型トランジスタでもよい。この場合、ソース層１３１はＮ型層とし、ドレイン領域１３２はＰ型層とする。
【００２２】
以上のように、本実施形態では、半導体基板１０１内に第１の拡散層１０２が形成されている。そして、第１の拡散層１０２は、素子分離絶縁膜１１１ａ〜１１１ｃに接するように形成されており、かつ、ソース領域１３１やドレイン領域１３２の下面よりも深い位置に上面を有している。
【００２３】
よって、本実施形態では、素子分離絶縁膜１１１ａ〜１１１ｃと第１の拡散層１０２により、トランジスタＴｒ1とトランジスタＴｒ2が互いに電気的に分離されている。このように、本実施形態によれば、バルク半導体基板１０１上に形成されたトンネルトランジスタＴｒ1、Ｔｒ2同士を電気的に分離することができる。
【００２４】
また、本実施形態では、半導体基板１０１の表面と第１の拡散層１０２が、第２の拡散層１３３により接続されている。このような構造の利点については、図２を参照して説明する。
【００２５】
図２は、第１実施形態の半導体装置の動作を説明するための断面図である。図２では、説明の便宜上、半導体基板１０１はＰ型基板となっているが、以下の説明は、半導体基板１０１がｉ型基板の場合にも成り立つ。
【００２６】
図２では、Ｔｒ1のソース領域１３１とＴｒ2のドレイン領域１３２が、配線により電気的に接続されている。また、Ｔｒ1のドレイン領域１３２は、電源電圧Ｖd（＞０）に接続され、Ｔｒ2のソース領域１３１は、接地電圧Ｖs（＝０）に接続されている。その結果、Ｔｒ1とＴｒ2は、図３に示すように、カスコード接続されており、縦積み回路を構成している。図３は、トンネルトランジスタＴｒ1、Ｔｒ2の回路構成を示す回路図である。
【００２７】
図２に戻り、半導体装置の説明を続ける。
【００２８】
図２では、電圧Ｖout、すなわち、Ｔｒ1のソース電圧やＴｒ2のドレイン電圧が、正になる。よって、第１の拡散層１０２に０Ｖが掛かると、Ｔｒ1のソース領域１３１と第１の拡散層１０２との間のＰＮ接合に順バイアスが掛かり、Ｔｒ1のソース領域１３１から第１の拡散層１０２にリーク電流が流れてしまう。図２の符号Ｒ1は、このリーク電流が流れる領域を示す。
【００２９】
このようなリーク電流は、第１の拡散層１０２の電位を、電圧Ｖoutよりも高くすることで抑制できる。そこで、本実施形態では、第２の拡散層１３３の電位Ｖsubを電源電圧Ｖdに設定する。その結果、第１の拡散層１０２の電位が電源電圧Ｖdとなり、領域Ｒ1内のＰＮ接合には逆バイアスが掛かる。よって、本実施形態によれば、この逆バイアスにより、上記のリーク電流を抑制することができる。
【００３０】
本実施形態では、第２の拡散層１３３は、半導体基板１０１の表面と第１の拡散層１０２を接続する位置に形成されている。よって、本実施形態では、第２の拡散層１３３上にコンタクトプラグを配置することで、コンタクトプラグから第２の拡散層１３３を介して第１の拡散層１０２に電圧を印加することが可能となる。よって、本実施形態によれば、第２の拡散層１３３に電源電圧Ｖdを印加することで、領域Ｒ1内のＰＮ接合に逆バイアスを印加し、上記のリーク電流を抑制することが可能となる。
【００３１】
なお、符号Ｒ2で示す領域では、Ｔｒ2のドレイン領域１３２と、ウェル領域１０３と、第１の拡散層１０２が、ＮＰＮ接合を形成している。よって、領域Ｒ2内では、電圧Ｖoutが低い場合にも、リーク電流の発生は抑制される。
【００３２】
（１）第１実施形態の半導体装置の製造方法
次に、図４、図５を参照し、第１実施形態の半導体装置の製造方法を説明する。図４、図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００３３】
まず、図４(ａ)に示すように、半導体基板１０１内に素子分離絶縁膜１１１を形成する。素子分離絶縁膜１１１は、半導体基板１０１内に素子分離溝を形成し、素子分離溝内に絶縁膜を埋め込み、絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化することで形成可能である。本実施形態の素子分離絶縁膜１０２は、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。
【００３４】
次に、図４(ｂ)に示すように、イオン注入により、半導体基板１０１内に、第１の拡散層１０２となるＮ型層を形成する。このＮ型層用のＮ型不純物の例としては、リン（Ｐ）やヒ素（Ａｓ）が挙げられる。
【００３５】
本実施形態では、第１の拡散層１０２を、図４(ｂ)に示す４本の素子分離絶縁膜１１１の底部に接する位置に形成する。その結果、素子分離絶縁膜１１１間には、ウェル領域１０３が形成される。また、本実施形態では、第１の拡散層１０２を、後に形成するソース領域１３１やドレイン領域１３２とは接触しない深さに形成する。
【００３６】
次に、図４(ｃ)に示すように、素子分離絶縁膜１１１間の半導体基板１０１上に、ゲート絶縁膜１２１を介してゲート電極１２２を形成する。さらに、ゲート電極１２２の形成後に、不図示のスペーサ層を形成する。ゲート電極１２２は、半導体基板１０１上に、ゲート絶縁膜１２１となる絶縁膜を形成し、この絶縁膜上に、ゲート電極１２２となる電極材を形成し、この電極材をＲＩＥ（Reactive Ion Etching）によりエッチングすることで形成可能である。
【００３７】
次に、図５(ａ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ソース領域１３１となるＰ型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロン（ＢＦ２）またはボロン（Ｂ）である。
【００３８】
次に、図５(ｂ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ドレイン領域１３２となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。
【００３９】
次に、図５(ｃ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、第２の拡散層１３３となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。
【００４０】
本実施形態では、図５(ｃ)のイオン注入の際の加速電圧を、第２の拡散層１３３が第１の拡散層１０２に到達する値に設定する。また、本実施形態では、半導体基板１０１の表面付近の不純物濃度が高い不純物濃度プロファイルを作製したい場合には、必要に応じて複数回のイオン注入を行う。
【００４１】
なお、本実施形態では、第２の拡散層１３３を、第１の拡散層１０２を貫通するよう形成していてもよいし、第１の拡散層１０２を貫通しないよう形成してもよい。すなわち、第２の拡散層１３３の下面は、第１の拡散層１０２の下面よりも下方に位置していてもよいし、第１の拡散層１０２の下面よりも上方に位置していてもよい。前者の構造には、第２の拡散層１３３を、確実に第１の拡散層１０２と接続できるという利点がある。また、後者の構造には、図５(ｃ)のイオン注入の際のイオン注入量や加速電圧を低く抑えることができるという利点がある。
【００４２】
その後、本実施形態では、ゲート電極１２２の側面に側壁絶縁膜１２３を形成する。さらには、半導体基板１０１上に、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、図１の半導体装置が製造される。
【００４３】
（２）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００４４】
以上のように、本実施形態において、第１の拡散層１０２は、半導体基板１０１内に素子分離絶縁膜１１１ａ〜１１１ｃに接するように形成され、ソース領域１３１やドレイン領域１３２の下面よりも深い位置に上面を有している。
【００４５】
よって、本実施形態によれば、素子分離絶縁膜１１１ａ〜１１１ｃと第１の拡散層１０２により、トランジスタＴｒ1とトランジスタＴｒ2が互いに電気的に分離される。このように、本実施形態によれば、バルク半導体基板１０１上に形成されたトンネルトランジスタＴｒ1、Ｔｒ2同士を電気的に分離することが可能となる。
【００４６】
また、本実施形態において、第２の拡散層１３３は、半導体基板１０１の表面と第１の拡散層１０２とを接続する位置に形成される。よって、本実施形態によれば、第２の拡散層１３３を介して第１の拡散層１０２に電圧を印加することが可能となる。よって、本実施形態によれば、トランジスタＴｒ1のソース領域１３１と第１の拡散層１０２との間の領域に逆バイアスを印加し、この領域におけるリーク電流を抑制することが可能となる。
【００４７】
なお、本実施形態のトンネルトランジスタＴｒ1、Ｔｒ2は、縦積み回路を構成しているが、本実施形態は、縦積み回路以外の回路を構成するトンネルトランジスタＴｒ1、Ｔｒ2にも適用可能である。
【００４８】
（第２実施形態）
図６は、第２実施形態の半導体装置の構造を示す断面図である。
【００４９】
本実施形態では、図１の第２の拡散層１３３が、図６の第２の拡散層２０１に置き換えられている。図６の第２の拡散層２０１は、第１実施形態と同様に、Ｎ型層であり、半導体基板１０１の表面と第１の拡散層１０２とを接続する位置に形成されている。ただし、図６の第２の拡散層２０１は、第１実施形態とは異なり、素子分離絶縁膜１１１ｂ、１１１ｃ間において、ドレイン領域１３２に接する位置に形成されている。
【００５０】
本実施形態によれば、素子分離絶縁膜１１１ｄを配置するスペースや、素子分離絶縁膜１１１ｃ、１１１ｄ間のスペースが不要となるため、第１実施形態に比べて、半導体装置の回路面積を縮小することができる。一方、第１実施形態によれば、Ｔｒ1のドレイン電圧と第２の拡散層１３３の電圧を独立に制御することができる。
【００５１】
なお、本実施形態では、第２の拡散層２０１に対し、常にＴｒ1のドレイン領域１３２と同じ電圧が印加される。よって、本実施形態では、ドレイン領域１３２に電源電圧Ｖdが印加されている場合には、常に領域Ｒ1内に逆バイアスが印加され、領域Ｒ1内のリーク電流が抑制される。
【００５２】
（１）第２実施形態の半導体装置の製造方法
次に、図７、図８を参照し、第２実施形態の半導体装置の製造方法を説明する。図７、図８は、第２実施形態の半導体装置の製造方法を示す断面図である。
【００５３】
図７(ａ)〜図８(ｃ)の工程はそれぞれ、図４(ａ)〜図５(ｃ)の工程と同様に行われる。ただし、図７(ａ)の工程では、素子分離絶縁膜１１１ｄの形成は不要である。また、図８(ｃ)の工程では、第２の拡散層２０１が、素子分離絶縁膜１１１ｂ、１１１ｃ間にて、ドレイン領域１３２に接する位置に形成される。本実施形態では、図８(ｃ)のイオン注入の際の加速電圧を、第２の拡散層２０１がドレイン領域１３２を貫通して第１の拡散層１０２に到達する値に設定する。
【００５４】
なお、第２の拡散層２０１は、各トンネルトランジスタごとに形成せずに、複数のトンネルトランジスタで共有してもよい。本実施形態では、第２の拡散層２０１が、トンネルトランジスタＴｒ1、Ｔｒ2により共有されている。これは、第１実施形態の第２の拡散層１３３についても同様である。
【００５５】
（２）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
【００５６】
以上のように、本実施形態では、第２の拡散層２０１が、半導体基板１０１の表面と第１の拡散層１０２とを接続する位置に形成される。よって、本実施形態によれば、第１実施形態と同様に、トランジスタＴｒ1のソース領域１３１と第１の拡散層１０２との間の領域に逆バイアスを印加し、この領域におけるリーク電流を抑制することが可能となる。
【００５７】
また、本実施形態では、第２の拡散層２０１が、素子分離絶縁膜１１１ｂ、１１１ｃ間において、ドレイン領域１３２に接する位置に形成されている。よって、本実施形態によれば、第１実施形態に比べて、半導体装置の回路面積を縮小することが可能となる。
【００５８】
（第３実施形態）
図９は、第３実施形態の半導体装置の構造を示す断面図である。
【００５９】
図９の半導体装置は、半導体基板１０１内に、第１、第２の拡散層１０２、２０１に加え、下部拡散層３０１を備えている。下部拡散層３０１は、Ｔｒ1のソース領域１３１の下面に接する位置に形成されているが、第１の拡散層１０２とは離間された位置に形成されている。本実施形態の下部拡散層３０１は、Ｎ型層であり、Ｔｒ1のソース領域１３１の導電型とは逆導電型となっている。
【００６０】
なお、下部拡散層３０１は、ソース領域１３１の下面と、＋Ｘ方向の側面と、−Ｘ方向の側面に接しているが、ソース領域１３１の表面を完全には覆っていない。下部拡散層３０１の＋Ｘ方向の側面と−Ｘ方向の側面は、図９に示すように、半導体基板１０１の表面付近がウェル領域１０３に露出している。これらの露出側面のうち、＋Ｘ方向の露出側面は、トンネル電流を流すために開口されている。
【００６１】
以上のように、本実施形態の下部拡散層３０１は、Ｔｒ1のソース領域１３１の下面に接し、第１の拡散層１０２とは離間された位置に形成されている。このような構造の利点については、図１０を参照して説明する。
【００６２】
図１０は、第３実施形態の半導体装置の動作を説明するための断面図である。図１０では、説明の便宜上、半導体基板１０１はＰ型基板となっているが、以下の説明は、半導体基板１０１がｉ型基板の場合にも成り立つ。
【００６３】
図１０(ａ)は、Ｎ型ＭＯＳＦＥＴを示す。図１０(ａ)では、ソース領域１３１のＰＮ接合面が、ソース領域１３１とウェル領域１０３との間に形成されている。符号Ｃ1は、このＰＮ接合面の静電容量を示す。この容量Ｃ1が、ソース領域１３１の負荷容量となる。図１０(ａ)では、このＰＮ接合面の面積が小さいため、負荷容量Ｃ1の値は小さい。
【００６４】
図１０(ｂ)は、第２実施形態のトンネルトランジスタＴｒ1を示す。図１０(ｂ)では、ＰＮ接合面が、第１の拡散層１０２とウェル領域１３１との間に形成されている。符号Ｃ2は、このＰＮ接合面の静電容量を示す。この容量Ｃ2が、ソース領域１３１の実効的な負荷容量となる。図１０(ｂ)では、このＰＮ接合面の面積が大きいため、負荷容量Ｃ2の値は大きい。
【００６５】
よって、同一寸法で比較した場合、図１０(ｂ)のソース領域１３１の負荷容量Ｃ2は、図１０(ａ)のソース領域１３１の負荷容量Ｃ1よりも大きくなる（Ｃ2＞Ｃ1）。
【００６６】
図１０(ｃ)は、第３実施形態のトンネルトランジスタＴｒ1を示す。図１０(ｃ)では、ＰＮ接合面が、第１の拡散層１０２とウェル領域１３１の間と、下部拡散層２０１とウェル領域１０３との間に形成されている。そのため、ソース領域１３１の実効的な負荷容量Ｃは、前者の容量Ｃ2と後者の容量Ｃ3の直列接続となる。即ち、１／Ｃ＝１／Ｃ2＋１／Ｃ3である。
【００６７】
よって、同一寸法で比較した場合、図１０(ｃ)のソース領域１３１の負荷容量Ｃは、図１０(ｂ)のソース領域１３１の負荷容量Ｃ2よりも小さくなる（Ｃ＜Ｃ2）。このように、本実施形態によれば、下部拡散層３０１により、トランジスタＴｒ1の実効的な負荷容量を低減することができる。本実施形態は、例えば、負荷抵抗がトランジスタＴｒ1の特性に与える影響が問題となる場合に有効である。
【００６８】
（１）第３実施形態の半導体装置の製造方法
次に、図１１、図１２を参照し、第３実施形態の半導体装置の製造方法を説明する。図１１、図１２は、第３実施形態の半導体装置の製造方法を示す断面図である。
【００６９】
まず、図７(ａ)〜図７(ｃ)の工程を実行する。
【００７０】
次に、図１１(ａ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ソース領域１３１となるＰ型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロンまたはボロンである。本実施形態では、Ｔｒ1のソース領域１３１の形成位置が、第１、第２実施形態と異なることに留意されたい。
【００７１】
次に、図１１(ｂ)に示すように、このＰ型層を取り囲むような斜めイオン注入により、このＰ型層の下部に、下部拡散層３０１となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。
【００７２】
その後、本実施形態では、図１２(ａ)、図１２(ｂ)の工程を、それぞれ図８(ｂ)、図８(ｃ)の工程と同様に実行する。こうして、図９の半導体装置が製造される。
【００７３】
（２）第３実施形態の効果
最後に、第３実施形態の効果について説明する。
【００７４】
以上のように、本実施形態では、下部拡散層３０１が、Ｔｒ1のソース領域１３１の下面に接し、第１の拡散層１０２とは離間された位置に形成されている。よって、本実施形態によれば、下部拡散層３０１の静電容量により、トンネルトランジスタＴｒ1の実効的な負荷容量を低減することが可能となる。
【００７５】
（第４実施形態）
図１３は、第４実施形態の半導体装置の構造を示す断面図である。
【００７６】
本実施形態では、図９の下部拡散層３０１が、図１３の下部拡散層４０１に置き換えられている。図１３の下部拡散層４０１は、第３実施形態と同様に、Ｎ型層である。また、図１３の下部拡散層４０１は、第３実施形態と同様に、Ｔｒ1のソース領域１３１の下面に接し、第１の拡散層１０２とは離間された位置に形成されている。
【００７７】
ただし、図１３の下部拡散層４０１は、ソース領域１３１の下面と−Ｘ方向の側面に接しているが、ソース領域１３１の＋Ｘ方向の側面には接していない。よって、下部拡散層３０１の＋Ｘ方向の側面は、図１３に示すように、ウェル領域１０３に完全に露出している。本実施形態には、第３実施形態に比べて、トンネル電流を流すための開口部を確実に確保できるという利点がある。
【００７８】
（１）第４実施形態の半導体装置の製造方法
次に、図１４、図１５を参照し、第４実施形態の半導体装置の製造方法を説明する。図１４、図１５は、第４実施形態の半導体装置の製造方法を示す断面図である。
【００７９】
まず、図７(ａ)〜図７(ｃ)の工程を実行する。
【００８０】
次に、図１４(ａ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ソース領域１３１となるＰ型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロンまたはボロンである。本実施形態では、Ｔｒ1のソース領域１３１の形成位置が、第１、第２実施形態と異なることに留意されたい。
【００８１】
次に、図１４(ｂ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ドレイン領域１３２となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。
【００８２】
次に、図１５(ａ)に示すように、エッチバックにより、ゲート電極１２２の側面に側壁絶縁膜１２３を形成する。次に、図１５(ａ)に示すように、上記のＰ型層を取り囲むような斜めイオン注入により、上記のＰ型層の下部に、下部拡散層４０１となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。本実施形態では、側壁絶縁膜１２３がマスクとなるため、Ｐ型層の＋Ｘ方向の側面は、ウェル領域１０３に露出されたままとなる。
【００８３】
その後、本実施形態では、図１５(ｂ)の工程を、図８(ｃ)の工程と同様に実行する。こうして、図１３の半導体装置が製造される。
【００８４】
（２）第４実施形態の効果
最後に、第４実施形態の効果について説明する。
【００８５】
以上のように、本実施形態では、下部拡散層４０１が、Ｔｒ1のソース領域１３１の下面に接し、第１の拡散層１０２とは離間された位置に形成されている。よって、本実施形態によれば、第４実施形態と同様に、下部拡散層４０１の静電容量により、トンネルトランジスタＴｒ1の実効的な負荷容量を低減することが可能となる。
【００８６】
また、本実施形態では、下部拡散層４０１は、ソース領域１３１の下面と−Ｘ方向の側面に接しているが、ソース領域１３１の＋Ｘ方向の側面には接していない。よって、本実施形態によれば、トンネル電流を流すための開口部を確実に確保することが可能となる。
【００８７】
（第５実施形態）
図１６は、第５実施形態の半導体装置の構造を示す断面図である。
【００８８】
本実施形態では、図１の第２の拡散層１３３が、図１６の第２の拡散層５０１に置き換えられている。図１６に示すように、第２の拡散層５０１は、Ｐ型基板である半導体基板１０１内において、素子分離絶縁膜１１１ｃ、１１１ｄ間に形成されている。また、第２の拡散層５０１は、Ｐ型層であり、半導体基板１０１と同じ導電型となっており、第１の拡散層１０２とは逆導電型となっている。
【００８９】
図１６に示す符号１０１ａは、半導体基板１０１内における第１の拡散層１０２の下側の領域を示す。第２の拡散層５０１は、半導体基板１０１の表面と、半導体基板１０１内の領域１０１ａとを接続する位置に形成されている。よって、領域１０１ａは、第２の拡散層５０１と電気的に接続されている。一方、第１の拡散層１０２は、電気的に浮遊状態となっている。
【００９０】
なお、本実施形態では、第２の拡散層５０１は、Ｐ型領域５０１ａを含んでいる。Ｐ型領域５０１ａは、ソース領域１３１と共に半導体基板１０１の表面に形成された拡散層である。本実施形態では、第２の拡散層５０１内にＰ型領域５０１ａが形成されているが、第２の拡散層５０１内にはこのようなＰ型領域５０１ａが形成されていなくてもよい。
【００９１】
また、本実施形態では、素子分離絶縁膜１１１ｃ、１１１ｄ間のＸ方向の幅が、素子分離絶縁膜１１１ａ、１１１ｂ間のＸ方向の幅や、素子分離絶縁膜１１１ａ、１１１ｂ間のＸ方向の幅よりも狭く設定されている。第１実施形態と同様である。素子分離絶縁膜１１１ｄは、第３の素子分離絶縁膜の例である。
【００９２】
また、本実施形態では、半導体基板１０１は、低濃度のＰ型不純物を含むＰ型基板であるが、ｉ型基板や、低濃度のＮ型不純物を含むＮ型基板でもよい。
【００９３】
図１７は、第５実施形態の半導体装置の動作を説明するための断面図である。
【００９４】
図１７は、本実施形態のトンネルトランジスタＴｒ1を示す。図１７では、第２の拡散層５０１の電位が接地電圧に設定されている。よって、半導体基板１０１内の領域１０１ａには、接地電圧が印加されている。一方、第１の拡散層１０２は、電気的に浮遊状態となっている。
【００９５】
図１７では、ＰＮ接合面が、第１の拡散層１０２とウェル領域１３１の間と、第１の拡散層１０２と領域１０１ａとの間に形成されている。そのため、ソース領域１３１の実効的な負荷容量Ｃは、前者の容量Ｃ2と後者の容量Ｃ4の直列接続となる。即ち、１／Ｃ＝１／Ｃ2＋１／Ｃ4である。
【００９６】
よって、同一寸法で比較した場合、図１７のソース領域１３１の負荷容量Ｃは、上述の図１０(ｂ)のソース領域１３１の負荷容量Ｃ2よりも小さくなる（Ｃ＜Ｃ2）。このように、本実施形態によれば、第２の拡散層５０１により、第３、第４実施形態と同様に、トランジスタＴｒ1の実効的な負荷容量を低減することができる。本実施形態は、例えば、負荷抵抗がトランジスタＴｒ1の特性に与える影響が問題となる場合に有効である。
【００９７】
（１）第５実施形態の半導体装置の製造方法
次に、図１８、図１９を参照し、第５実施形態の半導体装置の製造方法を説明する。図１８、図１９は、第５実施形態の半導体装置の製造方法を示す断面図である。
【００９８】
まず、図１８(ａ)に示すように、半導体基板１０１内に素子分離絶縁膜１１１を形成する。図１８(ａ)の工程は、図４(ａ)の工程と同様に行われる。
【００９９】
次に、図１８(ｂ)に示すように、イオン注入により、半導体基板１０１内に、第１の拡散層１０２となるＮ型層を形成する。図１８(ｂ)の工程は、図４(ｂ)の工程と同様に行われる。ただし、第１の拡散層１０２は、素子分離絶縁膜１１１ｄの底部にまで延在させる必要はない。
【０１００】
次に、図１８(ｃ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、第２の拡散層５０１となるＰ型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロンまたはボロンである。第２の拡散層５０１は、素子分離絶縁膜１１１ｃ、１１１ｄ間に形成される。
【０１０１】
次に、図１９(ａ)に示すように、素子分離絶縁膜１１１間の半導体基板１０１上に、ゲート絶縁膜１２１を介してゲート電極１２２を形成する。さらに、ゲート電極１２２の形成後に、不図示のスペーサ層を形成する。図１９(ａ)の工程は、図４(ｃ)の工程と同様に行われる。
【０１０２】
次に、図１９(ｂ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ソース領域１３１となるＰ型層を形成する。図１９(ｂ)の工程は、図５(ａ)の工程と同様に行われる。ただし、このイオン注入では、ソース領域１３１と共に、第２の拡散層５０１内のＰ型領域５０１ａが形成される。
【０１０３】
次に、図１９(ｃ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ドレイン領域１３２となるＮ型層を形成する。図１９(ｃ)の工程は、図５(ｂ)の工程と同様に行われる。
【０１０４】
その後、本実施形態では、ゲート電極１２２の側面に側壁絶縁膜１２３を形成する。さらには、半導体基板１０１上に、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、図１６の半導体装置が製造される。
【０１０５】
（２）第５実施形態の効果
最後に、第５実施形態の効果について説明する。
【０１０６】
以上のように、本実施形態では、第２の拡散層５０１が、半導体基板１０１の表面と、半導体基板１０１内の第１の拡散層１０２の下側の領域１０１ａとを接続する位置に形成されている。よって、本実施形態によれば、第１の拡散層１０２と領域１０１ａとの間の静電容量により、トンネルトランジスタＴｒ1の実効的な負荷容量を低減することが可能となる。
【０１０７】
以上、第１から第５実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【０１０８】
１０１：半導体基板、１０２：第１の拡散層、１０３：ウェル領域、
１１１：素子分離絶縁膜、
１２１：ゲート絶縁膜、１２２：ゲート電極、１２３：側壁絶縁膜、
１３１：ソース領域、１３２：ドレイン領域、１３３：第２の拡散層、
１４１：層間絶縁膜、
２０１：第２の拡散層、３０１：下部拡散層、
４０１：下部拡散層、５０１：第２の拡散層
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴを越える高性能化、低消費電力化を目指して、トンネルトランジスタが精力的に研究されている。トンネルトランジスタでは、ソース領域とドレイン領域の導電型が互いに異なっているため、ソース領域またはドレイン領域と基板とのショートが問題となる。そのため、トンネルトランジスタ同士を電気的に分離すべく、トンネルトランジスタは通常、ＳＯＩ（Semiconductor On Insulator）基板上に形成される。しかしながら、ＳＯＩ基板はバルク半導体基板に比べて高価であるため、バルク半導体基板を使用しつつ、トンネルトランジスタ同士を電気的に分離できる手法が求められている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Chenming Hu et al. "Green Transistor - A VDD Scaling Path for Future Low Power ICs" VLSI-TSA2008
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の動作を説明するための断面図である。
【図３】トンネルトランジスタＴｒ1、Ｔｒ2の回路構成を示す回路図である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図６】第２実施形態の半導体装置の構造を示す断面図である。
【図７】第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図８】第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図９】第３実施形態の半導体装置の構造を示す断面図である。
【図１０】第３実施形態の半導体装置の動作を説明するための断面図である。
【図１１】第３実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図１２】第３実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図１３】第４実施形態の半導体装置の構造を示す断面図である。
【図１４】第４実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図１５】第４実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【図１６】第５実施形態の半導体装置の構造を示す断面図である。
【図１７】第５実施形態の半導体装置の動作を説明するための断面図である。
【図１８】第５実施形態の半導体装置の製造方法を示す断面図(1/2)である。
【図１９】第５実施形態の半導体装置の製造方法を示す断面図(2/2)である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
図１の半導体装置は、複数のトンネルトランジスタを備えている。図１には、これらのトランジスタの例として、２つのトンネルトランジスタＴｒ1、Ｔｒ2が示されている。トンネルトランジスタＴｒ1、Ｔｒ2は、いずれもＮ型トランジスタである。
【００１０】
また、図１の半導体装置は、これらのトランジスタＴｒ1、Ｔｒ2の構成要素等として、半導体基板１０１と、第１の拡散層１０２と、ウェル領域１０３と、素子分離絶縁膜１１１と、ゲート絶縁膜１２１と、ゲート電極１２２と、側壁絶縁膜１２３と、ソース領域１３１と、ドレイン領域１３２と、第２の拡散層１３３と、層間絶縁膜１４１などを備えている。
【００１１】
半導体基板１０１は、例えばシリコン基板である。本実施形態では、半導体基板１０１は、ｉ型（intrinsic）基板であるが、低濃度のＰ型不純物を含むＰ型基板でもよい。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向は、Ｔｒ1、Ｔｒ2のゲート長方向に相当し、Ｙ方向は、Ｔｒ1、Ｔｒ2のチャネル幅方向に相当する。
【００１２】
なお、本実施形態の半導体基板１０１は、図１に示すように、ＳＯＩ基板を構成する半導体基板ではなく、バルク半導体基板であることに留意されたい。
【００１３】
素子分離絶縁膜１１１は、半導体基板１０１内に、Ｙ方向に延びるように形成されている。素子分離絶縁膜１１１は、例えばシリコン酸化膜である。図中、Ｔｒ1の左側、右側の素子分離絶縁膜１１１ｂ、１１１ｃは、それぞれ第１、第２の素子分離絶縁膜の例である。同様に、Ｔｒ2の左側、右側の素子分離絶縁膜１１１ａ、１１１ｂは、それぞれ第１、第２の素子分離絶縁膜の例である。
【００１４】
トンネルトランジスタＴｒ1、Ｔｒ2の各々は、図１に示すように、ゲート絶縁膜１２１と、ゲート電極１２２と、側壁絶縁膜１２３と、ソース領域１３１と、ドレイン領域１３２とを備えている。
【００１５】
ゲート電極１２２は、素子分離絶縁膜１１１間の半導体基板１０１上に、ゲート絶縁膜１２１を介して形成されている。また、側壁絶縁膜１２３は、ゲート電極１２２の側面に形成されている。ゲート絶縁膜１２１は、例えばシリコン酸化膜であり、ゲート電極１２２は、例えばポリシリコン層である。また、側壁絶縁膜１２３は、例えばシリコン酸化膜またはシリコン窒化膜である。
【００１６】
ソース領域１３１とドレイン領域１３２は、半導体基板１０１内に、ゲート電極１２２を挟むように形成されている。本実施形態では、ソース領域１３１はＰ型領域であり、ドレイン領域１３２はＮ型領域である。ソース領域１３１とドレイン領域１３２は、それぞれ第１の主端子領域と第２の主端子領域の例である。また、Ｐ導電型とＮ導電型は、それぞれ第１導電型と第２導電型の例である。
【００１７】
第１および第２の拡散層１０２、１３３は、図１に示すように、半導体基板１０１内に形成されている。
【００１８】
第１の拡散層１０２は、図１に示す４本の素子分離絶縁膜１１１ａ〜１１１ｄに接するように形成されており、かつ、ソース領域１３１やドレイン領域１３２の下面よりも深い位置に上面を有している。よって、Ｔｒ1、Ｔｒ2の下部には、第１の拡散層１０２の下側の領域と電気的に分離されたウェル領域１０３が形成されている。本実施形態では、第１の拡散層１０２はＮ型層である。
【００１９】
第２の拡散層１３３は、半導体基板１０１の表面と第１の拡散層１０２とを接続する位置に形成されている。本実施形態では、第２の拡散層１３３はＮ型層である。また、第２の拡散層１３３は、素子分離絶縁膜１１１同士の間に形成されている。図中、第２の拡散層１３３の右側の素子分離絶縁膜１１１ｄは、第３の素子分離絶縁膜の例である。本実施形態では、第２および第３の素子分離絶縁膜１１１間のＸ方向の幅は、第１および第２の素子分離絶縁膜１１１間のＸ方向の幅よりも狭く設定されている。
【００２０】
層間絶縁膜１４１は、半導体基板１０１上に、トンネルトランジスタＴｒ1、Ｔｒ2を覆うように形成されている。層間絶縁膜１４１は、例えばシリコン酸化膜である。
【００２１】
なお、本実施形態では、半導体基板１０１は、低濃度のＮ型不純物を含むＮ型基板でもよい。この場合、第１、第２の拡散層１０２、１３３は、Ｐ型層とする。また、本実施形態では、トンネルトランジスタＴｒ1、Ｔｒ2は、Ｐ型トランジスタでもよい。この場合、ソース層１３１はＮ型層とし、ドレイン領域１３２はＰ型層とする。
【００２２】
以上のように、本実施形態では、半導体基板１０１内に第１の拡散層１０２が形成されている。そして、第１の拡散層１０２は、素子分離絶縁膜１１１ａ〜１１１ｃに接するように形成されており、かつ、ソース領域１３１やドレイン領域１３２の下面よりも深い位置に上面を有している。
【００２３】
よって、本実施形態では、素子分離絶縁膜１１１ａ〜１１１ｃと第１の拡散層１０２により、トランジスタＴｒ1とトランジスタＴｒ2が互いに電気的に分離されている。このように、本実施形態によれば、バルク半導体基板１０１上に形成されたトンネルトランジスタＴｒ1、Ｔｒ2同士を電気的に分離することができる。
【００２４】
また、本実施形態では、半導体基板１０１の表面と第１の拡散層１０２が、第２の拡散層１３３により接続されている。このような構造の利点については、図２を参照して説明する。
【００２５】
図２は、第１実施形態の半導体装置の動作を説明するための断面図である。図２では、説明の便宜上、半導体基板１０１はＰ型基板となっているが、以下の説明は、半導体基板１０１がｉ型基板の場合にも成り立つ。
【００２６】
図２では、Ｔｒ1のソース領域１３１とＴｒ2のドレイン領域１３２が、配線により電気的に接続されている。また、Ｔｒ1のドレイン領域１３２は、電源電圧Ｖd（＞０）に接続され、Ｔｒ2のソース領域１３１は、接地電圧Ｖs（＝０）に接続されている。その結果、Ｔｒ1とＴｒ2は、図３に示すように、カスコード接続されており、縦積み回路を構成している。図３は、トンネルトランジスタＴｒ1、Ｔｒ2の回路構成を示す回路図である。
【００２７】
図２に戻り、半導体装置の説明を続ける。
【００２８】
図２では、電圧Ｖout、すなわち、Ｔｒ1のソース電圧やＴｒ2のドレイン電圧が、正になる。よって、第１の拡散層１０２に０Ｖが掛かると、Ｔｒ1のソース領域１３１と第１の拡散層１０２との間のＰＮ接合に順バイアスが掛かり、Ｔｒ1のソース領域１３１から第１の拡散層１０２にリーク電流が流れてしまう。図２の符号Ｒ1は、このリーク電流が流れる領域を示す。
【００２９】
このようなリーク電流は、第１の拡散層１０２の電位を、電圧Ｖoutよりも高くすることで抑制できる。そこで、本実施形態では、第２の拡散層１３３の電位Ｖsubを電源電圧Ｖdに設定する。その結果、第１の拡散層１０２の電位が電源電圧Ｖdとなり、領域Ｒ1内のＰＮ接合には逆バイアスが掛かる。よって、本実施形態によれば、この逆バイアスにより、上記のリーク電流を抑制することができる。
【００３０】
本実施形態では、第２の拡散層１３３は、半導体基板１０１の表面と第１の拡散層１０２を接続する位置に形成されている。よって、本実施形態では、第２の拡散層１３３上にコンタクトプラグを配置することで、コンタクトプラグから第２の拡散層１３３を介して第１の拡散層１０２に電圧を印加することが可能となる。よって、本実施形態によれば、第２の拡散層１３３に電源電圧Ｖdを印加することで、領域Ｒ1内のＰＮ接合に逆バイアスを印加し、上記のリーク電流を抑制することが可能となる。
【００３１】
なお、符号Ｒ2で示す領域では、Ｔｒ2のドレイン領域１３２と、ウェル領域１０３と、第１の拡散層１０２が、ＮＰＮ接合を形成している。よって、領域Ｒ2内では、電圧Ｖoutが低い場合にも、リーク電流の発生は抑制される。
【００３２】
（１）第１実施形態の半導体装置の製造方法
次に、図４、図５を参照し、第１実施形態の半導体装置の製造方法を説明する。図４、図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００３３】
まず、図４(ａ)に示すように、半導体基板１０１内に素子分離絶縁膜１１１を形成する。素子分離絶縁膜１１１は、半導体基板１０１内に素子分離溝を形成し、素子分離溝内に絶縁膜を埋め込み、絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化することで形成可能である。本実施形態の素子分離絶縁膜１０２は、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。
【００３４】
次に、図４(ｂ)に示すように、イオン注入により、半導体基板１０１内に、第１の拡散層１０２となるＮ型層を形成する。このＮ型層用のＮ型不純物の例としては、リン（Ｐ）やヒ素（Ａｓ）が挙げられる。
【００３５】
本実施形態では、第１の拡散層１０２を、図４(ｂ)に示す４本の素子分離絶縁膜１１１の底部に接する位置に形成する。その結果、素子分離絶縁膜１１１間には、ウェル領域１０３が形成される。また、本実施形態では、第１の拡散層１０２を、後に形成するソース領域１３１やドレイン領域１３２とは接触しない深さに形成する。
【００３６】
次に、図４(ｃ)に示すように、素子分離絶縁膜１１１間の半導体基板１０１上に、ゲート絶縁膜１２１を介してゲート電極１２２を形成する。さらに、ゲート電極１２２の形成後に、不図示のスペーサ層を形成する。ゲート電極１２２は、半導体基板１０１上に、ゲート絶縁膜１２１となる絶縁膜を形成し、この絶縁膜上に、ゲート電極１２２となる電極材を形成し、この電極材をＲＩＥ（Reactive Ion Etching）によりエッチングすることで形成可能である。
【００３７】
次に、図５(ａ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ソース領域１３１となるＰ型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロン（ＢＦ２）またはボロン（Ｂ）である。
【００３８】
次に、図５(ｂ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ドレイン領域１３２となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。
【００３９】
次に、図５(ｃ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、第２の拡散層１３３となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。
【００４０】
本実施形態では、図５(ｃ)のイオン注入の際の加速電圧を、第２の拡散層１３３が第１の拡散層１０２に到達する値に設定する。また、本実施形態では、半導体基板１０１の表面付近の不純物濃度が高い不純物濃度プロファイルを作製したい場合には、必要に応じて複数回のイオン注入を行う。
【００４１】
なお、本実施形態では、第２の拡散層１３３を、第１の拡散層１０２を貫通するよう形成していてもよいし、第１の拡散層１０２を貫通しないよう形成してもよい。すなわち、第２の拡散層１３３の下面は、第１の拡散層１０２の下面よりも下方に位置していてもよいし、第１の拡散層１０２の下面よりも上方に位置していてもよい。前者の構造には、第２の拡散層１３３を、確実に第１の拡散層１０２と接続できるという利点がある。また、後者の構造には、図５(ｃ)のイオン注入の際のイオン注入量や加速電圧を低く抑えることができるという利点がある。
【００４２】
その後、本実施形態では、ゲート電極１２２の側面に側壁絶縁膜１２３を形成する。さらには、半導体基板１０１上に、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、図１の半導体装置が製造される。
【００４３】
（２）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００４４】
以上のように、本実施形態において、第１の拡散層１０２は、半導体基板１０１内に素子分離絶縁膜１１１ａ〜１１１ｃに接するように形成され、ソース領域１３１やドレイン領域１３２の下面よりも深い位置に上面を有している。
【００４５】
よって、本実施形態によれば、素子分離絶縁膜１１１ａ〜１１１ｃと第１の拡散層１０２により、トランジスタＴｒ1とトランジスタＴｒ2が互いに電気的に分離される。このように、本実施形態によれば、バルク半導体基板１０１上に形成されたトンネルトランジスタＴｒ1、Ｔｒ2同士を電気的に分離することが可能となる。
【００４６】
また、本実施形態において、第２の拡散層１３３は、半導体基板１０１の表面と第１の拡散層１０２とを接続する位置に形成される。よって、本実施形態によれば、第２の拡散層１３３を介して第１の拡散層１０２に電圧を印加することが可能となる。よって、本実施形態によれば、トランジスタＴｒ1のソース領域１３１と第１の拡散層１０２との間の領域に逆バイアスを印加し、この領域におけるリーク電流を抑制することが可能となる。
【００４７】
なお、本実施形態のトンネルトランジスタＴｒ1、Ｔｒ2は、縦積み回路を構成しているが、本実施形態は、縦積み回路以外の回路を構成するトンネルトランジスタＴｒ1、Ｔｒ2にも適用可能である。
【００４８】
（第２実施形態）
図６は、第２実施形態の半導体装置の構造を示す断面図である。
【００４９】
本実施形態では、図１の第２の拡散層１３３が、図６の第２の拡散層２０１に置き換えられている。図６の第２の拡散層２０１は、第１実施形態と同様に、Ｎ型層であり、半導体基板１０１の表面と第１の拡散層１０２とを接続する位置に形成されている。ただし、図６の第２の拡散層２０１は、第１実施形態とは異なり、素子分離絶縁膜１１１ｂ、１１１ｃ間において、ドレイン領域１３２に接する位置に形成されている。
【００５０】
本実施形態によれば、素子分離絶縁膜１１１ｄを配置するスペースや、素子分離絶縁膜１１１ｃ、１１１ｄ間のスペースが不要となるため、第１実施形態に比べて、半導体装置の回路面積を縮小することができる。一方、第１実施形態によれば、Ｔｒ1のドレイン電圧と第２の拡散層１３３の電圧を独立に制御することができる。
【００５１】
なお、本実施形態では、第２の拡散層２０１に対し、常にＴｒ1のドレイン領域１３２と同じ電圧が印加される。よって、本実施形態では、ドレイン領域１３２に電源電圧Ｖdが印加されている場合には、常に領域Ｒ1内に逆バイアスが印加され、領域Ｒ1内のリーク電流が抑制される。
【００５２】
（１）第２実施形態の半導体装置の製造方法
次に、図７、図８を参照し、第２実施形態の半導体装置の製造方法を説明する。図７、図８は、第２実施形態の半導体装置の製造方法を示す断面図である。
【００５３】
図７(ａ)〜図８(ｃ)の工程はそれぞれ、図４(ａ)〜図５(ｃ)の工程と同様に行われる。ただし、図７(ａ)の工程では、素子分離絶縁膜１１１ｄの形成は不要である。また、図８(ｃ)の工程では、第２の拡散層２０１が、素子分離絶縁膜１１１ｂ、１１１ｃ間にて、ドレイン領域１３２に接する位置に形成される。本実施形態では、図８(ｃ)のイオン注入の際の加速電圧を、第２の拡散層２０１がドレイン領域１３２を貫通して第１の拡散層１０２に到達する値に設定する。
【００５４】
なお、第２の拡散層２０１は、各トンネルトランジスタごとに形成せずに、複数のトンネルトランジスタで共有してもよい。本実施形態では、第２の拡散層２０１が、トンネルトランジスタＴｒ1、Ｔｒ2により共有されている。これは、第１実施形態の第２の拡散層１３３についても同様である。
【００５５】
（２）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
【００５６】
以上のように、本実施形態では、第２の拡散層２０１が、半導体基板１０１の表面と第１の拡散層１０２とを接続する位置に形成される。よって、本実施形態によれば、第１実施形態と同様に、トランジスタＴｒ1のソース領域１３１と第１の拡散層１０２との間の領域に逆バイアスを印加し、この領域におけるリーク電流を抑制することが可能となる。
【００５７】
また、本実施形態では、第２の拡散層２０１が、素子分離絶縁膜１１１ｂ、１１１ｃ間において、ドレイン領域１３２に接する位置に形成されている。よって、本実施形態によれば、第１実施形態に比べて、半導体装置の回路面積を縮小することが可能となる。
【００５８】
（第３実施形態）
図９は、第３実施形態の半導体装置の構造を示す断面図である。
【００５９】
図９の半導体装置は、半導体基板１０１内に、第１、第２の拡散層１０２、２０１に加え、下部拡散層３０１を備えている。下部拡散層３０１は、Ｔｒ1のソース領域１３１の下面に接する位置に形成されているが、第１の拡散層１０２とは離間された位置に形成されている。本実施形態の下部拡散層３０１は、Ｎ型層であり、Ｔｒ1のソース領域１３１の導電型とは逆導電型となっている。
【００６０】
なお、下部拡散層３０１は、ソース領域１３１の下面と、＋Ｘ方向の側面と、−Ｘ方向の側面に接しているが、ソース領域１３１の表面を完全には覆っていない。下部拡散層３０１の＋Ｘ方向の側面と−Ｘ方向の側面は、図９に示すように、半導体基板１０１の表面付近がウェル領域１０３に露出している。これらの露出側面のうち、＋Ｘ方向の露出側面は、トンネル電流を流すために開口されている。
【００６１】
以上のように、本実施形態の下部拡散層３０１は、Ｔｒ1のソース領域１３１の下面に接し、第１の拡散層１０２とは離間された位置に形成されている。このような構造の利点については、図１０を参照して説明する。
【００６２】
図１０は、第３実施形態の半導体装置の動作を説明するための断面図である。図１０では、説明の便宜上、半導体基板１０１はＰ型基板となっているが、以下の説明は、半導体基板１０１がｉ型基板の場合にも成り立つ。
【００６３】
図１０(ａ)は、Ｎ型ＭＯＳＦＥＴを示す。図１０(ａ)では、ソース領域１３１のＰＮ接合面が、ソース領域１３１とウェル領域１０３との間に形成されている。符号Ｃ1は、このＰＮ接合面の静電容量を示す。この容量Ｃ1が、ソース領域１３１の負荷容量となる。図１０(ａ)では、このＰＮ接合面の面積が小さいため、負荷容量Ｃ1の値は小さい。
【００６４】
図１０(ｂ)は、第２実施形態のトンネルトランジスタＴｒ1を示す。図１０(ｂ)では、ＰＮ接合面が、第１の拡散層１０２とウェル領域１３１との間に形成されている。符号Ｃ2は、このＰＮ接合面の静電容量を示す。この容量Ｃ2が、ソース領域１３１の実効的な負荷容量となる。図１０(ｂ)では、このＰＮ接合面の面積が大きいため、負荷容量Ｃ2の値は大きい。
【００６５】
よって、同一寸法で比較した場合、図１０(ｂ)のソース領域１３１の負荷容量Ｃ2は、図１０(ａ)のソース領域１３１の負荷容量Ｃ1よりも大きくなる（Ｃ2＞Ｃ1）。
【００６６】
図１０(ｃ)は、第３実施形態のトンネルトランジスタＴｒ1を示す。図１０(ｃ)では、ＰＮ接合面が、第１の拡散層１０２とウェル領域１３１の間と、下部拡散層２０１とウェル領域１０３との間に形成されている。そのため、ソース領域１３１の実効的な負荷容量Ｃは、前者の容量Ｃ2と後者の容量Ｃ3の直列接続となる。即ち、１／Ｃ＝１／Ｃ2＋１／Ｃ3である。
【００６７】
よって、同一寸法で比較した場合、図１０(ｃ)のソース領域１３１の負荷容量Ｃは、図１０(ｂ)のソース領域１３１の負荷容量Ｃ2よりも小さくなる（Ｃ＜Ｃ2）。このように、本実施形態によれば、下部拡散層３０１により、トランジスタＴｒ1の実効的な負荷容量を低減することができる。本実施形態は、例えば、負荷抵抗がトランジスタＴｒ1の特性に与える影響が問題となる場合に有効である。
【００６８】
（１）第３実施形態の半導体装置の製造方法
次に、図１１、図１２を参照し、第３実施形態の半導体装置の製造方法を説明する。図１１、図１２は、第３実施形態の半導体装置の製造方法を示す断面図である。
【００６９】
まず、図７(ａ)〜図７(ｃ)の工程を実行する。
【００７０】
次に、図１１(ａ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ソース領域１３１となるＰ型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロンまたはボロンである。本実施形態では、Ｔｒ1のソース領域１３１の形成位置が、第１、第２実施形態と異なることに留意されたい。
【００７１】
次に、図１１(ｂ)に示すように、このＰ型層を取り囲むような斜めイオン注入により、このＰ型層の下部に、下部拡散層３０１となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。
【００７２】
その後、本実施形態では、図１２(ａ)、図１２(ｂ)の工程を、それぞれ図８(ｂ)、図８(ｃ)の工程と同様に実行する。こうして、図９の半導体装置が製造される。
【００７３】
（２）第３実施形態の効果
最後に、第３実施形態の効果について説明する。
【００７４】
以上のように、本実施形態では、下部拡散層３０１が、Ｔｒ1のソース領域１３１の下面に接し、第１の拡散層１０２とは離間された位置に形成されている。よって、本実施形態によれば、下部拡散層３０１の静電容量により、トンネルトランジスタＴｒ1の実効的な負荷容量を低減することが可能となる。
【００７５】
（第４実施形態）
図１３は、第４実施形態の半導体装置の構造を示す断面図である。
【００７６】
本実施形態では、図９の下部拡散層３０１が、図１３の下部拡散層４０１に置き換えられている。図１３の下部拡散層４０１は、第３実施形態と同様に、Ｎ型層である。また、図１３の下部拡散層４０１は、第３実施形態と同様に、Ｔｒ1のソース領域１３１の下面に接し、第１の拡散層１０２とは離間された位置に形成されている。
【００７７】
ただし、図１３の下部拡散層４０１は、ソース領域１３１の下面と−Ｘ方向の側面に接しているが、ソース領域１３１の＋Ｘ方向の側面には接していない。よって、下部拡散層３０１の＋Ｘ方向の側面は、図１３に示すように、ウェル領域１０３に完全に露出している。本実施形態には、第３実施形態に比べて、トンネル電流を流すための開口部を確実に確保できるという利点がある。
【００７８】
（１）第４実施形態の半導体装置の製造方法
次に、図１４、図１５を参照し、第４実施形態の半導体装置の製造方法を説明する。図１４、図１５は、第４実施形態の半導体装置の製造方法を示す断面図である。
【００７９】
まず、図７(ａ)〜図７(ｃ)の工程を実行する。
【００８０】
次に、図１４(ａ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ソース領域１３１となるＰ型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロンまたはボロンである。本実施形態では、Ｔｒ1のソース領域１３１の形成位置が、第１、第２実施形態と異なることに留意されたい。
【００８１】
次に、図１４(ｂ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ドレイン領域１３２となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。
【００８２】
次に、図１５(ａ)に示すように、エッチバックにより、ゲート電極１２２の側面に側壁絶縁膜１２３を形成する。次に、図１５(ａ)に示すように、上記のＰ型層を取り囲むような斜めイオン注入により、上記のＰ型層の下部に、下部拡散層４０１となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリンまたはヒ素である。本実施形態では、側壁絶縁膜１２３がマスクとなるため、Ｐ型層の＋Ｘ方向の側面は、ウェル領域１０３に露出されたままとなる。
【００８３】
その後、本実施形態では、図１５(ｂ)の工程を、図８(ｃ)の工程と同様に実行する。こうして、図１３の半導体装置が製造される。
【００８４】
（２）第４実施形態の効果
最後に、第４実施形態の効果について説明する。
【００８５】
以上のように、本実施形態では、下部拡散層４０１が、Ｔｒ1のソース領域１３１の下面に接し、第１の拡散層１０２とは離間された位置に形成されている。よって、本実施形態によれば、第４実施形態と同様に、下部拡散層４０１の静電容量により、トンネルトランジスタＴｒ1の実効的な負荷容量を低減することが可能となる。
【００８６】
また、本実施形態では、下部拡散層４０１は、ソース領域１３１の下面と−Ｘ方向の側面に接しているが、ソース領域１３１の＋Ｘ方向の側面には接していない。よって、本実施形態によれば、トンネル電流を流すための開口部を確実に確保することが可能となる。
【００８７】
（第５実施形態）
図１６は、第５実施形態の半導体装置の構造を示す断面図である。
【００８８】
本実施形態では、図１の第２の拡散層１３３が、図１６の第２の拡散層５０１に置き換えられている。図１６に示すように、第２の拡散層５０１は、Ｐ型基板である半導体基板１０１内において、素子分離絶縁膜１１１ｃ、１１１ｄ間に形成されている。また、第２の拡散層５０１は、Ｐ型層であり、半導体基板１０１と同じ導電型となっており、第１の拡散層１０２とは逆導電型となっている。
【００８９】
図１６に示す符号１０１ａは、半導体基板１０１内における第１の拡散層１０２の下側の領域を示す。第２の拡散層５０１は、半導体基板１０１の表面と、半導体基板１０１内の領域１０１ａとを接続する位置に形成されている。よって、領域１０１ａは、第２の拡散層５０１と電気的に接続されている。一方、第１の拡散層１０２は、電気的に浮遊状態となっている。
【００９０】
なお、本実施形態では、第２の拡散層５０１は、Ｐ型領域５０１ａを含んでいる。Ｐ型領域５０１ａは、ソース領域１３１と共に半導体基板１０１の表面に形成された拡散層である。本実施形態では、第２の拡散層５０１内にＰ型領域５０１ａが形成されているが、第２の拡散層５０１内にはこのようなＰ型領域５０１ａが形成されていなくてもよい。
【００９１】
また、本実施形態では、素子分離絶縁膜１１１ｃ、１１１ｄ間のＸ方向の幅が、素子分離絶縁膜１１１ａ、１１１ｂ間のＸ方向の幅や、素子分離絶縁膜１１１ａ、１１１ｂ間のＸ方向の幅よりも狭く設定されている。第１実施形態と同様である。素子分離絶縁膜１１１ｄは、第３の素子分離絶縁膜の例である。
【００９２】
また、本実施形態では、半導体基板１０１は、低濃度のＰ型不純物を含むＰ型基板であるが、ｉ型基板や、低濃度のＮ型不純物を含むＮ型基板でもよい。
【００９３】
図１７は、第５実施形態の半導体装置の動作を説明するための断面図である。
【００９４】
図１７は、本実施形態のトンネルトランジスタＴｒ1を示す。図１７では、第２の拡散層５０１の電位が接地電圧に設定されている。よって、半導体基板１０１内の領域１０１ａには、接地電圧が印加されている。一方、第１の拡散層１０２は、電気的に浮遊状態となっている。
【００９５】
図１７では、ＰＮ接合面が、第１の拡散層１０２とウェル領域１３１の間と、第１の拡散層１０２と領域１０１ａとの間に形成されている。そのため、ソース領域１３１の実効的な負荷容量Ｃは、前者の容量Ｃ2と後者の容量Ｃ4の直列接続となる。即ち、１／Ｃ＝１／Ｃ2＋１／Ｃ4である。
【００９６】
よって、同一寸法で比較した場合、図１７のソース領域１３１の負荷容量Ｃは、上述の図１０(ｂ)のソース領域１３１の負荷容量Ｃ2よりも小さくなる（Ｃ＜Ｃ2）。このように、本実施形態によれば、第２の拡散層５０１により、第３、第４実施形態と同様に、トランジスタＴｒ1の実効的な負荷容量を低減することができる。本実施形態は、例えば、負荷抵抗がトランジスタＴｒ1の特性に与える影響が問題となる場合に有効である。
【００９７】
（１）第５実施形態の半導体装置の製造方法
次に、図１８、図１９を参照し、第５実施形態の半導体装置の製造方法を説明する。図１８、図１９は、第５実施形態の半導体装置の製造方法を示す断面図である。
【００９８】
まず、図１８(ａ)に示すように、半導体基板１０１内に素子分離絶縁膜１１１を形成する。図１８(ａ)の工程は、図４(ａ)の工程と同様に行われる。
【００９９】
次に、図１８(ｂ)に示すように、イオン注入により、半導体基板１０１内に、第１の拡散層１０２となるＮ型層を形成する。図１８(ｂ)の工程は、図４(ｂ)の工程と同様に行われる。ただし、第１の拡散層１０２は、素子分離絶縁膜１１１ｄの底部にまで延在させる必要はない。
【０１００】
次に、図１８(ｃ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、第２の拡散層５０１となるＰ型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロンまたはボロンである。第２の拡散層５０１は、素子分離絶縁膜１１１ｃ、１１１ｄ間に形成される。
【０１０１】
次に、図１９(ａ)に示すように、素子分離絶縁膜１１１間の半導体基板１０１上に、ゲート絶縁膜１２１を介してゲート電極１２２を形成する。さらに、ゲート電極１２２の形成後に、不図示のスペーサ層を形成する。図１９(ａ)の工程は、図４(ｃ)の工程と同様に行われる。
【０１０２】
次に、図１９(ｂ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ソース領域１３１となるＰ型層を形成する。図１９(ｂ)の工程は、図５(ａ)の工程と同様に行われる。ただし、このイオン注入では、ソース領域１３１と共に、第２の拡散層５０１内のＰ型領域５０１ａが形成される。
【０１０３】
次に、図１９(ｃ)に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、ドレイン領域１３２となるＮ型層を形成する。図１９(ｃ)の工程は、図５(ｂ)の工程と同様に行われる。
【０１０４】
その後、本実施形態では、ゲート電極１２２の側面に側壁絶縁膜１２３を形成する。さらには、半導体基板１０１上に、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、図１６の半導体装置が製造される。
【０１０５】
（２）第５実施形態の効果
最後に、第５実施形態の効果について説明する。
【０１０６】
以上のように、本実施形態では、第２の拡散層５０１が、半導体基板１０１の表面と、半導体基板１０１内の第１の拡散層１０２の下側の領域１０１ａとを接続する位置に形成されている。よって、本実施形態によれば、第１の拡散層１０２と領域１０１ａとの間の静電容量により、トンネルトランジスタＴｒ1の実効的な負荷容量を低減することが可能となる。
【０１０７】
以上、第１から第５実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【０１０８】
１０１：半導体基板、１０２：第１の拡散層、１０３：ウェル領域、
１１１：素子分離絶縁膜、
１２１：ゲート絶縁膜、１２２：ゲート電極、１２３：側壁絶縁膜、
１３１：ソース領域、１３２：ドレイン領域、１３３：第２の拡散層、
１４１：層間絶縁膜、
２０１：第２の拡散層、３０１：下部拡散層、
４０１：下部拡散層、５０１：第２の拡散層
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１および第２の素子分離絶縁膜と、
前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域と、
前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層と、
前記半導体基板内において、前記半導体基板の表面と前記第１の拡散層とを接続し、かつ前記第２の主端子領域に接する位置に形成された、前記第２導電型の第２の拡散層と、
前記半導体基板内において、前記第１の主端子領域の下面に接し、前記第１の拡散層と離間された位置に形成された、前記第２導電型の下部拡散層と、
を備える半導体装置。
【請求項２】
半導体基板と、
前記半導体基板内に形成された第１および第２の素子分離絶縁膜と、
前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域と、
前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層と、
を備える半導体装置。
【請求項３】
さらに、前記半導体基板内において、前記半導体基板の表面と前記第１の拡散層とを接続する位置に形成された、前記第２導電型の第２の拡散層を備える、請求項２に記載の半導体装置。
【請求項４】
前記第２の拡散層は、前記第２の素子分離絶縁膜と、前記半導体基板内に形成された第３の素子分離絶縁膜との間に形成されている、請求項３に記載の半導体装置。
【請求項５】
前記第２の拡散層は、前記第２の主端子領域に接する位置に形成されている、請求項３に記載の半導体装置。
【請求項６】
さらに、前記半導体基板内において、前記第１の主端子領域の下面に接し、前記第１の拡散層と離間された位置に形成された、前記第２導電型の下部拡散層を備える、請求項２から５のいずれか１項に記載の半導体装置。
【請求項７】
さらに、前記半導体基板内において、前記半導体基板の表面と、前記半導体基板内の前記第１の拡散層の下側の領域とを接続する位置に形成された、前記第１導電型の第２の拡散層を備える、請求項２に記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１および第２の素子分離絶縁膜と、
前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域と、
前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層と、
前記半導体基板内において、前記半導体基板の表面と前記第１の拡散層とを接続し、かつ前記第２の主端子領域に接する位置に形成された、前記第２導電型の第２の拡散層と、
前記半導体基板内において、前記第１の主端子領域の下面に接し、前記第１の拡散層と離間された位置に形成された、前記第２導電型の下部拡散層と、
を備える半導体装置。
【請求項２】
半導体基板と、
前記半導体基板内に形成された第１および第２の素子分離絶縁膜と、
前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域と、
前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層と、
を備える半導体装置。
【請求項３】
さらに、前記半導体基板内において、前記半導体基板の表面と前記第１の拡散層とを接続する位置に形成された、前記第２導電型の第２の拡散層を備える、請求項２に記載の半導体装置。
【請求項４】
前記第２の拡散層は、前記第２の素子分離絶縁膜と、前記半導体基板内に形成された第３の素子分離絶縁膜との間に形成されている、請求項３に記載の半導体装置。
【請求項５】
前記第２の拡散層は、前記第２の主端子領域に接する位置に形成されている、請求項３に記載の半導体装置。
【請求項６】
さらに、前記半導体基板内において、前記第１の主端子領域の下面に接し、前記第１の拡散層と離間された位置に形成された、前記第２導電型の下部拡散層を備える、請求項２から５のいずれか１項に記載の半導体装置。
【請求項７】
さらに、前記半導体基板内において、前記半導体基板の表面と、前記半導体基板内の前記第１の拡散層の下側の領域とを接続する位置に形成された、前記第１導電型の第２の拡散層を備える、請求項２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−７４２８８（Ｐ２０１３−７４２８８Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１４８２９（Ｐ２０１１−２１４８２９）
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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