【課題】基板電位を安定化させることができる半導体装置を提供する。
【解決手段】半導体装置に含まれるＦＥＴ素子１は、Ｎ角形をなす外周端部３０ｐと貫通孔を形作る内周端部３０ｉとを有する環状のゲート電極３０を備える。またＦＥＴ素子１は、貫通孔の直下方に形成された内側不純物拡散領域２１と、ゲート電極３０のＮ角形の辺の外側に形成された外側不純物拡散領域２２Ａ〜２２Ｄと、ゲート電極３０の頂点の外側に形成されたバックゲート領域２３Ａ〜２３Ｄとを備える。バックゲート領域２３Ａ〜２３Ｄは、ゲート電極３０のＮ角形の辺のうちゲート電極３０の頂点をなす２辺の延長線Ｅｘ，Ｅｙの少なくとも一方を跨るように形成されている。 （もっと読む）

【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。 （もっと読む）

【課題】注入元素子から被注入素子への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】第１および第２の主表面を有する半導体基板ＳＵＢ内にはエピタキシャル層ＥＰＰと、ｎ型不純物領域ＮＲを含む注入元素子と、注入元素子と間隔を隔てて形成された被注入素子と、注入元素子と被注入素子との間の領域の少なくとも一部に形成され、注入元素子と被注入素子とを結ぶ方向に対して交差する方向に延在する接地電位が印加されたｎ型領域ＧＮＮおよびｐ型領域ＧＰＰを有するバリア層ＢＲとを備える。さらに半導体基板ＳＵＢ内でエピタキシャル層ＥＰＰに接するように形成されたフローティングｐ型裏面領域ＦＬＰを有する。 （もっと読む）

【課題】互いに異なる特性を備える複数の電界効果トランジスタを同一基板上に有する半導体装置の製造歩留まりを向上させる。
【解決手段】異方性のドライエッチングと等方性のウェットエッチングまたは等方性のドライエッチングとを組み合わせることにより、互いにサイドウォール長の異なる３種類のサイドウォールＳＷＬ，ＳＷＭ，ＳＷＨを形成する。異方性のドライエッチングの回数を減らすことにより、配置密度の高い第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の削れを防止することができる。 （もっと読む）

【課題】高い電流増幅率と高いアーリー電圧を両立することができ、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる半導体デバイスを提供する。
【解決手段】基板Ｐ１１の表面に形成された第１導電型のベースＰ１４と、ベースの表面に形成された第２導電型のエミッタＮ２３と、ベースの表面においてエミッタと離間して配置され、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入する、第２導電型のドープ領域Ｎ２４と、ベースを挟んで、エミッタおよびドープ領域の反対側に形成された、第２導電型のコレクタＮ１５とを備える。 （もっと読む）

【課題】低周波雑音が低減されるとともに、素子面積の小さい半導体装置及びその製造方法を製造コストを増大させずに提供する。
【解決手段】半導体装置は、第１導電型の下部ゲート領域４と、第２導電型のチャネル領域３と、第１導電型の上部ゲート領域２と、チャネル領域３の両側に位置する第２導電型のソース及びドレイン領域８と、上部ゲート領域２上に形成されたゲート電極６と、ゲート電極６の両側面上に形成されたサイドウォールスペーサ７とを有するＪＦＥＴ７０を備える。上部ゲート領域２とソース及びドレイン領域８とは、チャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間しており、ソース及びドレイン領域８は、ゲート長方向におけるゲート電極６の両側方であってサイドウォールスペーサ７の外側を含む領域に形成されている。 （もっと読む）

【課題】インバータ回路を構成する直列接続された素子を備えた半導体装置において、その直列接続の高電位配線の影響による耐圧低下が生じるのを防止する半導体装置の提供。
【解決手段】第１および第２の素子は、各々、電流のスイッチングを行うトランジスタと、還流を行うダイオードとを含み、かつ、トランジスタの第１主電極とダイオードの第１主電極が電気的に接続され、トランジスタの第２主電極とダイオードの第２主電極が電気的に接続され、第１の素子および第２の素子は、第１の素子におけるトランジスタの第１主電極と、第２の素子におけるトランジスタの第２主電極が電気的に接続され、かつ、半導体基板を平面視したときに、第１の素子におけるトランジスタの第１主電極とドリフト領域の間の導電性半導体領域と、第２の素子におけるトランジスタの第２主電極とドリフト領域の間の導電性半導体領域とが対向するように、配置されていることを特徴とする。 （もっと読む）

【課題】チップ面積を増大させずにスナップバック現象を抑制することのできる、ＩＧＢＴと他の半導体素子とが一体化して配置された半導体装置を提供する。
【解決手段】ＩＧＢＴとドリフト層を有する他の半導体素子とを備えた半導体装置であって、ＩＧＢＴのドリフト層と他の半導体素子のドリフト層とが互いに接しており、ＩＧＢＴのエミッタ層と他の半導体素子のドリフト電界を発生させる電圧が印加される一方の極性層とが互いに導電的に接続されており、ＩＧＢＴのコレクタ層と他の半導体素子の他方の極性層とが互いに導電的に接続されており、ＩＧＢＴのドリフト層の他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域をドリフト方向に沿って延伸し、Ｎチャネル型ＩＧＢＴではコレクタ側からエミッタ側に向けて電流が流され、Ｐチャネル型ＩＧＢＴではエミッタ側からコレクタ側に向けて電流が流される配線部が設けられている。 （もっと読む）

【課題】バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。 （もっと読む）

【課題】静電気放電が印加されたときの熱破壊を抑制すること。
【解決手段】半導体装置１の半導体活性層１６には、ｎ型領域２３とｐ型領域２６とｎ型の埋込み領域３０が形成されている。ｎ型領域２３は、カソード電極Ｋに電気的に接続している。ｐ型領域２６は、アノード電極Ａに電気的に接続している。埋込み領域３０は、半導体活性層１６のうちのｐ型領域２６の裏面側の少なくも一部を含むように形成されており、ｐ型領域２６の裏面に接触しているとともに、不純物濃度が半導体活性層１６の不純物濃度よりも濃い。 （もっと読む）

【課題】 寄生ダイオードの逆回復時間を短縮でき、スイッチング損失の低減が図れるＬＤＭＯＳトランジスタを低コストで提供する。
【解決手段】 ＬＤＭＯＳトランジスタＴ１が、ｐ型半導体基板１内にｐ型ボディ領域２とｐ型埋め込み拡散領域３とｎ型ドリフト領域６を、ボディ領域２内にｎ型ソースコンタクト領域４とｐ型ボディコンタクト領域５を、ドリフト領域６内にｎ型ドレインコンタクト領域７を、ソースコンタクト領域７とドリフト領域６間のボディ領域２の上方にゲート絶縁膜８を、ゲート絶縁膜８上にゲート電極９を夫々備えて形成され、ドリフト領域６とボディ領域２は相互に接触し、埋め込み拡散領域３が、ボディ領域２の底面と接触するボディ領域２よりも深い位置に、半導体基板１の表面に平行な方向に、少なくともボディ領域２からドレインコンタクト領域７のボディ領域２から最も離間した遠方端の下方まで延在している。 （もっと読む）

【課題】素子特性を悪化させず、アクティブ領域を終端領域に対して、簡単な方法により電気的に独立させることができ、さらには素子サイズの小型化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】エピタキシャル層２３のアクティブ領域１２と終端領域１１との間に、エピタキシャル層２３の表面２４を形成するように、当該表面２４に沿って全体にわたって形成されたチャネル層２６を、ゲートトレンチ２８の深さＤ_１と同じ深さＤ_２を有するアイソレーショントレンチ３９で分断する。互いに同じ深さのゲートトレンチ２８およびアイソレーショントレンチ３９は、同一のエッチング工程で形成される。 （もっと読む）

【課題】改良されたＥＳＤ保護デバイスおよび該動作方法が、必要とされる。
【解決手段】集積回路ＥＳＤ保護回路２７０は、ゲートダイオード２７１および出力バッファＭＯＳＦＥＴ２７２を含有する組合せデバイスとともに形成される。第１導電性タイプのボディタイフィンガ３０７は、基板３０１、３０２に形成され、複数のダイオードポリフィンガ２３１、２３２を用いて第２導電性タイプ３１０のドレイン領域から分離される。複数のダイオードポリフィンガ２３１、２３２は、出力バッファＭＯＳＦＥＴ２７２を形成する複数のポリゲートフィンガ２０４、２０５と交互配置される。 （もっと読む）

【課題】ＳＯＩ基板のチャージ蓄積による不良を抑制する。
【解決手段】まず、シード基板１００の一面に、シード基板１００の表面と同一面を形成するように、開口部２２０を有する絶縁層２００を形成する（絶縁層形成工程）。次いで、シード基板１００の一面に接するように、支持基板３００を貼り合せる（貼り合せ工程）。次いで、シード基板１００または支持基板３００の一方を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する（半導体層形成工程）。以上の工程により、ＳＯＩ基板を準備する。次いで、半導体層１２０に半導体素子６０を形成する（半導体素子形成工程）。 （もっと読む）

【課題】Ｆｉｎｇｅｒ形状のソース電極、ドレイン電極と接続される各Ｎ＋型ソース層、Ｎ＋型ドレイン層を取り囲むようにＰ＋型コンタクト層が構成される場合でも、サージ電圧印加時に各Ｆｉｎｇｅｒ部の寄生バイポーラトランジスタが均一にオンする。
【解決手段】互いに平行に延在する複数のＮ＋型ソース層９、Ｎ＋型ドレイン層８を取り囲むようにＰ＋型コンタクト層１０を形成する。Ｎ＋型ソース層９上、Ｎ＋型ドレイン層８上及びＮ＋型ソース層９が延在する方向と垂直方向に延在するＰ＋型コンタクト層１０上にそれぞれ金属シリサイド層９ａ、８ａ、１０ａを形成する。金属シリサイド層９ａ、８ａ、１０ａ上に堆積された層間絶縁膜１３に形成されたコンタクトホール１４を介して、該各金属シリサイド層と接続するＦｉｎｇｅｒ形状のソース電極１５、ドレイン電極１６及び該Ｆｉｎｇｅｒ形状の各電極を取り囲むＰ＋型コンタクト電極１７を形成する。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。 （もっと読む）

【課題】ＢｉＣＭＯＳプロセスにより製造される半導体装置において、Ｖ−ＮＰＮトランジスタの製造工程を合理化する。また、そのトランジスタのｈＦＥを大きな値に調整する。
【解決手段】Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の底部に接触してＮ型ベース幅制御層９が形成されている。Ｎ型ベース幅制御層９が形成されることで、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７が局所的に浅くなっている。また、Ｐ型ベース領域７は、Ｐ型ウエル領域６の形成工程を用いて形成し、Ｎ型ベース幅制御層９は、Ｎ型ウエル領域８の形成工程を用いて形成することにより、工程合理化を図ることができる。 （もっと読む）

【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。
【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。 （もっと読む）

【課題】オン抵抗を低減し、かつ高耐圧で駆動することが可能な半導体装置を提供する。
【解決手段】当該高耐圧トランジスタは、第１の不純物層ＰＥＰと、第１の不純物層ＰＥＰの内部に形成される第２の不純物層ＨＶＮＷと、第２の不純物層ＨＶＮＷを挟むように、第１の不純物層ＰＥＰの内部に形成される１対の第３の不純物層ＯＦＢおよび第４の不純物層ＰＷと、第３の不純物層ＯＦＢから、第２の不純物層ＨＶＮＷの配置される方向へ、主表面に沿って突出するように、第１の不純物層ＰＥＰの最上面から第１の不純物層ＰＥＰの内部に形成される第５の不純物層ＯＦＢ２と、第２の不純物層ＨＶＮＷの最上面の上方に形成される導電層ＧＥとを備える。第４の不純物層ＰＷにおける不純物濃度は、第３および第５の不純物層ＯＦＢ，ＯＦＢ２における不純物濃度よりも高く、第５の不純物層ＯＦＢ２における不純物濃度は、第３の不純物層ＯＦＢにおける不純物濃度よりも高い。 （もっと読む）

【課題】たとえばＤＣ−ＤＣコンバータ等の電源または電力変換機器のスイッチング等に使用されるパワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子は、スイッチングの高速化に伴い、ゲート容量を極力小さくする必要がある。このためには、チャネルとならない部分のゲート電極を取り去り、スプリットゲートとする手法が有効とされている。しかし、Ｎチャネル型パワーＭＯＳＦＥＴを例に取り説明すると、その反作用として、チャネルを形成するＰ型ボディ領域の端部に電界が集中するため、パンチスルー耐圧が低下する等の問題が発生する。
【解決手段】本願の一つの発明は、プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内のスプリットゲート間にトレンチ内に延在するフィールドプレート、すなわち、トレンチフィールドプレートを設けたものである。 （もっと読む）