半導体装置
【課題】静電気放電が印加されたときの熱破壊を抑制すること。
【解決手段】半導体装置１の半導体活性層１６には、ｎ型領域２３とｐ型領域２６とｎ型の埋込み領域３０が形成されている。ｎ型領域２３は、カソード電極Ｋに電気的に接続している。ｐ型領域２６は、アノード電極Ａに電気的に接続している。埋込み領域３０は、半導体活性層１６のうちのｐ型領域２６の裏面側の少なくも一部を含むように形成されており、ｐ型領域２６の裏面に接触しているとともに、不純物濃度が半導体活性層１６の不純物濃度よりも濃い。
【解決手段】半導体装置１の半導体活性層１６には、ｎ型領域２３とｐ型領域２６とｎ型の埋込み領域３０が形成されている。ｎ型領域２３は、カソード電極Ｋに電気的に接続している。ｐ型領域２６は、アノード電極Ａに電気的に接続している。埋込み領域３０は、半導体活性層１６のうちのｐ型領域２６の裏面側の少なくも一部を含むように形成されており、ｐ型領域２６の裏面に接触しているとともに、不純物濃度が半導体活性層１６の不純物濃度よりも濃い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護用の半導体装置に関する。
【背景技術】
【０００２】
複数種類の回路を一体化した複合ＩＣの開発が進められている。例えば、複合ＩＣでは、アナログ回路、デジタル回路、駆動回路等が一体化して構成されている。通常、これらの回路は、異なる動作電圧を必要とすることから、回路素子間の電気的な絶縁を確保するために、ＳＯＩ（Silicon on Insulator）基板を用いて形成されることが多い。
【０００３】
また、この種の複合ＩＣでは、静電気放電（Electro-static discharge：ESD)に伴うサージ電圧に対策するために、静電気保護用の半導体装置も一体化して構成されている。ＳＯＩ基板に組み込まれた静電気保護用の半導体装置の一例が、特許文献１〜４に開示されている。特許文献１にはダイオード型の静電気保護用の半導体装置が例示されており、特許文献２にはＭＯＳ型の静電気保護用の半導体装置が例示されており、特許文献３及び４にはサイリスタ型の静電気保護用の半導体装置が例示されている。
【０００４】
図６に、ダイオード型の静電気保護用の半導体装置の典型例を示す。半導体装置１０は、ＳＯＩ基板１１８を用いて形成されている。ＳＯＩ基板１１８は、半導体支持層１１２と埋込み絶縁層１１４とｎ−型の半導体活性層１１６を備えている。半導体活性層１１６には、ｎ型領域１２３とｐ型領域１２６が形成されている。ｎ型領域１２３は、ｎ＋型コンタクト領域１２１とｎ型ウェル領域１２２を有しており、カソード電極Ｋに電気的に接続されている。ｐ型領域１２６は、ｐ＋型コンタクト領域１２４とｐ型ウェル領域１２５を有しており、アノード電極Ａに電気的に接続されている。ｎ＋型コンタクト領域１２１とｐ＋型コンタクト領域１２４は所定の距離を隔てて形成されており、その間にＬＯＣＯＳ酸化膜４０が形成されている。
【０００５】
半導体装置１０では、静電気放電がカソード電極Ｋの配線に印加されると、素子内部の高電界領域がアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、アノード電極Ａを介してグランドに放出される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２５７３６６号公報
【特許文献２】特開２００１−１２７２８７号公報
【特許文献３】特開２００２−９４０１０号公報
【特許文献４】特開２００２−９４０１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
静電気放電が印加されたときの素子内部の高電界領域は、ｐｎ接合面に形成される。通常、高電界領域は、半導体活性層１１６の表面部に存在するｐｎ接合面に形成される。この例では、ｎ型領域１２３のｎ型ウェル１２２とｐ型領域１２６のｐ型ウェル１２５のｐｎ接合面が高電界領域（図６（Ａ）の「１０ａ」に対応する）となる。この高電界領域は、最も高温となる領域でもあり、この領域の最大発熱温度を抑えることが熱破壊を抑えるためにも重要である。
【０００８】
本発明者らの検討の結果、高電界領域のｐｎ接合面が半導体活性層１１６の厚み方向に延びていると、高電界領域の最大発熱温度が、半導体活性層１１６の厚み１０Ｈに強く依存することが分かってきた。図７に示されるように、半導体活性層１１６の厚みが２．５μｍ以下になると、最大発熱温度が急激に上昇する。この現象は、ｎ型領域１２３とｐ型領域１２６の奥行き方向の幅（図６（Ｂ）の「１０Ｗ」に対応する）には依存しない。このように、高電界領域が厚み方向に延びている場合、半導体活性層１１６の厚み１０Ｈによっては、最大発熱温度が熱破壊の許容値を超えてしまうことが分かってきた。
【０００９】
複合ＩＣでは、高耐圧化の要求に応えるために、半導体活性層の厚みを薄くすることが望まれている。このため、半導体活性層の厚みが薄い場合であっても、熱破壊されない静電気保護用の半導体装置が望まれている。本明細書で開示される技術は、静電気保護用の半導体装置の最大発熱温度を低く抑える技術を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本明細書で開示される技術は、高電界領域の少なくとも一部を半導体活性層の面方向に広げることで、最大発熱温度を低く抑えることを特徴としている。
【００１１】
すなわち、本明細書で開示される半導体装置は、半導体支持層と、半導体支持層上に設けられている埋込み絶縁層と、埋込み絶縁層上に設けられている第１導電型の半導体活性層と、半導体活性層の表面の一部に設けられているとともに一方の極に接続して用いられる第１電極と、半導体活性層の表面の他の一部に設けられているとともに他方の極に接続して用いられる第２電極とを備えている。半導体活性層には、少なくとも第１導電型の第１領域と第２導電型の第２領域と第１導電型の埋込み領域が形成されている。第１領域は、半導体活性層のうちの表面部の少なくとも一部を含むように形成されているとともに、第１電極に電気的に接続されている。第２領域は、半導体活性層のうちの表面部の少なくとも他の一部を含むように形成されているとともに、第２電極に電気的に接続されている。埋込み領域は、半導体活性層のうちの第２領域の裏面側の少なくも一部を含むように形成されており、第２領域の裏面に接触しているとともに、不純物濃度が半導体活性層の不純物濃度よりも濃い。この態様の半導体装置では、高電界領域の少なくとも一部が、第２領域と埋込み領域の接合面に形成される。第２領域と埋込み領域の接合面は、半導体活性層の面方向に延びていることから、高電界領域が面方向に広く形成される。この結果、高電界領域における最大発熱温度が低く抑えられ、熱破壊が抑制される。
【００１２】
半導体活性層の厚みが、２．５μｍ以下であってもよい。半導体活性層の厚みが２．５μｍ以下になると最大発熱温度が急激に上昇する現象が確認されている。本明細書で開示される技術は、半導体活性層の厚みが、２．５μｍ以下の場合に特に有用である。
【００１３】
第２領域と埋込み領域の接合面では、埋込み領域の第１導電型の不純物濃度が、半導体活性層の第１導電型の不純物濃度の１０倍以上であってもよい。この態様の半導体装置では、第２領域が高濃度な埋込み領域と接触することにより、両者の接合面に高電界領域が形成され易い。
【発明の効果】
【００１４】
本明細書で開示される技術によると、高電界領域の少なくとも一部が半導体活性層の面方向に広げられ、最大発熱温度を低く抑えられる。
【図面の簡単な説明】
【００１５】
【図１】図１（Ａ）は、第１実施例のダイオード型の静電気保護用の半導体装置の要部縦断面図を模式的に示す。図１（Ｂ）は、第１実施例のダイオード型の静電気保護用の半導体装置の要部横断面図を模式的に示す（半導体活性層の表面部の横断面に対応する）。
【図２】図２は、図１のII-II線に対応した不純物濃度分布を示す。
【図３】図３は、図１のIII-III線に対応した不純物濃度分布を示す。
【図４】図４は、第２実施例のサイリスタ型の静電気保護用の半導体装置の要部縦断面図を模式的に示す。
【図５】図５は、第３実施例のＭＯＳ型の静電気保護用の半導体装置の要部縦断面図を模式的に示す。
【図６】図６（Ａ）は、従来のダイオード型の静電気保護用の半導体装置の要部縦断面図を模式的に示す。図６（Ｂ）は、従来のダイオード型の静電気保護用の半導体装置の要部横断面図を模式的に示す（半導体活性層の表面部の横断面に対応する）。
【図７】図７は、半導体活性層の厚みに対する最大発熱温度の依存性を示す。
【発明を実施するための形態】
【００１６】
本明細書で開示される技術を整理しておく。
（第１特徴）ｎ型の埋込み領域の不純物濃度が、ｎ型の半導体活性層の不純物濃度よりも濃いのが望ましい。これにより、ｐ型の第２領域とｎ型の埋込み領域のｐｎ接合面の電界強度が、ｎ型の埋込み領域が形成されていない場合（すなわち、ｐ型の第２領域とｎ型の半導体活性層のｐｎ接合面の場合）よりも高くなる。これにより、高電界領域の少なくとも一部がｐ型の第２領域とｎ型の埋込み領域のｐｎ接合面に形成される。
（第２特徴）ｐ型の第２領域とｎ型の埋込み領域の接合面では、ｎ型の埋込み領域の不純物濃度が、ｎ型の半導体活性層の不純物濃度の１０倍以上、より好ましくは１００倍以上であるのが望ましい。これにより、高電界領域の多くがｐ型の第２領域とｎ型の埋込み領域のｐｎ接合面に形成される。
（第３特徴）ｎ型の第１領域のｎ型ウェル領域とｐ型の第２領域のｐ型ウェル領域が側面で接触している場合、ｎ型の埋込み領域の不純物濃度が、ｎ型ウェル領域の不純物濃度よりも濃いのが望ましい。これにより、高電界領域の多くがｐ型の第２領域とｎ型の埋込み領域のｐｎ接合面に形成される。
（第４特徴）半導体活性層の厚みが１〜２．５μｍの範囲であるのが望ましい。
【実施例１】
【００１７】
以下、図面を参照して各実施例を説明する。なお、共通する構成要素に関しては共通の符号を付し、その説明を省略することがある。また、以下の例では、半導体基板の材料にシリコンが用いられているが、この例に限らず、他の半導体材料が用いられていてもよい。
【００１８】
図１に、複合ＩＣに搭載されるダイオード型の静電気保護用の半導体装置１を示す。半導体装置１は、ＳＯＩ基板１８を用いて形成されている。ＳＯＩ基板１８は、ｎ＋型又はｐ＋型の半導体支持層１２と埋込み絶縁層１４とｎ−型の半導体活性層１６を備えている。半導体支持層１２の材料には、単結晶シリコンが用いられている。半導体支持層１２は、リン又はボロンを高濃度に含んでおり、接地電圧に固定されている。埋込み絶縁層１４の材料には、酸化シリコンが用いられている。埋込み絶縁層１４の厚みは約１．０μｍである。半導体活性層１６の材料には、単結晶シリコンが用いられている。半導体活性層１６は、リンを低濃度に含んでおり、その不純物濃度が約１×１０１５ｃｍ−３である。半導体活性層１６の厚み１Ｈは極めて薄く、約１．６μｍである。
【００１９】
半導体活性層１６には、ｎ型領域２３（第１領域の一例）とｐ型領域２６（第２領域の一例）とｎ型の埋込み領域３０が形成されている。これらｎ型領域２３とｐ型領域２６と埋込み領域３０は、イオン注入技術を利用して形成される。
【００２０】
ｎ型領域２３は、ｎ＋型コンタクト領域２１とｎ型ウェル領域２２を有しており、イオン注入によってリンが導入された領域である。ｎ＋型コンタクト領域２１は、半導体活性層１６の表面部の一部に形成されている。ｎ＋型コンタクト領域２１は、厚みが約０．２μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｎ型ウェル領域２２は、ｎ＋型コンタクト領域２１を囲むように形成されている。ｎ型ウェル領域２２は、厚みが約１．２μｍであり、ピーク濃度が約４×１０１７ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００２１】
ｐ型領域２６は、ｐ＋型コンタクト領域２４とｐ型ウェル領域２５を有しており、イオン注入によってボロンが導入された領域である。ｐ＋型コンタクト領域２４は、半導体活性層１６の表面部の一部に形成されている。ｐ＋型コンタクト領域２４は、厚みが約０．３μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｐ型ウェル領域２５は、ｐ＋型コンタクト領域２４を囲むように形成されている。ｐ型ウェル領域２５は、厚みが約１．０μｍであり、ピーク濃度が約１．５×１０１８ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００２２】
ｎ＋型コンタクト領域２１とｐ＋型コンタクト領域２４は、所定距離を隔てて配置されており、その間の半導体活性層１６の表面に酸化シリコンのＬＯＣＯＳ酸化膜４０が形成されている。ｎ型ウェル領域２２の側面とｐ型ウェル領域２５の側面は、ＬＯＣＯＳ酸化膜４０の下方において接触している。また、図１（Ｂ）に示されるように、ｎ型領域２３及びｐ型領域２６の奥行き方向の幅１Ｗは、約３００μｍである。
【００２３】
埋込み領域３０は、半導体活性層１６の裏面部に形成されており、埋込み絶縁層１４に接触しながら半導体活性層１６の面方向に沿って延びている。埋込み領域３０は、イオン注入によってリンが導入された領域であり、半導体活性層１６の不純物濃度よりも濃い。この例では、埋込み領域３０は、ｐ型領域２６の裏面側に選択的に形成されており、ｐ型領域２６のｐ型ウェル領域２５の裏面に接触している。この例に代えて、埋込み領域３０は、ｎ型領域２３の裏面側にも形成されてもよい。埋込み領域３０は、厚みが約０．６μｍであり、ピーク濃度が約８×１０１７ｃｍ−３であり、そのピーク深さが約１．２μｍである。
【００２４】
半導体装置１はさらに、カソード電極Ｋ（第１電極の一例）とアノード電極Ａ（第２電極の一例）を備えている。カソード電極Ｋは、半導体活性層１６の表面の一部に形成されており、ｎ＋型コンタクト領域２１にオーミック接触している。カソード電極Ｋは、図示しない電源の正極側に接続して用いられる。アノード電極Ａは、半導体活性層１６の表面の一部に形成されており、ｐ＋型コンタクト領域２４にオーミック接触している。アノード電極Ａは、図示しない電源の負極側に接続して用いられ、この例では接地電圧に固定して用いられる。
【００２５】
図２に、図１のII-II線に対応した不純物濃度分布を示す。縦軸は、半導体活性層１６の不純物濃度を基準として、ｎ型ウェル２２とｐ型ウェル２５の不純物濃度を対数表示で表している。なお、II-II線は、ｎ型ウェル領域２２とｐ型ウェル領域２５の不純物濃度のピーク深さに対応している。ｎ型ウェル領域２２の不純物濃度分布とｐ型ウェル領域２５の不純物濃度分布が交差する点が、ｎ型ウェル領域２２とｐ型ウェル領域２５のｐｎ接合面に対応する。
【００２６】
図３に、図１のIII-III線に対応した不純物濃度分布を示す。縦軸は、半導体活性層１６の不純物濃度を基準として、ｐ型ウェル領域２５と埋込み領域３０の不純物濃度を対数表示で表している。ｐ型ウェル領域２５の不純物濃度分布と埋込み領域３０の不純物濃度分布が交差する深さが、ｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面に対応する。図３に示されるように、ｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面では、ｐ型ウェル領域２５の不純物濃度と埋込み領域３０の不純物濃度の双方が、半導体活性層１６の不純物濃度の１００倍以上で形成されており、具体的には約５００倍である。また、図２及び図３に示されるように、ｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面における埋込み領域３０の不純物濃度は、ｎ型ウェル領域２２とｐ型ウェル領域２５のｐｎ接合面におけるｎ型ウェル領域２２の不純物濃度よりも濃い。このような濃度関係が成立していると、ｎ型ウェル領域２２とｐ型ウェル領域２５のｐｎ接合面からｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面に高電界領域が移動する。
【００２７】
静電気放電がカソード電極Ｋの配線に印加されると、ｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面の高電界領域（図１の「１ａ」に対応する）がアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、アノード電極Ａを介してグランドに放出される。
【００２８】
半導体装置１の高電界領域は、ｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面に形成され、このｐｎ接合面は半導体活性層１６の面方向に広く延びている。このため、高電界領域も広く形成されることから、発熱領域も分散され、最大発熱温度が抑えられる。さらに、高電界領域が面方向に延びていることから、半導体活性層１６の厚み１Ｈの影響が緩和されており、例えば、図７のような半導体活性層１６に対する依存性も緩和される。この結果、半導体活性層１６の厚み１Ｈが２．５μｍ以下のような場合において、最大発熱温度を低く抑えられ、熱破壊が抑制される。
【実施例２】
【００２９】
図４に、複合ＩＣに搭載されるサイリスタ型の静電気保護用の半導体装置２を示す。半導体装置２の半導体活性層１６には、ｎ型領域５３（第１領域の一例）とｐ＋型のアノード領域５４とｎ＋型のカソード領域５５とｐ型領域５８（第２領域の一例）と埋込み領域３０が形成されている。これらｎ型領域５３とアノード領域５４とカソード領域５５とｐ型領域５８と埋込み領域３０は、イオン注入技術を利用して形成される。なお、この例では、埋込み領域３０が半導体活性層１６の裏面部の全面に形成されている。
【００３０】
ｎ型領域５３は、ｎ＋型コンタクト領域５１とｎ型ウェル領域５２を有しており、イオン注入によってリンが導入された領域である。ｎ＋型コンタクト領域５１は、半導体活性層１６の表面部の一部に形成されている。ｎ＋型コンタクト領域５１は、厚みが約０．２μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｎ型ウェル領域５２は、ｎ＋型コンタクト領域５１を囲むように形成されている。ｎ型ウェル領域５２は、厚みが約１．２μｍであり、ピーク濃度が約４×１０１７ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００３１】
アノード領域５４は、半導体活性層１６の表面部の一部に形成されており、イオン注入によってボロンが導入された領域である。アノード領域５４は、厚みが約０．３μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。
【００３２】
カソード領域５５は、半導体活性層１６の表面部の一部に形成されており、イオン注入によってリンが導入された領域である。カソード領域５５は、厚みが約０．２μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。
【００３３】
ｐ型領域５８は、ｐ＋型コンタクト領域５６とｐ型ウェル領域５７を有しており、イオン注入によってボロンが導入された領域である。ｐ＋型コンタクト領域５６は、半導体活性層１６の表面部の一部に形成されている。ｐ＋型コンタクト領域５６は、厚みが約０．３μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｐ型ウェル領域５７は、ｐ＋型コンタクト領域５６を囲むように形成されている。ｐ型ウェル領域５７は、厚みが約１．０μｍであり、ピーク濃度が約１．５×１０１８ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００３４】
半導体装置２はさらに、アノード電極Ａ（第１電極の一例）とカソード電極Ｋ（第２電極の一例）を備えている。アノード電極Ａは、半導体活性層１６の表面の一部に形成されており、ｎ＋型コンタクト領域５１及びアノード領域５４にオーミック接触している。アノード電極Ａは、図示しない電源の正極側に接続して用いられる。カソード電極Ｋは、半導体活性層１６の表面の一部に形成されており、ｐ＋型コンタクト領域５６及びカソード領域５５にオーミック接触している。カソード電極Ｋは、図示しない電源の負極側に接続して用いられ、この例では接地電圧に固定して用いられる。
【００３５】
半導体装置２でも、ｐ型ウェル領域５７と埋込み領域３０が接触しており、そのｐｎ接合面において、電界が集中し易い状態になっている。このため、静電気放電がアノード電極Ａの配線に印加されると、ｐ型ウェル領域５７と埋込み領域３０のｐｎ接合面の高電界領域（図４の「２ａ」に対応する）がアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、カソード電極Ｋを介してグランドに放出される。半導体装置２の高電界領域も、半導体活性層１６の面方向に広く延びたｐｎ接合面に形成されており、高電界領域が広く形成されることから、発熱領域も分散され、最大発熱温度が抑えられ、熱破壊が抑制される。
【実施例３】
【００３６】
図５に、複合ＩＣに搭載されるＭＯＳ型の静電気保護用の半導体装置３を示す。半導体装置３の半導体活性層１６には、ｎ型領域６３（第１領域の一例）とｎ＋型のソース領域６４とｐ型領域６７（第２領域の一例）と埋込み領域３０が形成されている。これらｎ型領域６３とソース領域６４とｐ型領域６７と埋込み領域３０は、イオン注入技術を利用して形成される。なお、この例では、埋込み領域３０が半導体活性層１６の裏面部の全面に形成されている。
【００３７】
ｎ型領域６３は、ｎ＋型コンタクト領域６１とｎ型ウェル領域６２を有しており、イオン注入によってリンが導入された領域である。ｎ＋型コンタクト領域６１は、半導体活性層１６の表面部の一部に形成されている。ｎ＋型コンタクト領域６１は、厚みが約０．２μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｎ型ウェル領域６２は、ｎ＋型コンタクト領域６１を囲むように形成されている。ｎ型ウェル領域６２は、厚みが約１．２μｍであり、ピーク濃度が約４×１０１７ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００３８】
ソース領域６４は、半導体活性層１６の表面部の一部に形成されており、イオン注入によってリンが導入された領域である。ソース領域６４は、ｐ型領域６７によってｎ型領域６３及び埋込み領域３０から隔てられている。ソース領域６４は、厚みが約０．２μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。
【００３９】
ｐ型領域６７は、ｐ＋型コンタクト領域６５とｐ型ウェル領域６６を有しており、イオン注入によってボロンが導入された領域である。ｐ＋型コンタクト領域６５は、半導体活性層１６の表面部の一部に形成されている。ｐ＋型コンタクト領域６５は、厚みが約０．３μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｐ型ウェル領域６６は、ｐ＋型コンタクト領域６５を囲むように形成されている。ｐ型ウェル領域６６は、厚みが約１．０μｍであり、ピーク濃度が約４×１０１７ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００４０】
半導体装置３はさらに、ドレイン電極Ｄ（第１電極の一例）とゲート部７３とソース電極Ｓとベース電極Ｂ（第２電極の一例）を備えている。ドレイン電極Ｄは、半導体活性層１６の表面の一部に形成されており、ｎ＋型コンタクト領域６１にオーミック接触している。ドレイン電極Ｄは、図示しない電源の正極側に接続して用いられる。ゲート部７３は、半導体活性層１６の表面の一部に形成されており、ゲート絶縁膜７１とゲート電極７２を有している。ゲート電極７２は、ｎ型領域６３とソース領域６４の間のｐ型領域６７に、ゲート絶縁膜７１を介して対向している。ソース電極Ｓは、半導体活性層１６の表面の一部に形成されており、ソース領域６４にオーミック接触している。ベース電極Ｂは、半導体活性層１６の表面の一部に形成されており、ｐ＋型コンタクト領域６５にオーミック接触している。ゲート電極７２、ソース電極Ｓ及びベース電極Ｂは、図示しない電源の負極側に接続して用いられ、この例では接地電圧に固定して用いられる。
【００４１】
半導体装置３でも、ｐ型ウェル領域６６と埋込み領域３０が接触しており、そのｐｎ接合面において、電界が集中し易い状態になっている。このため、静電気放電がドレイン電極Ｄの配線に印加されると、ｐ型ウェル領域６６と埋込み領域３０のｐｎ接合面の高電界領域（図５の「３ａ」に対応する）がアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、ソース電極Ｓ及びベース電極Ｂを介してグランドに放出される。半導体装置３の高電界領域も、半導体活性層１６の面方向に広く延びたｐｎ接合面に形成されており、高電界領域が広く形成されることから、発熱領域も分散され、最大発熱温度が抑えられ、熱破壊が抑制される。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４３】
１２：半導体支持層
１４：埋込み絶縁層
１６：半導体活性層
１８：ＳＯＩ基板
２３，５３，６３：ｎ型領域
２６，５８，６７：ｐ型領域
３０：埋込み領域
【技術分野】
【０００１】
本発明は、静電気保護用の半導体装置に関する。
【背景技術】
【０００２】
複数種類の回路を一体化した複合ＩＣの開発が進められている。例えば、複合ＩＣでは、アナログ回路、デジタル回路、駆動回路等が一体化して構成されている。通常、これらの回路は、異なる動作電圧を必要とすることから、回路素子間の電気的な絶縁を確保するために、ＳＯＩ（Silicon on Insulator）基板を用いて形成されることが多い。
【０００３】
また、この種の複合ＩＣでは、静電気放電（Electro-static discharge：ESD)に伴うサージ電圧に対策するために、静電気保護用の半導体装置も一体化して構成されている。ＳＯＩ基板に組み込まれた静電気保護用の半導体装置の一例が、特許文献１〜４に開示されている。特許文献１にはダイオード型の静電気保護用の半導体装置が例示されており、特許文献２にはＭＯＳ型の静電気保護用の半導体装置が例示されており、特許文献３及び４にはサイリスタ型の静電気保護用の半導体装置が例示されている。
【０００４】
図６に、ダイオード型の静電気保護用の半導体装置の典型例を示す。半導体装置１０は、ＳＯＩ基板１１８を用いて形成されている。ＳＯＩ基板１１８は、半導体支持層１１２と埋込み絶縁層１１４とｎ−型の半導体活性層１１６を備えている。半導体活性層１１６には、ｎ型領域１２３とｐ型領域１２６が形成されている。ｎ型領域１２３は、ｎ＋型コンタクト領域１２１とｎ型ウェル領域１２２を有しており、カソード電極Ｋに電気的に接続されている。ｐ型領域１２６は、ｐ＋型コンタクト領域１２４とｐ型ウェル領域１２５を有しており、アノード電極Ａに電気的に接続されている。ｎ＋型コンタクト領域１２１とｐ＋型コンタクト領域１２４は所定の距離を隔てて形成されており、その間にＬＯＣＯＳ酸化膜４０が形成されている。
【０００５】
半導体装置１０では、静電気放電がカソード電極Ｋの配線に印加されると、素子内部の高電界領域がアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、アノード電極Ａを介してグランドに放出される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２５７３６６号公報
【特許文献２】特開２００１−１２７２８７号公報
【特許文献３】特開２００２−９４０１０号公報
【特許文献４】特開２００２−９４０１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
静電気放電が印加されたときの素子内部の高電界領域は、ｐｎ接合面に形成される。通常、高電界領域は、半導体活性層１１６の表面部に存在するｐｎ接合面に形成される。この例では、ｎ型領域１２３のｎ型ウェル１２２とｐ型領域１２６のｐ型ウェル１２５のｐｎ接合面が高電界領域（図６（Ａ）の「１０ａ」に対応する）となる。この高電界領域は、最も高温となる領域でもあり、この領域の最大発熱温度を抑えることが熱破壊を抑えるためにも重要である。
【０００８】
本発明者らの検討の結果、高電界領域のｐｎ接合面が半導体活性層１１６の厚み方向に延びていると、高電界領域の最大発熱温度が、半導体活性層１１６の厚み１０Ｈに強く依存することが分かってきた。図７に示されるように、半導体活性層１１６の厚みが２．５μｍ以下になると、最大発熱温度が急激に上昇する。この現象は、ｎ型領域１２３とｐ型領域１２６の奥行き方向の幅（図６（Ｂ）の「１０Ｗ」に対応する）には依存しない。このように、高電界領域が厚み方向に延びている場合、半導体活性層１１６の厚み１０Ｈによっては、最大発熱温度が熱破壊の許容値を超えてしまうことが分かってきた。
【０００９】
複合ＩＣでは、高耐圧化の要求に応えるために、半導体活性層の厚みを薄くすることが望まれている。このため、半導体活性層の厚みが薄い場合であっても、熱破壊されない静電気保護用の半導体装置が望まれている。本明細書で開示される技術は、静電気保護用の半導体装置の最大発熱温度を低く抑える技術を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本明細書で開示される技術は、高電界領域の少なくとも一部を半導体活性層の面方向に広げることで、最大発熱温度を低く抑えることを特徴としている。
【００１１】
すなわち、本明細書で開示される半導体装置は、半導体支持層と、半導体支持層上に設けられている埋込み絶縁層と、埋込み絶縁層上に設けられている第１導電型の半導体活性層と、半導体活性層の表面の一部に設けられているとともに一方の極に接続して用いられる第１電極と、半導体活性層の表面の他の一部に設けられているとともに他方の極に接続して用いられる第２電極とを備えている。半導体活性層には、少なくとも第１導電型の第１領域と第２導電型の第２領域と第１導電型の埋込み領域が形成されている。第１領域は、半導体活性層のうちの表面部の少なくとも一部を含むように形成されているとともに、第１電極に電気的に接続されている。第２領域は、半導体活性層のうちの表面部の少なくとも他の一部を含むように形成されているとともに、第２電極に電気的に接続されている。埋込み領域は、半導体活性層のうちの第２領域の裏面側の少なくも一部を含むように形成されており、第２領域の裏面に接触しているとともに、不純物濃度が半導体活性層の不純物濃度よりも濃い。この態様の半導体装置では、高電界領域の少なくとも一部が、第２領域と埋込み領域の接合面に形成される。第２領域と埋込み領域の接合面は、半導体活性層の面方向に延びていることから、高電界領域が面方向に広く形成される。この結果、高電界領域における最大発熱温度が低く抑えられ、熱破壊が抑制される。
【００１２】
半導体活性層の厚みが、２．５μｍ以下であってもよい。半導体活性層の厚みが２．５μｍ以下になると最大発熱温度が急激に上昇する現象が確認されている。本明細書で開示される技術は、半導体活性層の厚みが、２．５μｍ以下の場合に特に有用である。
【００１３】
第２領域と埋込み領域の接合面では、埋込み領域の第１導電型の不純物濃度が、半導体活性層の第１導電型の不純物濃度の１０倍以上であってもよい。この態様の半導体装置では、第２領域が高濃度な埋込み領域と接触することにより、両者の接合面に高電界領域が形成され易い。
【発明の効果】
【００１４】
本明細書で開示される技術によると、高電界領域の少なくとも一部が半導体活性層の面方向に広げられ、最大発熱温度を低く抑えられる。
【図面の簡単な説明】
【００１５】
【図１】図１（Ａ）は、第１実施例のダイオード型の静電気保護用の半導体装置の要部縦断面図を模式的に示す。図１（Ｂ）は、第１実施例のダイオード型の静電気保護用の半導体装置の要部横断面図を模式的に示す（半導体活性層の表面部の横断面に対応する）。
【図２】図２は、図１のII-II線に対応した不純物濃度分布を示す。
【図３】図３は、図１のIII-III線に対応した不純物濃度分布を示す。
【図４】図４は、第２実施例のサイリスタ型の静電気保護用の半導体装置の要部縦断面図を模式的に示す。
【図５】図５は、第３実施例のＭＯＳ型の静電気保護用の半導体装置の要部縦断面図を模式的に示す。
【図６】図６（Ａ）は、従来のダイオード型の静電気保護用の半導体装置の要部縦断面図を模式的に示す。図６（Ｂ）は、従来のダイオード型の静電気保護用の半導体装置の要部横断面図を模式的に示す（半導体活性層の表面部の横断面に対応する）。
【図７】図７は、半導体活性層の厚みに対する最大発熱温度の依存性を示す。
【発明を実施するための形態】
【００１６】
本明細書で開示される技術を整理しておく。
（第１特徴）ｎ型の埋込み領域の不純物濃度が、ｎ型の半導体活性層の不純物濃度よりも濃いのが望ましい。これにより、ｐ型の第２領域とｎ型の埋込み領域のｐｎ接合面の電界強度が、ｎ型の埋込み領域が形成されていない場合（すなわち、ｐ型の第２領域とｎ型の半導体活性層のｐｎ接合面の場合）よりも高くなる。これにより、高電界領域の少なくとも一部がｐ型の第２領域とｎ型の埋込み領域のｐｎ接合面に形成される。
（第２特徴）ｐ型の第２領域とｎ型の埋込み領域の接合面では、ｎ型の埋込み領域の不純物濃度が、ｎ型の半導体活性層の不純物濃度の１０倍以上、より好ましくは１００倍以上であるのが望ましい。これにより、高電界領域の多くがｐ型の第２領域とｎ型の埋込み領域のｐｎ接合面に形成される。
（第３特徴）ｎ型の第１領域のｎ型ウェル領域とｐ型の第２領域のｐ型ウェル領域が側面で接触している場合、ｎ型の埋込み領域の不純物濃度が、ｎ型ウェル領域の不純物濃度よりも濃いのが望ましい。これにより、高電界領域の多くがｐ型の第２領域とｎ型の埋込み領域のｐｎ接合面に形成される。
（第４特徴）半導体活性層の厚みが１〜２．５μｍの範囲であるのが望ましい。
【実施例１】
【００１７】
以下、図面を参照して各実施例を説明する。なお、共通する構成要素に関しては共通の符号を付し、その説明を省略することがある。また、以下の例では、半導体基板の材料にシリコンが用いられているが、この例に限らず、他の半導体材料が用いられていてもよい。
【００１８】
図１に、複合ＩＣに搭載されるダイオード型の静電気保護用の半導体装置１を示す。半導体装置１は、ＳＯＩ基板１８を用いて形成されている。ＳＯＩ基板１８は、ｎ＋型又はｐ＋型の半導体支持層１２と埋込み絶縁層１４とｎ−型の半導体活性層１６を備えている。半導体支持層１２の材料には、単結晶シリコンが用いられている。半導体支持層１２は、リン又はボロンを高濃度に含んでおり、接地電圧に固定されている。埋込み絶縁層１４の材料には、酸化シリコンが用いられている。埋込み絶縁層１４の厚みは約１．０μｍである。半導体活性層１６の材料には、単結晶シリコンが用いられている。半導体活性層１６は、リンを低濃度に含んでおり、その不純物濃度が約１×１０１５ｃｍ−３である。半導体活性層１６の厚み１Ｈは極めて薄く、約１．６μｍである。
【００１９】
半導体活性層１６には、ｎ型領域２３（第１領域の一例）とｐ型領域２６（第２領域の一例）とｎ型の埋込み領域３０が形成されている。これらｎ型領域２３とｐ型領域２６と埋込み領域３０は、イオン注入技術を利用して形成される。
【００２０】
ｎ型領域２３は、ｎ＋型コンタクト領域２１とｎ型ウェル領域２２を有しており、イオン注入によってリンが導入された領域である。ｎ＋型コンタクト領域２１は、半導体活性層１６の表面部の一部に形成されている。ｎ＋型コンタクト領域２１は、厚みが約０．２μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｎ型ウェル領域２２は、ｎ＋型コンタクト領域２１を囲むように形成されている。ｎ型ウェル領域２２は、厚みが約１．２μｍであり、ピーク濃度が約４×１０１７ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００２１】
ｐ型領域２６は、ｐ＋型コンタクト領域２４とｐ型ウェル領域２５を有しており、イオン注入によってボロンが導入された領域である。ｐ＋型コンタクト領域２４は、半導体活性層１６の表面部の一部に形成されている。ｐ＋型コンタクト領域２４は、厚みが約０．３μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｐ型ウェル領域２５は、ｐ＋型コンタクト領域２４を囲むように形成されている。ｐ型ウェル領域２５は、厚みが約１．０μｍであり、ピーク濃度が約１．５×１０１８ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００２２】
ｎ＋型コンタクト領域２１とｐ＋型コンタクト領域２４は、所定距離を隔てて配置されており、その間の半導体活性層１６の表面に酸化シリコンのＬＯＣＯＳ酸化膜４０が形成されている。ｎ型ウェル領域２２の側面とｐ型ウェル領域２５の側面は、ＬＯＣＯＳ酸化膜４０の下方において接触している。また、図１（Ｂ）に示されるように、ｎ型領域２３及びｐ型領域２６の奥行き方向の幅１Ｗは、約３００μｍである。
【００２３】
埋込み領域３０は、半導体活性層１６の裏面部に形成されており、埋込み絶縁層１４に接触しながら半導体活性層１６の面方向に沿って延びている。埋込み領域３０は、イオン注入によってリンが導入された領域であり、半導体活性層１６の不純物濃度よりも濃い。この例では、埋込み領域３０は、ｐ型領域２６の裏面側に選択的に形成されており、ｐ型領域２６のｐ型ウェル領域２５の裏面に接触している。この例に代えて、埋込み領域３０は、ｎ型領域２３の裏面側にも形成されてもよい。埋込み領域３０は、厚みが約０．６μｍであり、ピーク濃度が約８×１０１７ｃｍ−３であり、そのピーク深さが約１．２μｍである。
【００２４】
半導体装置１はさらに、カソード電極Ｋ（第１電極の一例）とアノード電極Ａ（第２電極の一例）を備えている。カソード電極Ｋは、半導体活性層１６の表面の一部に形成されており、ｎ＋型コンタクト領域２１にオーミック接触している。カソード電極Ｋは、図示しない電源の正極側に接続して用いられる。アノード電極Ａは、半導体活性層１６の表面の一部に形成されており、ｐ＋型コンタクト領域２４にオーミック接触している。アノード電極Ａは、図示しない電源の負極側に接続して用いられ、この例では接地電圧に固定して用いられる。
【００２５】
図２に、図１のII-II線に対応した不純物濃度分布を示す。縦軸は、半導体活性層１６の不純物濃度を基準として、ｎ型ウェル２２とｐ型ウェル２５の不純物濃度を対数表示で表している。なお、II-II線は、ｎ型ウェル領域２２とｐ型ウェル領域２５の不純物濃度のピーク深さに対応している。ｎ型ウェル領域２２の不純物濃度分布とｐ型ウェル領域２５の不純物濃度分布が交差する点が、ｎ型ウェル領域２２とｐ型ウェル領域２５のｐｎ接合面に対応する。
【００２６】
図３に、図１のIII-III線に対応した不純物濃度分布を示す。縦軸は、半導体活性層１６の不純物濃度を基準として、ｐ型ウェル領域２５と埋込み領域３０の不純物濃度を対数表示で表している。ｐ型ウェル領域２５の不純物濃度分布と埋込み領域３０の不純物濃度分布が交差する深さが、ｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面に対応する。図３に示されるように、ｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面では、ｐ型ウェル領域２５の不純物濃度と埋込み領域３０の不純物濃度の双方が、半導体活性層１６の不純物濃度の１００倍以上で形成されており、具体的には約５００倍である。また、図２及び図３に示されるように、ｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面における埋込み領域３０の不純物濃度は、ｎ型ウェル領域２２とｐ型ウェル領域２５のｐｎ接合面におけるｎ型ウェル領域２２の不純物濃度よりも濃い。このような濃度関係が成立していると、ｎ型ウェル領域２２とｐ型ウェル領域２５のｐｎ接合面からｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面に高電界領域が移動する。
【００２７】
静電気放電がカソード電極Ｋの配線に印加されると、ｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面の高電界領域（図１の「１ａ」に対応する）がアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、アノード電極Ａを介してグランドに放出される。
【００２８】
半導体装置１の高電界領域は、ｐ型ウェル領域２５と埋込み領域３０のｐｎ接合面に形成され、このｐｎ接合面は半導体活性層１６の面方向に広く延びている。このため、高電界領域も広く形成されることから、発熱領域も分散され、最大発熱温度が抑えられる。さらに、高電界領域が面方向に延びていることから、半導体活性層１６の厚み１Ｈの影響が緩和されており、例えば、図７のような半導体活性層１６に対する依存性も緩和される。この結果、半導体活性層１６の厚み１Ｈが２．５μｍ以下のような場合において、最大発熱温度を低く抑えられ、熱破壊が抑制される。
【実施例２】
【００２９】
図４に、複合ＩＣに搭載されるサイリスタ型の静電気保護用の半導体装置２を示す。半導体装置２の半導体活性層１６には、ｎ型領域５３（第１領域の一例）とｐ＋型のアノード領域５４とｎ＋型のカソード領域５５とｐ型領域５８（第２領域の一例）と埋込み領域３０が形成されている。これらｎ型領域５３とアノード領域５４とカソード領域５５とｐ型領域５８と埋込み領域３０は、イオン注入技術を利用して形成される。なお、この例では、埋込み領域３０が半導体活性層１６の裏面部の全面に形成されている。
【００３０】
ｎ型領域５３は、ｎ＋型コンタクト領域５１とｎ型ウェル領域５２を有しており、イオン注入によってリンが導入された領域である。ｎ＋型コンタクト領域５１は、半導体活性層１６の表面部の一部に形成されている。ｎ＋型コンタクト領域５１は、厚みが約０．２μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｎ型ウェル領域５２は、ｎ＋型コンタクト領域５１を囲むように形成されている。ｎ型ウェル領域５２は、厚みが約１．２μｍであり、ピーク濃度が約４×１０１７ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００３１】
アノード領域５４は、半導体活性層１６の表面部の一部に形成されており、イオン注入によってボロンが導入された領域である。アノード領域５４は、厚みが約０．３μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。
【００３２】
カソード領域５５は、半導体活性層１６の表面部の一部に形成されており、イオン注入によってリンが導入された領域である。カソード領域５５は、厚みが約０．２μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。
【００３３】
ｐ型領域５８は、ｐ＋型コンタクト領域５６とｐ型ウェル領域５７を有しており、イオン注入によってボロンが導入された領域である。ｐ＋型コンタクト領域５６は、半導体活性層１６の表面部の一部に形成されている。ｐ＋型コンタクト領域５６は、厚みが約０．３μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｐ型ウェル領域５７は、ｐ＋型コンタクト領域５６を囲むように形成されている。ｐ型ウェル領域５７は、厚みが約１．０μｍであり、ピーク濃度が約１．５×１０１８ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００３４】
半導体装置２はさらに、アノード電極Ａ（第１電極の一例）とカソード電極Ｋ（第２電極の一例）を備えている。アノード電極Ａは、半導体活性層１６の表面の一部に形成されており、ｎ＋型コンタクト領域５１及びアノード領域５４にオーミック接触している。アノード電極Ａは、図示しない電源の正極側に接続して用いられる。カソード電極Ｋは、半導体活性層１６の表面の一部に形成されており、ｐ＋型コンタクト領域５６及びカソード領域５５にオーミック接触している。カソード電極Ｋは、図示しない電源の負極側に接続して用いられ、この例では接地電圧に固定して用いられる。
【００３５】
半導体装置２でも、ｐ型ウェル領域５７と埋込み領域３０が接触しており、そのｐｎ接合面において、電界が集中し易い状態になっている。このため、静電気放電がアノード電極Ａの配線に印加されると、ｐ型ウェル領域５７と埋込み領域３０のｐｎ接合面の高電界領域（図４の「２ａ」に対応する）がアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、カソード電極Ｋを介してグランドに放出される。半導体装置２の高電界領域も、半導体活性層１６の面方向に広く延びたｐｎ接合面に形成されており、高電界領域が広く形成されることから、発熱領域も分散され、最大発熱温度が抑えられ、熱破壊が抑制される。
【実施例３】
【００３６】
図５に、複合ＩＣに搭載されるＭＯＳ型の静電気保護用の半導体装置３を示す。半導体装置３の半導体活性層１６には、ｎ型領域６３（第１領域の一例）とｎ＋型のソース領域６４とｐ型領域６７（第２領域の一例）と埋込み領域３０が形成されている。これらｎ型領域６３とソース領域６４とｐ型領域６７と埋込み領域３０は、イオン注入技術を利用して形成される。なお、この例では、埋込み領域３０が半導体活性層１６の裏面部の全面に形成されている。
【００３７】
ｎ型領域６３は、ｎ＋型コンタクト領域６１とｎ型ウェル領域６２を有しており、イオン注入によってリンが導入された領域である。ｎ＋型コンタクト領域６１は、半導体活性層１６の表面部の一部に形成されている。ｎ＋型コンタクト領域６１は、厚みが約０．２μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｎ型ウェル領域６２は、ｎ＋型コンタクト領域６１を囲むように形成されている。ｎ型ウェル領域６２は、厚みが約１．２μｍであり、ピーク濃度が約４×１０１７ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００３８】
ソース領域６４は、半導体活性層１６の表面部の一部に形成されており、イオン注入によってリンが導入された領域である。ソース領域６４は、ｐ型領域６７によってｎ型領域６３及び埋込み領域３０から隔てられている。ソース領域６４は、厚みが約０．２μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。
【００３９】
ｐ型領域６７は、ｐ＋型コンタクト領域６５とｐ型ウェル領域６６を有しており、イオン注入によってボロンが導入された領域である。ｐ＋型コンタクト領域６５は、半導体活性層１６の表面部の一部に形成されている。ｐ＋型コンタクト領域６５は、厚みが約０．３μｍであり、ピーク濃度が約１×１０２０ｃｍ−３であり、そのピーク深さが約０．０１μｍである。ｐ型ウェル領域６６は、ｐ＋型コンタクト領域６５を囲むように形成されている。ｐ型ウェル領域６６は、厚みが約１．０μｍであり、ピーク濃度が約４×１０１７ｃｍ−３であり、そのピーク深さが約０．３μｍである。
【００４０】
半導体装置３はさらに、ドレイン電極Ｄ（第１電極の一例）とゲート部７３とソース電極Ｓとベース電極Ｂ（第２電極の一例）を備えている。ドレイン電極Ｄは、半導体活性層１６の表面の一部に形成されており、ｎ＋型コンタクト領域６１にオーミック接触している。ドレイン電極Ｄは、図示しない電源の正極側に接続して用いられる。ゲート部７３は、半導体活性層１６の表面の一部に形成されており、ゲート絶縁膜７１とゲート電極７２を有している。ゲート電極７２は、ｎ型領域６３とソース領域６４の間のｐ型領域６７に、ゲート絶縁膜７１を介して対向している。ソース電極Ｓは、半導体活性層１６の表面の一部に形成されており、ソース領域６４にオーミック接触している。ベース電極Ｂは、半導体活性層１６の表面の一部に形成されており、ｐ＋型コンタクト領域６５にオーミック接触している。ゲート電極７２、ソース電極Ｓ及びベース電極Ｂは、図示しない電源の負極側に接続して用いられ、この例では接地電圧に固定して用いられる。
【００４１】
半導体装置３でも、ｐ型ウェル領域６６と埋込み領域３０が接触しており、そのｐｎ接合面において、電界が集中し易い状態になっている。このため、静電気放電がドレイン電極Ｄの配線に印加されると、ｐ型ウェル領域６６と埋込み領域３０のｐｎ接合面の高電界領域（図５の「３ａ」に対応する）がアバランシェによってブレークダウンする。これにより、高電界領域でキャリアが発生し、サージ電流が流れる。サージ電流は、ソース電極Ｓ及びベース電極Ｂを介してグランドに放出される。半導体装置３の高電界領域も、半導体活性層１６の面方向に広く延びたｐｎ接合面に形成されており、高電界領域が広く形成されることから、発熱領域も分散され、最大発熱温度が抑えられ、熱破壊が抑制される。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４３】
１２：半導体支持層
１４：埋込み絶縁層
１６：半導体活性層
１８：ＳＯＩ基板
２３，５３，６３：ｎ型領域
２６，５８，６７：ｐ型領域
３０：埋込み領域
【特許請求の範囲】
【請求項１】
半導体支持層と、
前記半導体支持層上に設けられている埋込み絶縁層と、
前記埋込み絶縁層上に設けられている第１導電型の半導体活性層と、
前記半導体活性層の表面の一部に設けられているとともに、一方の極に接続して用いられる第１電極と、
前記半導体活性層の表面の他の一部に設けられているとともに、他方の極に接続して用いられる第２電極と、を備えており、
前記半導体活性層には、少なくとも第１導電型の第１領域と第２導電型の第２領域と第１導電型の埋込み領域が形成されており、
前記第１領域は、前記半導体活性層のうちの表面部の少なくとも一部を含むように形成されているとともに、前記第１電極に電気的に接続されており、
前記第２領域は、前記半導体活性層のうちの表面部の少なくとも他の一部を含むように形成されているとともに、前記第２電極に電気的に接続されており、
前記埋込み領域は、前記半導体活性層のうちの前記第２領域の裏面側の少なくも一部を含むように形成されており、前記第２領域の裏面に接触しているとともに、不純物濃度が前記半導体活性層の不純物濃度よりも濃い半導体装置。
【請求項２】
前記半導体活性層の厚みが、２．５μｍ以下である請求項１に記載の半導体装置。
【請求項３】
前記第２領域と前記埋込み領域の接合面では、前記埋込み領域の第１導電型の不純物濃度が、前記半導体活性層の第１導電型の不純物濃度の１０倍以上である請求項１又は２に記載の半導体装置。
【請求項１】
半導体支持層と、
前記半導体支持層上に設けられている埋込み絶縁層と、
前記埋込み絶縁層上に設けられている第１導電型の半導体活性層と、
前記半導体活性層の表面の一部に設けられているとともに、一方の極に接続して用いられる第１電極と、
前記半導体活性層の表面の他の一部に設けられているとともに、他方の極に接続して用いられる第２電極と、を備えており、
前記半導体活性層には、少なくとも第１導電型の第１領域と第２導電型の第２領域と第１導電型の埋込み領域が形成されており、
前記第１領域は、前記半導体活性層のうちの表面部の少なくとも一部を含むように形成されているとともに、前記第１電極に電気的に接続されており、
前記第２領域は、前記半導体活性層のうちの表面部の少なくとも他の一部を含むように形成されているとともに、前記第２電極に電気的に接続されており、
前記埋込み領域は、前記半導体活性層のうちの前記第２領域の裏面側の少なくも一部を含むように形成されており、前記第２領域の裏面に接触しているとともに、不純物濃度が前記半導体活性層の不純物濃度よりも濃い半導体装置。
【請求項２】
前記半導体活性層の厚みが、２．５μｍ以下である請求項１に記載の半導体装置。
【請求項３】
前記第２領域と前記埋込み領域の接合面では、前記埋込み領域の第１導電型の不純物濃度が、前記半導体活性層の第１導電型の不純物濃度の１０倍以上である請求項１又は２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−７４１８５（Ｐ２０１３−７４１８５Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１３０６３（Ｐ２０１１−２１３０６３）
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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