【課題】バラスト抵抗の幅を広げることなく、バラスト抵抗の許容電流量を大きくする
【解決手段】バラスト抵抗２００を構成する抵抗２１０の少なくとも一つは、第１抵抗２１２及び第２抵抗２１４を有している。第１抵抗２１２は、保護素子１００内で電流が流れる方向である第１の方向（図１ではＸ方向）に延伸している。第２抵抗２１４は、第１抵抗２１２に並列に接続され、第１の方向に延伸している。そして第２抵抗２１４は、第１抵抗２１２と同一直線上に位置している。 （もっと読む）

【課題】本発明は、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
【解決手段】本発明は、ｎ型の半導体基板３と、半導体基板３の一面に形成し、接続する負荷に電力を供給する電力素子１と、ｎ型のソース・ドレイン領域を有するＭＯＳトランジスタ２ｃを少なくとも１つ含む回路素子２と、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４と、半導体基板３および半導体層４と接続する外部回路とを備えている。外部回路は、電源と、電源に一端を接続する抵抗素子と、抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオードとを有し、抵抗素子の他端に半導体層４を接続する。 （もっと読む）

【課題】半導体集積回路装置において、Ｉ／Ｏセルの高さを低減すると同時に幅の増大を防ぐことでＩ／Ｏセルの占める領域の面積を削減すること。
【解決手段】レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含むＩ／Ｏセルがコア領域の周囲に配置された半導体集積回路装置であって、Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域、および、Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域は、Ｉ／Ｏセルに対するパッドが配置された領域と重なり合うとともに、コア領域の辺に平行な方向に互いに並んで配置されている。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子とを備えている。０＜（第２のスイッチング素子の閾値電圧）＜（第２のスイッチング素子の内蔵ダイオードのオン電圧）である。第２のスイッチング素子のゲート電圧が基準電位の場合に、第１のスイッチング素子と第２のスイッチング素子との接続点の電位が、−（第２のスイッチング素子の閾値電圧）より大きくなると第２のスイッチング素子はオフし、接続点の電位が、−（第２のスイッチング素子の閾値電圧）より小さくなると第２のスイッチング素子はオンする。 （もっと読む）

【課題】静電気放電が印加されたときの熱破壊を抑制すること。
【解決手段】半導体装置１の半導体活性層１６には、ｎ型領域２３とｐ型領域２６とｎ型の埋込み領域３０が形成されている。ｎ型領域２３は、カソード電極Ｋに電気的に接続している。ｐ型領域２６は、アノード電極Ａに電気的に接続している。埋込み領域３０は、半導体活性層１６のうちのｐ型領域２６の裏面側の少なくも一部を含むように形成されており、ｐ型領域２６の裏面に接触しているとともに、不純物濃度が半導体活性層１６の不純物濃度よりも濃い。 （もっと読む）

【課題】保護素子の異なるクランプ電圧を容易に設定して形成できる構造の保護素子を含む半導体装置を提供すること。
【解決手段】回路内部のＭＯＳ型半導体装置のゲート酸化膜を保護するための保護素子を含む半導体装置であって、該保護素子は、該ＭＯＳ型半導体装置とその前段回路との間に接続される横型バイポーラトランジスタであり、該横型バイポーラトランジスタのパンチスルー耐圧をクランプ電圧として利用することを特徴とする、半導体装置。 （もっと読む）

【課題】ダイオード等の保護素子の外付けによる部品点数の増加及び占有面積の増大を抑えた、双方向に高いアバランシュエネルギー耐量を有する窒化物半導体装置を提供する。
【解決手段】半導体基板１０は、第１のｎ型領域１２Ａ、第２のｎ型領域１２Ｂとともにトランジスタ１１を構成する。半導体基板１０の裏面には、裏面電極１３が接合され、また、半導体基板１０の上には、ＨＦＥＴ２１が形成されている。ＨＦＥＴ２１は、ＡｌＧａＮ層２３Ａ及びＧａＮ層２３Ｂを備える半導体層積層体２３と、第１のオーミック電極２４Ａ、第２のオーミック電極２４Ｂ、第１のゲート電極２５Ａ、第２のゲート電極２５Ｂにより構成されている。第１のオーミック電極２４Ａと第１のｎ型領域１２Ａ、第２のオーミック電極２４Ｂと第２のｎ型領域１２Ｂはそれぞれ電気的に接続されている。 （もっと読む）

【課題】 寄生バイポーラの生成を抑制しつつ、開発遅延を効果的に防止できるＥＳＤ保護検証装置を提供する。
【解決手段】 回路図データを受け付ける回路図データ取得手段１１ａと、回路図データから外部端子を抽出する外部端子抽出手段１１ｂと、回路図データからＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段１１ｃと、寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、第１判定条件を満たすＥＳＤ保護素子を対象素子として設定する第１判定手段１１ｄと、配置配線処理において、寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように対象素子の配置処理を実行して、レイアウトデータを作成するレイアウト作成手段１１ｅと、レイアウトデータを出力するレイアウトデータ出力手段１１ｆと、を備える。 （もっと読む）

【課題】充電対象素子へ充電電流を効率的に供給することが可能な半導体装置を提供する。
【解決手段】充電対象素子Ｃに充電電流を供給する半導体装置１は、第１導電型の半導体層１と、充電対象素子Ｃの第１電極に結合される第１ノードＮ１を有し、半導体層１の主表面上に形成される第２導電型の第１の半導体領域２と、電源電圧が供給される電源電位ノードＮＬ１に結合される第２ノードＮ３および第３ノードＮ４を有し、第１の半導体領域２の表面において半導体層１と間隔をあけて形成される第１導電型の第２の半導体領域３と、第２ノードＮ３および第３ノードＮ４から半導体層１への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。 （もっと読む）

【課題】耐久性が高い半導体装置及びＤＣ−ＤＣコンバータを提供する。
【解決手段】実施形態に係る半導体装置は、高電位側電源電位に接続するための第１の配線と、前記高電位側電源電位に接続するための、前記第１の配線とは別の第２の配線と、前記第１の配線に一端が接続され、他端が出力端子に接続されるスイッチングトランジスタと、前記高電位側電源電位と前記低電位側電源電位との間で前記スイッチングトランジスタと並列に接続される保護素子とを備える。前記保護素子は、前記第１の配線に接続される、第１のｐ形半導体領域と、前記第２の配線に接続される、前記第１のｐ形半導体領域に接したｎ形半導体領域と、前記ｎ形半導体領域に接し、前記第１のｐ形半導体領域から離隔し、前記低電位側電源電位に接続するための配線に接続される第２のｐ形半導体領域と、を有する。 （もっと読む）

【課題】ＥＳＤに対する安定した保護動作を実現する集積回路を提供する。
【解決手段】実施形態によれば、集積回路は、外部電源と接続される第１の外部端子と、第２の外部端子と、接地された第３の外部端子と、出力トランジスタと、ＥＳＤ保護回路と、ダイオードと、電源回路と、内部回路と、電流源回路と、駆動回路とを備えている。電流源回路は、電源回路の出力ラインと第３の外部端子との間に直列接続されたコンデンサ及び電流源を含む。駆動回路は、コンデンサと電流源との間に接続された第１の入力端子と、内部回路の出力端子と接続された第２の入力端子と、出力トランジスタの制御電極と接続された出力端子とを有する。第２の外部端子に最大定格電圧より大きい電圧が印加すると、駆動回路は出力トランジスタをオフにし、ＥＳＤ保護回路が動作する。 （もっと読む）

【課題】従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御する。
【解決手段】ＥＳＤ保護素子２１は、スナップバック特性を有するスナップバック特性素子としてのＳＣＲ素子と、このＳＣＲ素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分だけ加算すると共に保持電圧Ｖｈを該素子電圧の２倍高くするための電圧加算素子としてのダイオード１３とを有して、ダイオード１３の素子電圧を調整して、保持電圧Ｖｈを電源電圧Ｖｃｃ以上で被保護素子の耐電圧以下に調整する。 （もっと読む）

【課題】ＥＳＤに対する安定した保護動作を実現する集積回路を提供する。
【解決手段】実施形態によれば、集積回路は、電源端子と出力端子との間に接続されたハイサイド出力トランジスタと、ハイサイド出力トランジスタの制御電極と第２の電極との間に接続されたトランジスタと、電源端子とトランジスタの制御電極との間に接続されたトリガー回路と、電源端子と出力端子との間に接続されたＥＳＤ保護回路とを備えている。電源端子に最大定格電圧より大きい電圧が印加すると、トリガー回路が動作し、トランジスタがオンし、ハイサイド出力トランジスタがオフし、ＥＳＤ保護回路が動作する。 （もっと読む）

【課題】異常な過電圧から内部回路を確実に保護することができる過電圧保護回路を提供する。
【解決手段】過電圧保護回路２Ａは、整流素子Ｄ１０と、互いに並列に接続された第１段から第ｎ段（ｎは２以上の整数）のスイッチング素子ＮＭ_１〜ＮＭ_ｎとを備える。スイッチング素子ＮＭ_１〜ＮＭ_ｎは、整流素子Ｄ１０の出力端からの出力電圧が印加される第１から第ｎの制御端をそれぞれ有する。また、スイッチング素子ＮＭ_１〜ＮＭ_ｎの各々は、第１端子３及び第２端子４にそれぞれ接続された被制御端を有する。整流素子Ｄ１０は、第１端子３から過電圧が入力されたとき、スイッチング素子ＮＭ_１〜ＮＭ_ｎをオン状態にする制御電圧を出力する。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタとＥＳＤ保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供する。
【解決手段】ＬＤＭＯＳトランジスタ形成領域のゲート電極１８ａと素子分離膜１１ｂの重なり幅をＡ1、ゲート電極１８ａとドレイン領域２３ｂとの間隔をＢ1とし、ＥＳＤ保護素子形成領域のゲート電極１８と素子分離膜１１ｃとの重なり幅をＡ2、ゲート電極１８ｂとアノード領域２２ｃとの間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を満足するように、ゲート電極１８ａ、素子分離膜１１ｂ、ドレイン領域２０ａ、ゲート電極１８ｂ、素子分離膜１１ｃ及び前記アノード領域２２ｃを形成する （もっと読む）

【課題】比較的小さい面積で形成することができ、かつ、素子サイズの微小化が進んでも保護素子として動作させることを可能にする、保護素子を提供する。
【解決手段】半導体基板１に形成された、第１導電型のウェル領域３と、この第１導電型のウェル領域３に隣接して形成された、第２導電型のウェル領域４と、第１導電型のウェル領域３に形成された、第２導電型チャネルのＭＯＳトランジスタと、第１導電型のウェル領域３とＭＯＳトランジスタのソース領域とＭＯＳトランジスタのゲートとに電気的に接続された第１の配線と、ＭＯＳトランジスタのドレイン領域と第２導電型のウェル領域４とに電気的に接続された第２の配線とを含む保護素子を構成する。 （もっと読む）

【課題】ＥＳＤ保護特性のすぐれたＥＳＤ保護回路を含む半導体装置を構築することが課題となる。
【解決手段】静電気によるサージ電圧が印加されたときだけオン状態になるように、抵抗素子２０と容量素子２１で形成されるＲＣタイマーとＰＬＤＭＯＳトランジスタ５とからなるＲＣタイマー付き放電部１を形成する。また、ＮＭＯＳオフトランジスタ１０、１５のそれぞれのソース電極１３とドレイン電極１６同士を接続したノイズ発生防止部２を形成する。前記ＲＣタイマー付き放電部１のＰＬＤＭＯＳトランジスタ５のソース電極６を電源ライン３に接続する。また、該ＰＬＤＭＯＳトランジスタ５のドレイン電極８と前記ＮＭＯＳオフトランジスタ１０のドレイン電極１１とを接続する。ＮＭＯＳオフトランジスタ１５のソース電極１８を接地ライン４に接続する。 （もっと読む）

【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。 （もっと読む）

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 （もっと読む）

【課題】ＥＳＤ保護回路の面積を増大させることなく、サージに対する耐性に優れた半導体集積回路を実現する。
【解決手段】半導体集積回路は、互いに隣接する入出力セル１及び入出力セル２間には、アノードが入出力端子３に接続され、且つ、カソードが入出力端子７に接続されたサイリスタ１３と、カソードが入出力端子３に接続され、且つ、アノードが入出力端子７に接続されたサイリスタ１４とが構成されている。 （もっと読む）