半導体装置
【課題】信頼性に優れた半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子とを備えている。０＜（第２のスイッチング素子の閾値電圧）＜（第２のスイッチング素子の内蔵ダイオードのオン電圧）である。第２のスイッチング素子のゲート電圧が基準電位の場合に、第１のスイッチング素子と第２のスイッチング素子との接続点の電位が、−（第２のスイッチング素子の閾値電圧）より大きくなると第２のスイッチング素子はオフし、接続点の電位が、−（第２のスイッチング素子の閾値電圧）より小さくなると第２のスイッチング素子はオンする。
【解決手段】実施形態によれば、半導体装置は、入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子とを備えている。０＜（第２のスイッチング素子の閾値電圧）＜（第２のスイッチング素子の内蔵ダイオードのオン電圧）である。第２のスイッチング素子のゲート電圧が基準電位の場合に、第１のスイッチング素子と第２のスイッチング素子との接続点の電位が、−（第２のスイッチング素子の閾値電圧）より大きくなると第２のスイッチング素子はオフし、接続点の電位が、−（第２のスイッチング素子の閾値電圧）より小さくなると第２のスイッチング素子はオンする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電源回路として、入力端子とインダクタとの間に接続されたハイサイドスイッチング素子と、インダクタとグランドとの間に接続されたローサイドスイッチング素子とを交互にオンオフすることで、入力電圧より低い出力電圧をＬＣフィルタの後段に出力するＤＣ−ＤＣコンバータがある（例えば特許文献１）。
【０００３】
インダクタは、スイッチング素子やドライバ等が集積回路として形成された電源ＩＣに対して外付け部品とされることが多く、その場合、ローサイドスイッチング素子のドレイン端子は電源ＩＣの外部端子となり、ＥＳＤ（Electro Static Discharge）にさらされることが起こり得、ＥＳＤのサージが外部端子に飛び込んでも破壊されないことが電源ＩＣには要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２８１７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
信頼性に優れた半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、前記誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と、を備えている。
０＜（前記第２のスイッチング素子の閾値電圧）＜（前記第２のスイッチング素子の内蔵ダイオードのオン電圧）であり、前記第２のスイッチング素子のゲート電圧が基準電位の場合に、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より大きくなると前記第２のスイッチング素子はオフし、前記接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より小さくなると前記第２のスイッチング素子はオンする。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成例を示す模式図。
【図２】図１における第２のスイッチング素子Ｍ２の要部断面構造を例示する模式図。
【図３】図１における第３のスイッチング素子Ｍ３の要部断面構造を例示する模式図。
【図４】図３に示す第３のスイッチング素子Ｍ３における第１の主電極−第２の主電極間電圧Ｖｄｓと、ドレイン電流Ｉｄｓとの関係を示す特性図。
【図５】図１における第３のスイッチング素子Ｍ３の他の具体例を示す模式断面図。
【図６】図１における第３のスイッチング素子Ｍ３のさらに他の具体例を示す模式断面図。
【図７】図１に示すＤＣ−ＤＣコンバータにおける、通常動作時と軽負荷時のスイッチング素子Ｍ１〜Ｍ３およびインダクタ電流ＩＬの波形図。
【図８】図７（ｂ）とは軽負荷時における第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３の動作タイミングが異なる具体例を示す波形図。
【図９】本発明の他の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成例を示す模式図。
【図１０】図９に示すＤＣ−ＤＣコンバータにおけるスイッチング素子Ｍ１、Ｍ２、Ｍ４の動作タイミングおよびインダクタ電流ＩＬの波形を示す図。
【図１１】本発明のさらに他の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成例を示す模式図。
【図１２】図１１に示すＤＣ−ＤＣコンバータにおけるＭ１、Ｍ２、ｇ２、Ｖｘ、ＩＬの波形図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。
本発明の実施形態に係る半導体装置は、複数のスイッチング素子を有し、例えばＤＣ−ＤＣコンバータに用いることができる。
図１は、そのＤＣ−ＤＣコンバータの構成例を示す模式図である。
【０００９】
このＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子である第１のスイッチング素子Ｍ１と、ローサイドスイッチング素子である第２のスイッチング素子Ｍ２および第３のスイッチング素子Ｍ３と、第１のスイッチング素子Ｍ１のゲートを駆動するドライバ５と、第２のスイッチング素子Ｍ２のゲートを駆動するドライバ６と、第３のスイッチング素子Ｍ３のゲートを駆動するドライバ７と、これらドライバ５〜７を制御する制御回路９と、誘導性負荷であるインダクタＬと、コンデンサＣと、検出回路８とを備える。
【００１０】
このＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子とローサイドスイッチング素子とを交互にオンオフすることで、入力電圧Ｖｉｎよりも低い（平均）出力電圧Ｖｏを負荷１０に出力する降圧型ＤＣ−ＤＣコンバータ（buck converter）である。
【００１１】
図１に示す要素において、第１のスイッチング素子Ｍ１、第２のスイッチング素子Ｍ２、第３のスイッチング素子Ｍ３、ドライバ５〜７、制御回路９、検出回路８は、１チップ（もしくは１パッケージ）化された電源ＩＣとして構成される。
【００１２】
スイッチング素子Ｍ１、Ｍ２、Ｍ３は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、それぞれ、ドライバ５、６、７を介して制御回路９から供給されるゲート駆動信号ｇ１、ｇ２、ｇ３によってオンオフされる。
【００１３】
入力電圧Ｖｉｎが与えられる入力電圧ライン１１と出力端子１２との間に、第１のスイッチング素子Ｍ１とインダクタＬが直列に接続されている。第１のスイッチング素子Ｍ１は、例えばＰ型ＭＯＳＦＥＴであり、そのソース端子が基準電圧ライン１１に接続され、ドレイン端子がインダクタＬに接続される。
【００１４】
第１のスイッチング素子Ｍ１とインダクタＬとの接続点と、基準電圧ライン（例えばグランドライン）との間に、第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３が並列に接続されている。
【００１５】
第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３は、例えばＮ型ＭＯＳＦＥＴであり、各々のドレイン端子は第１のスイッチング素子Ｍ１のドレイン端子及びインダクタＬに接続され、各々のソース端子はグランドラインに接続されている。
【００１６】
インダクタＬと出力端子１２との接続点は、出力電圧を短時間に大きく変動させないための平滑コンデンサＣを介して接地されている。
【００１７】
また、ローサイドスイッチング素子（第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３）と、インダクタＬとの接続点の電位を検出する検出回路８が設けられている。具体的に、検出回路８は、ローサイドスイッチング素子とインダクタＬとの接続点の電位をリファレンス電位Ｖｒｅｆと比較するコンパレータである。
【００１８】
図７（ａ）は、図１に示すＤＣ−ＤＣコンバータにおける、軽負荷時でない通常動作時の前記ゲート駆動信号ｇ１〜ｇ３およびインダクタ電流ＩＬの波形図である。ＩＬは、正のときはインダクタＬから負荷１０に向けて流れ、負のときはインダクタＬからローサイドスイッチング素子を介してグランドに流れる。
【００１９】
第１のスイッチング素子Ｍ１のゲート端子と第２のスイッチング素子Ｍ２のゲート端子には、ほぼ反転位相のゲート駆動信号ｇ１、ｇ２が供給される。第３のスイッチング素子Ｍ３は、第２のスイッチング素子Ｍ２と同じタイミングでオンオフされる。あるいは、通常動作時、第３のスイッチング素子Ｍ３は常時オフであってもよい。
【００２０】
第１のスイッチング素子Ｍ１がオンで、第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３がオフのときは、入力電圧ライン１１から第１のスイッチング素子Ｍ１及びインダクタＬを経由して負荷１０に電流が供給される。このとき、インダクタ電流ＩＬは増加し、インダクタＬにエネルギーが蓄積される。
【００２１】
そして、第１のスイッチング素子Ｍ１がオフに、第２のスイッチング素子Ｍ２がオンになると、インダクタＬは蓄積したエネルギーを放出し、グランドから第２のスイッチング素子Ｍ２及びインダクタＬを経由して負荷１０に電流が供給される。このとき第３のスイッチング素子Ｍ３はオフであってもよい。これは、後述するように、第３のスイッチング素子Ｍ３がＭＯＳＦＥＴとして動作するときの電流駆動能力は第２のスイッチング素子Ｍ２に比べて十分小さいので、ほとんど第２のスイッチング素子Ｍ２の電気的特性でコンバータの特性が決定するためである。
【００２２】
また、出力電圧Ｖｏは監視され、所定の目標電圧となるように、制御回路９によって第１のスイッチング素子Ｍ１及び第２のスイッチング素子Ｍ２のオンオフデューティが制御される。
【００２３】
また、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２とが同時にオンにされると、非常に大きな電流（貫通電流）が入力電圧ライン１１からスイッチング素子Ｍ１、Ｍ２を介してグランドに流れることになる。これを避けるために、スイッチング素子Ｍ１、Ｍ２のオンオフのデューティを設定するにあたって、両スイッチング素子Ｍ１、Ｍ２が共にオフとなる期間であるデッドタイムを設定している。同じ理由から、第１のスイッチング素子Ｍ１と第３のスイッチング素子Ｍ３も同時にオンにならないようにデッドタイムが設定される。
【００２４】
次に、第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３の具体的な構造について説明する。以下の具体例では、半導体材料として例えばシリコンを用いた例を説明するが、シリコンに限らず他の半導体材料も使用可能である。また、第１導電型をＰ型、第２導電型をＮ型として説明するが、第１導電型がＮ型、第２導電型がＰ型であってもよい。
【００２５】
図２は、第２のスイッチング素子Ｍ２の要部断面構造を示す模式図である。
【００２６】
第２のスイッチング素子Ｍ２は、Ｐ−型層２１の表層部に、Ｐ＋型のコンタクト層２５、Ｎ＋型のソース層２２、Ｎ型のドリフト層２４、Ｎ＋型のドレイン層２３が形成され、さらにそれら表面上に第１の主電極２８、第２の主電極２７、ゲート電極２９が設けられたＬＤＭＯＳ（Lateral Diffusion Metal-Oxide-Semiconductor）構造を有する。
【００２７】
ソース層２２とドレイン層２３とは互いに離間して設けられ、これらの間にはドリフト層２４がドレイン層２３に接して設けられている。ドリフト層２４は、ソース層２２及びドレイン層２３よりも不純物濃度が低い。
【００２８】
ソース層２２とドリフト層２４との間のＰ−型層２１表面上にはゲート絶縁膜２６を介してゲート電極２９が設けられている。ソース層２２における、ゲート電極２９側とは反対側の端部には、Ｐ−型層２１よりも不純物濃度が高いＰ＋型のコンタクト層２５がソース層２２に接して設けられている。
【００２９】
ソース層２２とコンタクト層２５の表面上にはソース電極として機能する第２の主電極２７が設けられている。これにより、ソース層２２は第２の主電極２７と電気的に接続され、Ｐ−型層２１はコンタクト層２５を介してソース電位とされる。ドレイン層２３の表面上にはドレイン電極として機能する第１の主電極２８が設けられ、ドレイン層２３は第１の主電極２８と電気的に接続されている。
【００３０】
ゲート電極２９に所定のゲート電圧が与えられると、ゲート電極２９下のＰ−型層２１表層部にＮ型の反転層（チャネル）が形成され、ドレイン層２３、ドリフト層２４、チャネルおよびソース層２２を介して、第１の主電極２８と第２の主電極２７との間にドレイン電流が流れる。
【００３１】
ＤＣ−ＤＣコンバータに使用されるスイッチング素子は低オン抵抗と高速性が求められる。特に高速性を実現するためには、ゲート−ドレイン間の容量を減らすことが重要である。
【００３２】
図２に示す構造の場合、ゲート電極２９をマスクとしてドリフト層２４をセルフアラインすることで、ゲート−ドレイン間容量が極力小さくなるようにされている。すなわち、ドリフト層２４は、ゲート電極２９形成後にイオン注入にてＰ−型層２１表層部にＮ型不純物を注入することによって形成される。通常、ゲート電極形成後は、ハイサイドスイッチング素子及びローサイドスイッチング素子と共に混載されるドライバ等を構成するＣＭＯＳ等に影響を与えるため、熱処理工程はほとんどない。したがって、Ｐ−型層２１中へのドリフト層２４の接合深さ（Ｎ型不純物拡散深さ）は浅い。
【００３３】
再び図１を参照すると、ローサイドスイッチング素子（第２のスイッチング素子Ｍ２、第３のスイッチング素子Ｍ３）のドレイン端子は、これらを集積回路として形成したＩＣに対して外部部品となるインダクタＬに接続するための外部端子となる。そのため、ＥＳＤ（Electro Static Discharge）にさらされることが起こり得、その外部端子にサージ（瞬間的に発生する過剰電圧、電流パルスなどの電気的ストレス）が印加しても破壊されないことがＩＣには求められる。
【００３４】
図２に示す構造において、ドレイン端子にＥＳＤサージが印加されると、ゲート−ドレイン間の電界が強くなり、大きなアバランシェ電流が流れる。前述したようにドリフト層２４の接合深さは浅いため、ドリフト層２４に電流が集中し、信頼性が低下する問題が懸念される。
【００３５】
そこで、本実施形態では、ＥＳＤ保護素子としての機能を有する第３のスイッチング素子Ｍ３を第２のスイッチング素子Ｍ２に対して並列に設けている。
図３は、その第３のスイッチング素子Ｍ３の要部断面構造を示す模式図である。
【００３６】
第３スイッチング素子Ｍ３も、第２のスイッチング素子Ｍ２と同様、Ｐ−型層２１の表層部に、Ｐ＋型のコンタクト層３７、Ｎ＋型のソース層３２、Ｎ型のドリフト層３４、Ｎ＋型のドレイン層３３が形成され、さらにそれら表面上に第１の主電極２８、第２の主電極２７、ゲート電極２９が設けられたＬＤＭＯＳ構造を有する。
【００３７】
ソース層３２とドレイン層３３とは互いに離間して設けられ、これらの間にはドリフト層３４がドレイン層３３に接して設けられている。ドリフト層３４は、ソース層３２及びドレイン層３３よりも不純物濃度が低い。
【００３８】
ソース層３２とドリフト層３４との間のＰ−型層２１表面上にはゲート絶縁膜２６を介してゲート電極２９が設けられている。ソース層３２における、ゲート電極２９側とは反対側の端部には、Ｐ−型層２１よりも不純物濃度が高いＰ＋型のコンタクト層３７がソース層３２に接して設けられている。
【００３９】
さらに、第３のスイッチング素子Ｍ３において、Ｐ＋型のアノード層３６がドレイン層３３中に設けられ、またドレイン層３３及びアノード層３６の下に、これらに接してＮ型層３１が設けられている。
【００４０】
ソース層３２とコンタクト層３７の表面上には第２の主電極２７が設けられている。これにより、ソース層３２は第２の主電極２７と電気的に接続され、Ｐ−型層２１はコンタクト層３７を介してソース電位とされる。ドレイン層３３及びアノード層３６の表面上には第１の主電極２８が設けられ、ドレイン層３３及びアノード層３６は第１の主電極２８と電気的に接続されている。
【００４１】
第３のスイッチング素子Ｍ３において、アノード層３６とＮ型層３１とＰ−型層２１はＰＮＰ型のバイポーラトランジスタを構成し、コンタクト層３７とＰ−型層２１とＮ型層３１はＮＰＮ型のバイポーラトランジスタを構成し、これらＰＮＰ型トランジスタ及びＮＰＮ型トランジスタによってサイリスタが構成される。サイリスタ動作するときは、第１の主電極２８がアノード電極として機能し、第２の主電極２７がカソード電極として機能する。
【００４２】
したがって、第３のスイッチング素子Ｍ３は、ＭＯＳ構造部とサイリスタ構造部とが、第１の主電極２８と第２の主電極２７間に並列に接続された構成を有する。
【００４３】
ドレイン端子にＥＳＤサージが飛び込まず、第１の主電極２８と第２の主電極２７間にかかる電圧が定格電圧以内のときは、上記サイリスタは動作せず、ゲート電極２９に与えられるゲート電圧に応じてＭＯＳ構造部がオンオフする。すなわち、ゲート電極２９にしきい値電圧以上の電圧が印加されるとゲート電極２９下のＰ−型層２１表層部にチャネルが形成され、ドレイン層３３、ドリフト層３４、チャネルおよびソース層３２を介して第１の主電極２８と第２の主電極２７間に電流が流れる（この電流経路を主電流経路とする）。ゲート電圧がしきい値電圧より低い場合には、ゲート電極２９下にチャネルは形成されず、第１の主電極２８と第２の主電極２７間は導通せず、第３のスイッチング素子Ｍ３はオフ状態となる。
【００４４】
ＭＯＳ構造部における上記主電流経路に対して、サイリスタはサージ印加時にサージ電流が流れるサージ電流経路として機能する。
【００４５】
第３のスイッチング素子Ｍ３のサイリスタはアバランシェブレークダウンをトリガーとして活性化される。そこで、前述した外部端子（ローサイドスイッチング素子のドレイン端子）にサージが飛び込んだときに、第３のスイッチング素子Ｍ３でアバランシェブレークダウンが起きるように、第３のスイッチング素子Ｍ３は、第２のスイッチング素子Ｍ２よりも耐圧が低くなるように設計されている。具体的には、第３のスイッチング素子Ｍ３におけるドリフト層３４の長さＬ２が、第２のスイッチング素子Ｍ２におけるドリフト層２４の長さＬ１よりも短い（Ｌ１＞Ｌ２）。ここでの、ドリフト層の長さとは、ゲートとドレインとを結ぶ方向の長さを意味する。
【００４６】
上記外部端子に正のサージ電圧（第２の主電極２７に対して第１の主電極２８が高電位となるサージ電圧）が印加された場合、ゲート電極２９（図示しないプルダウン抵抗を介して第２の主電極２７の電位と同電位になっている）と、第１の主電極２８との間に高電圧が印加され、ドリフト層は空乏化する。ここで、第３のスイッチング素子Ｍ３の方が第２のスイッチング素子Ｍ２よりも耐圧が低い（ドリフト層の長さが短い）ことから、第３のスイッチング素子Ｍ３のドレイン層３３におけるゲート電極２９側端部の電界強度がより高くなり、そのポイントでアバランシェブレークダウンを起こす。
【００４７】
このアバランシェブレークダウンにより電子と正孔が発生し、正孔はＰ−型層２１とコンタクト層３７を通って第２の主電極２７に流れ、電子はドレイン層３３におけるゲート電極２９側の端部からアノード層３６下のＮ型層３１をまわり込んで第１の主電極２８に流れる。
【００４８】
ここで、電子がＮ型層３１を移動するときＮ型層３１に存在する寄生抵抗によって電圧降下が生じる。すなわち、第１の主電極２８にオーミックコンタクトし第１の主電極２８と同電位であるアノード層３６の電位をＶｄ、Ｎ型層３１の抵抗をＲ、Ｎ型層３１を流れる電流をＩとすると、Ｎ型層３１の電位はアノード層３６の電位Ｖｄより低い（Ｖｄ−ＲＩ）となる。
【００４９】
したがって、アノード層３６とＮ型層３１とのＰＮ接合に順方向のバイアスがかかり、アノード層３６から正孔がＰ−型層２１に注入される。これはＮＰＮトランジスタのベース電流となり、これに応じて流れるＮＰＮトランジスタのコレクタ電流がＰＮＰトランジスタのベース電流となり、このベース電流に対応したＰＮＰトランジスタのコレクタ電流がＮＰＮトランジスタのベース電流となるといったサイクルが繰り返され、サイリスタが活性化される。
【００５０】
サイリスタが活性化することで、サイリスタを介した第１の主電極２８と第２の主電極２７間の経路が、大電流を流すことが可能な低抵抗状態になる。これにより、より小さな素子面積で、サイリスタを通じて速やかにサージ電流をグランドに放電することができる。すなわち、サージ電圧印加時、第３のスイッチング素子Ｍ３が応答性良くサイリスタ動作して速やかにサージ電流を引き込んでグランドへと流すことで、第２のスイッチング素子Ｍ２のサージによる破壊を防ぐことができる。
【００５１】
ＥＳＤ保護機能を有する第３のスイッチング素子Ｍ３を設けず、第２のスイッチング素子Ｍ２自体をＥＳＤ耐量に優れた素子構造とすることも考えられるが、通常、ＥＳＤ耐量を持たせるには第１の主電極と第２の主電極間の距離が長くなり、コンバータのスイッチング素子として機能するときのオン抵抗が大きくなってしまう。
【００５２】
本実施形態では、ＥＳＤ保護素子としての機能は第３のスイッチング素子Ｍ３が担い、ＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子としての役割はほとんど第２のスイッチング素子Ｍ２が担うため、第２のスイッチング素子Ｍ２は、コンバータで必要とされる特性を最優先した設計を行える。すなわち、それぞれ役割を分担した第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３とからローサイドスイッチング素子を構成することで、ＤＣ−ＤＣコンバータ本来の特性は損ねずに、なおかつＥＳＤからの保護も実現できる。
【００５３】
図４は、第３のスイッチング素子Ｍ３におけるドレイン−ソース間電圧（第１の主電極２８−第２の主電極２７間電圧）Ｖｄｓと、ドレイン電流Ｉｄｓとの関係を示す特性図である。縦軸のＩｅｓｄは、ＥＳＤサージ電流の最大電流値である。また、図４にはゲート電圧Ｖｇｓがゼロボルトの場合（Ｖｇｓ＝０）と、ゼロボルトより大きい場合（Ｖｇｓ＞０）とを示している。
【００５４】
ドレイン−ソース間電圧Ｖｄｓが定格電圧以内では、第３のスイッチング素子Ｍ３はサイリスタ動作しないが、定格電圧より大きなＥＳＤの高電圧が印加されたときはサイリスタ動作する。すなわち、第３のスイッチング素子Ｍ３は、定格電圧以内ではスイッチングＭＯＳＦＥＴとして機能し、ＥＳＤ印加時はＥＳＤ保護素子として機能する。
【００５５】
次に、図５は、第３のスイッチング素子Ｍ３の他の具体例を示す模式断面図である。
【００５６】
図５に示す第３のスイッチング素子Ｍ３は次のような構造を有する。Ｐ型基板４１上に、高不純物濃度のＮ＋型埋め込み層４２が設けられ、そのＮ＋型埋め込み層４２の上に、Ｎ−型層４３とＰ−型層４４が選択的に設けられている。Ｎ−型層４３の上にはＰ−型層４４に隣接してＰ型ベース層４７が設けられている。
【００５７】
Ｐ型ベース層４７の表層部に、Ｎ＋型のソース層４６とＰ＋型のコンタクト層４５が選択的に設けられている。ソース層４６とコンタクト層４５は隣接し、それら表面上に第２の主電極２７が設けられている。ソース層４６及びコンタクト層４５は第２の主電極２７と電気的に接続され、またＰベース層４７にはコンタクト層４５を介して第２の主電極２７の電位が与えられる。
【００５８】
Ｐ−型層４４の表層部には、Ｎ＋型のドレイン層４９とＮ型のドリフト層４８が選択的に設けられている。ドリフト層４８はソース層４６とドレイン層４９との間に位置し、ドレイン層４９に隣接している。ドリフト層４８はドレイン層４９よりも不純物濃度が低く、例えばドリフト層４８の不純物濃度は２×１０１２〜４×１０１２／ｃｍ２である。
【００５９】
ソース層４６とドリフト層４８との間におけるＰ型ベース層４７及びＰ−型層４４の表面上には、ゲート絶縁膜２６を介してゲート電極２９が設けられている。
【００６０】
ドレイン層４９側のＮ＋型埋め込み層４２の上には素子表面に至るまでＮ＋型層５１が設けられている。ドレイン層４９とＮ＋型層５１とは抵抗を介して接続され、また、ドレイン層４９及びＮ＋型層５１は第１の主電極２８と電気的に接続されている。
【００６１】
この図５に示す第３のスイッチング素子Ｍ３において、ドレイン層４９、ドリフト層４８、ゲート電極２９、Ｐ型ベース層４７及びＰ−型層４４におけるゲート電極２９下のチャネル形成領域、ソース層４６はＬＤＭＯＳを構成する。また、ソース層４６、Ｐ型ベース層４７、Ｎ−型層４３、Ｎ＋型埋め込み層４２、Ｎ＋型層５１はＮＰＮ型のバイポーラトランジスタＴｒ１を構成する。これらＬＤＭＯＳとバイポーラトランジスタＴｒ１は、第１の主電極２８と第２の主電極２７間に並列に接続されている。バイポーラトランジスタＴｒ１はサージ印加時にサージ電流が流れるサージ電流経路として機能する。
【００６２】
バイポーラトランジスタＴｒ１はアバランシェブレークダウンをトリガーとして活性化される。そこで、前述した外部端子（ローサイドスイッチング素子のドレイン端子）にサージが飛び込んだときに、第３のスイッチング素子Ｍ３でアバランシェブレークダウンが起きるように、第３のスイッチング素子Ｍ３は、第２のスイッチング素子Ｍ２よりも耐圧が低くなるように設計されている。すなわち、図５に示す第３のスイッチング素子Ｍ３においても、そのドリフト層４８の長さＬ２は、図２に示す第２のスイッチング素子Ｍ２のドリフト層２４の長さＬ１よりも短い（Ｌ１＞Ｌ２）。
【００６３】
上記外部端子に正のサージ電圧が印加された場合、図示しないプルダウン抵抗を介して第２の主電極２７の電位と同電位になっているゲート電極２９と、第１の主電極２８との間に高電圧が印加され、ドリフト層は空乏化する。ここで、第３のスイッチング素子Ｍ３の方が第２のスイッチング素子Ｍ２よりも耐圧が低い（ドリフト層の長さが短い）ことから、第３のスイッチング素子Ｍ３のドレイン層４９におけるゲート電極２９側端部の電界強度がより高くなり、そのポイントでアバランシェブレークダウンを起こす。
【００６４】
このアバランシェブレークダウンにより電子と正孔が発生し、電子は第１の主電極２８に流れ、正孔はＰ−型層４４、Ｐ型ベース層４７、コンタクト層４５を通って第２の主電極２７に流れる。
【００６５】
ここで、正孔がＰ型ベース層４７を移動するときＰ型ベース層４７に存在する寄生抵抗によって電圧降下が生じる。すなわち、第２の主電極２７にオーミックコンタクトし第２の主電極２７と同電位であるソース層４６の電位をＶｓ、Ｐ型ベース層４７の抵抗をＲ、Ｐ型ベース層４７を流れる電流をＩとすると、Ｐ型ベース層４７におけるソース層４６下の電位はＶｓより低い（Ｖｓ−ＲＩ）となる。
【００６６】
したがって、ソース層４６とＰ型ベース層４７とのＰＮ接合に順方向のバイアスがかかり、ソース層４６から電子がＮ−型層４３及びＮ＋型埋め込み層４２に注入される。これにより、ＮＰＮ型バイポーラトランジスタＴｒが活性化される。
【００６７】
バイポーラトランジスタＴｒ１が活性化することで、そのバイポーラトランジスタＴｒ１を通じた第１の主電極２８と第２の主電極２７間の経路が、大電流を流すことが可能な低抵抗状態になる。これにより、より小さな素子面積で、バイポーラトランジスタＴｒ１を通じて速やかにサージ電流をグランドに放電することができる。すなわち、サージ電圧印加時、第３のスイッチング素子Ｍ３が応答性良くサイリスタ動作して速やかにサージ電流を引き込んでグランドへと流すことで、第２のスイッチング素子Ｍ２のサージによる破壊を防ぐことができる。
【００６８】
上記外部端子に負のサージ電圧（第２の主電極２７に対して第１の主電極２８が低電位となるサージ電圧）が印加された場合、コンタクト層４５、Ｐ型ベース層４７、Ｐ−型層４４、Ｎ＋型埋め込み層４２、Ｎ＋型層５１、ドレイン層４９から構成されるＰＮダイオードに順方向バイアスがかかり、そのダイオードを通じてサージ電流は速やかにグランドへと流れる。
【００６９】
ＥＳＤサージが飛び込まず、第１の主電極２８と第２の主電極２７間にかかる電圧が定格電圧以内のときは、上記バイポーラトランジスタＴｒ１は動作せず、ゲート電極２９に与えられるゲート電圧に応じてＬＤＭＯＳがオンオフする。
【００７０】
すなわち、ゲート電極２９にしきい値電圧以上の電圧が印加されるとゲート電極２９下のＰ型ベース層４７及びＰ−型層４４表層部にチャネルが形成され、ドレイン層４９、ドリフト層４８、チャネルおよびソース層４６を介して第１の主電極２８と第２の主電極２７間に電流が流れる。ゲート電圧がしきい値電圧より低い場合には、ゲート電極２９下にチャネルは形成されず、第１の主電極２８と第２の主電極２７間は導通せず、第３のスイッチング素子Ｍ３はオフ状態となる。
【００７１】
次に、図６は、第３のスイッチング素子Ｍ３のさらに他の具体例を示す模式断面図である。
【００７２】
図６に示す第３のスイッチング素子Ｍ３は次のような構造を有する。Ｐ型基板４１上に、高不純物濃度のＮ＋型埋め込み層４２が設けられ、そのＮ＋型埋め込み層４２の上に、Ｐ型層５２とＰ−型層５７とが隣接して設けられている。
【００７３】
Ｐ型層５２及びＰ−型層５７の表層部に、Ｎ＋型のソース層５４が選択的に設けられている。また、Ｐ型層５２の表層部に、ソース層５４に隣接してＰ＋型のコンタクト層５３が設けられている。
【００７４】
ソース層５４及びコンタクト層５３の表面上に第２の主電極２７が設けられ、ソース層５４及びコンタクト層５３は第２の主電極２７と電気的に接続されている。またＰ型層５２にはコンタクト層５３を介して第２の主電極２７の電位が与えられる。
【００７５】
Ｐ−型層５７の表層部には、Ｎ＋型のドレイン層５６とＮ型のドリフト層５５が選択的に設けられている。ドリフト層５５はソース層５４とドレイン層５６との間に位置し、ドレイン層５６に隣接している。ドリフト層５５はドレイン層５６よりも不純物濃度が低く、例えばドリフト層５５の不純物濃度は２×１０１２〜４×１０１２／ｃｍ２である。
【００７６】
ソース層５４とドリフト層５５との間におけるＰ−型層５７の表面上には、ゲート絶縁膜２６を介してゲート電極２９が設けられている。
【００７７】
ドレイン層５６下のＮ＋型埋め込み層４２の上には、ドレイン層５６に接してＮ＋型層５１が設けられている。ドレイン層５６及びＮ＋型層５１は第１の主電極２８と電気的に接続されている。
【００７８】
この図６に示す第３のスイッチング素子Ｍ３において、ドレイン層５６、ドリフト層５５、ゲート電極２９、Ｐ−型層５７におけるゲート電極２９下のチャネル形成領域、ソース層５４はＬＤＭＯＳを構成する。また、コンタクト層５３、Ｐ型層５２、Ｎ＋型埋め込み層４２、Ｎ＋型層５１はＰＮダイオードＤ１を構成する。これらＬＤＭＯＳとダイオードＤ１は、第１の主電極２８と第２の主電極２７間に並列に接続されている。ダイオードＤ１はサージ印加時にサージ電流が流れるサージ電流経路として機能する。
【００７９】
前述した外部端子（ローサイドスイッチング素子のドレイン端子）にサージが飛び込んだときに、第３のスイッチング素子Ｍ３の上記ダイオードＤ１でなだれ降伏が起きるように、第３のスイッチング素子Ｍ３は、第２のスイッチング素子Ｍ２よりも耐圧が低く設計されている。
【００８０】
また、第３のスイッチング素子Ｍ３において、ＬＤＭＯＳにおける第１の主電極２８とゲート電極２９間の耐圧は、ダイオードＤ１の耐圧よりも大きく設定されている。このような耐圧関係は、ドリフト層５５の長さＬ２を長くする、Ｐ型層５２の拡散深さを深くする、Ｐ型層５２の不純物濃度を高くすることなどによってコントロール可能である。
【００８１】
前述した外部端子に正のサージ電圧（ダイオードＤ１にとっては逆方向バイアス）が印加された場合、ダイオードＤ１がなだれ降伏する。このなだれ降伏する箇所はＰ型層５２とＮ＋型埋め込み層４２との接合面であり、比較的広い面全体にわたって電界集中箇所が形成されるため電流集中が起きにくく、ダイオードＤ１は破壊に強い電気的特性を有する。上記なだれ降伏により、ダイオードＤ１を通じた第１の主電極２８と第２の主電極２７間の経路が、大電流を流すことが可能な低抵抗状態になり、サージ電流を速やかにグランドへと流すことができる。
【００８２】
上記外部端子に負のサージ電圧が印加された場合、ダイオードＤ１にとって順方向バイアスであるため、そのダイオードＤ１を通じてサージ電流は速やかにグランドへと流れる。
【００８３】
ＥＳＤサージが飛び込まず、第１の主電極２８と第２の主電極２７間にかかる電圧が定格電圧以内のときは、上記ダイオードＤ１は動作せず、ゲート電極２９に与えられるゲート電圧に応じてＬＤＭＯＳがオンオフする。
【００８４】
すなわち、ゲート電極２９にしきい値電圧以上の電圧が印加されるとゲート電極２９下のＰ−型層５７表層部にチャネルが形成され、ドレイン層５６、ドリフト層５５、チャネルおよびソース層５４を介して第１の主電極２８と第２の主電極２７間に電流が流れる。ゲート電圧がしきい値電圧より低い場合には、ゲート電極２９下にチャネルは形成されず、第１の主電極２８と第２の主電極２７間は導通せず、第３のスイッチング素子Ｍ３はオフ状態となる。
【００８５】
次に、第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３の、オンオフのタイミングについて説明する。
【００８６】
通常動作時、図７（ａ）に示すように、第３のスイッチング素子Ｍ３は第２のスイッチング素子Ｍ２と同じタイミングでオンする。これらローサイドスイッチング素子がオンのとき、第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３はインダクタＬを介して負荷１０に電流を供給する。ただし、第３のスイッチング素子Ｍ３は常時オフでもコンバータの特性には大きく影響しない。これは、後述するように第３のスイッチング素子Ｍ３の電流駆動能力は第２のスイッチング素子Ｍ２に比べて十分小さいので、ほとんど第２のスイッチング素子Ｍ２の電気的特性でコンバータの特性を決定しているためである。
【００８７】
ハイサイドスイッチング素子（第１のスイッチング素子Ｍ１）がオンで、ローサイドスイッチング素子（第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３）がオフである期間、負荷１０に向かって流れる方向の（正の）インダクタ電流ＩＬは増大していき、インダクタＬにエネルギーが蓄積される。
【００８８】
しかし、負荷１０に流れる電流が小さな軽負荷時において、インダクタＬに流れる電流値が小さいと、ハイサイドスイッチング素子（第１のスイッチング素子Ｍ１）のオン時にインダクタＬに蓄積されるエネルギーが小さい。そのため、ローサイドスイッチング素子がオンとなっている期間中、あるタイミングでインダクタＬに蓄積されたエネルギーがゼロとなる。その後、インダクタＬに流れる電流は負荷１０からローサイドスイッチング素子を介してグランドに流れる。この電流は負荷１０に供給されるものではないため無効電流となり電力の変換効率（出力電力／入力電力×１００％）を大幅に低下させる。
【００８９】
特に、携帯機器等のバッテリー駆動の機器では、軽負荷時においてもＤＣ−ＤＣコンバータの変換効率が優れていることが求められている。
【００９０】
そこで、本実施形態では、第２のスイッチング素子Ｍ２については所望のコンバータ特性を得るのに必要な電流駆動能力を有するようにし、これに対して第３のスイッチング素子Ｍ３については第２のスイッチング素子Ｍ２よりも十分低い電流駆動能力となるようにしている。なお、ここでの電流駆動能力は、ＥＳＤサージ印加時ではなく、定格電圧以内でＭＯＳＦＥＴとして動作する時の電流駆動能力である。第３のスイッチング素子Ｍ３の方が第２のスイッチング素子Ｍ２よりも電流駆動能力が低いということは、第３のスイッチング素子Ｍ３の方が第２のスイッチング素子Ｍ２よりもオン抵抗が大きい。
【００９１】
例えば、第３のスイッチング素子Ｍ３のセル面積を第２のスイッチング素子Ｍ２のセル面積よりも小さくする、あるいは第３のスイッチング素子Ｍ３の方が第２のスイッチング素子Ｍ２よりもしきい値電圧を高く設定することなどで、第２のスイッチング素子Ｍ２に比べて第３のスイッチング素子Ｍ３の電流駆動能力を低くすることができる。
【００９２】
また、本実施形態のＤＣ−ＤＣコンバータは、図１を参照して前述したように、ローサイドスイッチング素子（第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３）と、インダクタＬとの接続点の電位を監視する検出回路８を有している。検出回路８は、上記接続点の電位を検出してリファレンス電位Ｖｒｅｆと比較する。
【００９３】
軽負荷時でない通常動作時において、ハイサイドスイッチング素子がオフで、ローサイドスイッチング素子がオンの期間、グランドからローサイドスイッチング素子を介して上記接続点に電流が流れるので上記接続点の電位は負電位となる。
【００９４】
軽負荷時において、ハイサイドスイッチング素子がオフで、ローサイドスイッチング素子がオンの期間中、インダクタに蓄積されるエネルギーがゼロになり、負荷１０からインダクタＬ及びローサイドスイッチング素子を介してグランドに電流が流れると、上記接続点の電位は正電位となる。
【００９５】
したがって、上記接続点の電位とリファレンス電位Ｖｒｅｆとの比較結果から、インダクタ電流ＩＬの正負がわかる。そして、本実施形態では、軽負荷時のタイミングチャートを示す図７（ｂ）に示すように、インダクタ電流ＩＬが負となる期間中、第２のスイッチング素子Ｍ２がオフで、第３のスイッチング素子Ｍ３がオンとなる期間を設けている。
【００９６】
第３のスイッチング素子Ｍ３は前述したように電流駆動能力が低い（オン抵抗が大きい）ため、インダクタ電流ＩＬが負となっているときに第３のスイッチング素子Ｍ３のみがオン状態になることで、インダクタＬからローサイドスイッチング素子を介してグランドに流れる電流を小さく抑えることができる。すなわち、負荷１０には供給されずにグランドへと流れる無効電流が減り、効率の低下を抑えることができる。
【００９７】
図７（ｂ）に示すタイミング例では、第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３が同時にオンする期間があるが、図８に示すように、第２のスイッチング素子Ｍ２がオンのときは第３のスイッチング素子Ｍ３がオフに、第３のスイッチング素子Ｍ３がオンのときは第２のスイッチング素子Ｍ２はオフに、というように第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３とが同時にオンする期間が存在しなくてもよい。これは、第３のスイッチング素子Ｍ３の電流駆動能力は第２のスイッチング素子Ｍ２に比べて十分小さいので、第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３とが同時にオンしていても、ほとんど第２のスイッチング素子Ｍ２の電気的特性でコンバータの特性が決まるためである。
【００９８】
図７（ｂ）、図８に示す例では、第２のスイッチング素子Ｍ２がオフで第３のスイッチング素子Ｍ３がオンである期間の開始タイミングはインダクタ電流ＩＬが正からゼロになる直前となっているが、ゼロになった瞬時もしくはゼロになった直後であってもよい。なお、第３のスイッチング素子Ｍ３についても第１のスイッチング素子Ｍ１と同時にオンとなる期間があると入力電圧ライン１１からグランドへと貫通電流が流れてしまうため、第３のスイッチング素子Ｍ３は、第１のスイッチング素子Ｍ１がオンになるよりも前にオフさせる必要がある。
【００９９】
なお、さらなる軽負荷時においては、ハイサイドスイッチング素子とローサイドスイッチング素子とのスイッチング周波数を小さくすることで効率を改善することができる。
【０１００】
次に、図９は、本発明の他の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成例を示す模式図である。
図１０は、図９に示すＤＣ−ＤＣコンバータにおけるスイッチング素子Ｍ１、Ｍ２、Ｍ４の動作タイミングおよびインダクタ電流ＩＬの波形を示す。
【０１０１】
第１のスイッチング素子Ｍ１、第２のスイッチング素子Ｍ２および第３のスイッチング素子Ｍ４はＭＯＳＦＥＴである。図１を参照して前述した実施形態と同様、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２は、それぞれドライバ５、６を介して制御回路９から供給されるゲート駆動信号ｇ１、ｇ２によってオンオフされる。しかし、本実施形態では、第３のスイッチング素子Ｍ４のゲートは常にグランドに接続されている点が図１に示す実施形態と異なる。したがって、第３のスイッチング素子Ｍ４のゲート電極とソース電極とが電気的に短絡されている。
【０１０２】
第３のスイッチング素子Ｍ４は第２のスイッチング素子Ｍ２と共に、ＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子として機能するが、前述した実施形態における第３のスイッチング素子Ｍ３と異なり、必ずしもＥＳＤ保護機能は備えていなくてもよい。
【０１０３】
また、図９には、第２のスイッチング素子Ｍ２、第３のスイッチング素子Ｍ４におけるそれぞれの内蔵ダイオード（寄生ダイオード）ｄ１、ｄ２を示す。内蔵ダイオードｄ１、ｄ２は、第２のスイッチング素子Ｍ２、第３のスイッチング素子Ｍ４のそれぞれのドレイン−ソース間に主電流経路に対して並列に存在し、ソースからドレインに向かう方向を順方向としている。
【０１０４】
第２のスイッチング素子Ｍ２のサイズは第３のスイッチング素子Ｍ４のサイズよりも大きい。
また、第３のスイッチング素子Ｍ４の閾値電圧は次のように設定されている。
０＜（第３のスイッチング素子Ｍ４の閾値電圧）＜（第２のスイッチング素子Ｍ２の内蔵ダイオードｄ１のオン電圧）…（１）。
【０１０５】
こうすることで、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位が、−（第３のスイッチング素子Ｍ４の閾値電圧）より大きくなると第３のスイッチング素子Ｍ４はオフし、上記接続点の電位が、−（第３のスイッチング素子Ｍ４の閾値電圧）より小さくなると第３のスイッチング素子Ｍ３はオンする。
【０１０６】
図１０（ａ）に示す通常動作時において、第１のスイッチング素子Ｍ１がオフの期間は、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は負になる。第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２が両方ともオフの期間は、もし第３のスイッチング素子Ｍ４がない場合には、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は、−（第２のスイッチング素子Ｍ２の内蔵ダイオードｄ１のオン電圧）となる。しかし、第３のスイッチング素子Ｍ４が存在することで、第３のスイッチング素子Ｍ４のゲート−ソース間電圧が上記（１）式の関係より閾値電圧以上となり、第３のスイッチング素子Ｍ４はオン状態となる。
【０１０７】
第２のスイッチング素子Ｍ２がオン状態となると、第２のスイッチング素子Ｍ２のサイズは第３のスイッチング素子Ｍ４のサイズより大きく、かつ、印加されるゲート−ソース間電圧が第２のスイッチング素子Ｍ２の方が第３のスイッチング素子Ｍ４より大きいため、オン抵抗は第３のスイッチング素子Ｍ４の方が低くなる。したがって、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位はグランド電位に近づき、第３のスイッチング素子Ｍ４はオフとなる。
【０１０８】
図１０（ｂ）に示す軽負荷時１において、還流時にある期間第２のスイッチング素子Ｍ２をオンし、その後第２のスイッチング素子Ｍ２をオフさせると、インダクタ電流ＩＬが負荷１０へ流れている場合、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は負となり、第３のスイッチング素子Ｍ４はオン状態となる。
その後、インダクタ電流ＩＬが負荷１０からグランドへ向かって流れようとすると、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は正となり、第３のスイッチング素子Ｍ４はオフ状態となる。したがって、負荷１０からグランドへ流れる無効電流をなくすことができる。また、第３のスイッチング素子Ｍ４のオン、オフをする制御回路が必要ないために回路構成を簡単にすることができる。
【０１０９】
軽負荷時１よりもさらに軽負荷になった図１０（ｃ）に示す軽負荷時２において、還流時にある期間第２のスイッチング素子Ｍ２をオンさせない。そうすることで、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は負となり、第３のスイッチング素子Ｍ４はオン状態となる。その後、インダクタ電流ＩＬが負荷１０からグランドへ向かって流れようとすると、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は正となり、第３のスイッチング素子Ｍ４はオフ状態となる。したがって、負荷１０からグランドへ向かって流れようとする無効電流をなくすことができる。
【０１１０】
軽負荷時においても比較的電流が大きい軽負荷時１では、第３のスイッチング素子Ｍ４の導通損失が大きいため、負荷電流が大きい領域で第２のスイッチング素子Ｍ２をオン状態にし、負荷電流がより小さな軽負荷時２では、第３のスイッチング素子Ｍ４の導通損失よりも第２のスイッチング素子Ｍ２をドライブする損失が大きいため、第２のスイッチング素子Ｍ２をオン状態にせずに動作させる。こうすることで、低電流領域での変換効率を改善できる。
【０１１１】
次に、図１１は、本発明のさらに他の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成例を示す模式図である。
図１２は、図１１に示すＤＣ−ＤＣコンバータにおけるスイッチング素子Ｍ１、Ｍ２の動作タイミング、スイッチング素子Ｍ２のゲート電圧ｇ２、ハイサイドスイッチング素子（第１のスイッチング素子Ｍ１）とローサイドスイッチング素子（第２のスイッチング素子Ｍ２）との接続点の電位Ｖｘ、インダクタ電流ＩＬの波形を示す。
【０１１２】
第１のスイッチング素子Ｍ１及び第２のスイッチング素子Ｍ２はＭＯＳＦＥＴである。前述した実施形態と同様、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２は、それぞれドライバ５、６を介して制御回路９から供給されるゲート駆動信号によってオンオフされる。しかし、本実施形態では、第３のスイッチング素子が存在しない点が図９に示す実施形態と異なる。
【０１１３】
また、本実施形態では、第２のスイッチング素子Ｍ２の閾値電圧は次のように設定されている。
０＜（第２のスイッチング素子Ｍ２の閾値電圧）＜（第２のスイッチング素子Ｍ２の内蔵ダイオードｄ１のオン電圧）…（２）。
【０１１４】
こうすることで、第２のスイッチング素子Ｍ２のゲート電圧が基準電位（ローレベル“Ｌ”）の場合において、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘが、−（第２のスイッチング素子Ｍ２の閾値電圧）より大きくなると第２のスイッチング素子Ｍ２はオフし、上記接続点の電位Ｖｘが、−（第２のスイッチング素子Ｍ２の閾値電圧）より小さくなると第２のスイッチング素子Ｍ２はオンする。
【０１１５】
図１２（ａ）に示す通常動作時において、第１のスイッチング素子Ｍ１がオフの期間は、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは負になる。第１のスイッチング素子Ｍ１がオフで第２のスイッチング素子Ｍ２のゲート電圧ｇ２がローレベル“Ｌ”の期間は、図１０（ａ）と同様、第２のスイッチング素子Ｍ２はオン状態となる。しかし、このときゲートバイアスが浅いのでオン抵抗は高く、第２のスイッチング素子Ｍ２のゲート電圧ｇ２がハイレベル“Ｈ”になることでオン抵抗を低くできる。そうすることで、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは、第２のスイッチング素子Ｍ２のゲート電圧ｇ２がハイレベル“Ｈ”になることで、基準電位（０ボルト）に近づく。
【０１１６】
本実施形態における第２のスイッチング素子Ｍ２は、図９に示す実施形態における第３のスイッチング素子Ｍ４を兼ねている。その第３のスイッチング素子Ｍ４より、本実施形態の第２のスイッチング素子Ｍ２は素子サイズが大きい。
【０１１７】
したがって、本実施形態では、第２のスイッチング素子Ｍ２を上記式（２）のように設定することで、ハイサイドスイッチング素子及びローサイドスイッチング素子の両方がオフする期間の損失を、図９に示す実施形態に比べて低減することができる。
【０１１８】
図１２（ｂ）に示す軽負荷時１において、還流時に、ある期間、第２のスイッチング素子Ｍ２をオンし、その後第２のスイッチング素子Ｍ２のゲート電圧ｇ２を基準電位（ローレベル“Ｌ”）にすると、インダクタ電流ＩＬが負荷１０へ流れている場合、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは負となり、第２のスイッチング素子Ｍ２はゲート電圧ｇ２がローレベル“Ｌ”であるのに関係なく、オン状態となる。
【０１１９】
その後、インダクタ電流ＩＬが負荷１０からグランドへ向かって流れようとすると、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは正となり、第２のスイッチング素子Ｍ２はゲート電圧ｇ２がローレベルであるためオフ状態となる。したがって、負荷１０からグランドへ流れる無効電流をなくすことができる。
【０１２０】
軽負荷時１よりもさらに軽負荷になった図１２（ｃ）に示す軽負荷時２において、還流時に、ある期間、第２のスイッチング素子Ｍ２のゲート電圧ｇ２をローレベル“Ｌ”にする。そうすることで、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは負となり、第２のスイッチング素子Ｍ２はオン状態となる。
【０１２１】
その後、インダクタ電流ＩＬが負荷１０からグランドへ向かって流れようとすると、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは正となり、第２のスイッチング素子Ｍ２はオフ状態となる。したがって、負荷１０からグランドへ向かって流れようとする無効電流をなくすことができる。
【０１２２】
軽負荷時においても比較的電流が大きい軽負荷時１では、第２のスイッチング素子Ｍ２の導通損失が大きいため、負荷電流が大きい領域で第２のスイッチング素子Ｍ２をオン状態にし、負荷電流がより小さな軽負荷時２では、第２のスイッチング素子Ｍ２の導通損失よりも第２のスイッチング素子Ｍ２をドライブする損失が大きいため、第２のスイッチング素子Ｍ２をオン状態にせず（ゲート電圧ｇ２を閾値電圧以上にせず）、動作させる。こうすることで、低電流領域での変換効率を改善できる。このように本実施形態によれば、図９に示す実施形態における第３のスイッチング素子Ｍ４がオンする期間の損失を回避することができ、かつ、その第３のスイッチング素子Ｍ４を用意しない分、チップ占有面積を小さくできる。
【０１２３】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【０１２４】
本発明は、以下の態様を含む。
【０１２５】
（付記１）
入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子を有するハイサイドスイッチング素子と、
前記誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と第３のスイッチング素子とを有するローサイドスイッチング素子と、
を備え、
前記ローサイドスイッチング素子における前記誘導性負荷に接続される端子にサージが印加されたとき、サージ電流は前記第３のスイッチング素子を介して前記基準電圧ラインへと放電されることを特徴とする半導体装置。
（付記２）
前記ローサイドスイッチング素子は、第１導電型の半導体層と、前記半導体層の表層部に設けられた第２導電型のソース層と、前記半導体層の表層部に前記ソース層に対して離間して設けられた第２導電型のドレイン層と、前記ソース層と前記ドレイン層の間で前記ドレイン層に接して設けられ前記ドレイン層よりも不純物濃度が低い第２導電型のドリフト層と、前記ドレイン層に接続された第１の主電極と、前記ソース層に接続された第２の主電極と、前記ソース層と前記ドリフト層との間の前記半導体層の表面上に絶縁膜を介して設けられたゲート電極と、を有し、
前記第２のスイッチング素子における前記ドリフト層の長さをＬ１、前記第３のスイッチング素子における前記ドリフト層の長さをＬ２とすると、Ｌ１＞Ｌ２であることを特徴とする付記１記載の半導体装置。
（付記３）
前記第３のスイッチング素子は、
前記ドレイン層、前記ドリフト層、前記ゲート電極下に形成されるチャネルおよび前記ソース層を介して前記第１の主電極と前記第２の主電極との間を結ぶ主電流経路と、
前記主電流経路に対して並列に前記第１の主電極と前記第２の主電極間に設けられ、前記サージにより活性化されサージ電流が流れるサージ電流経路と、
を有することを特徴とする付記２記載の半導体装置。
（付記４）
入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子を有するハイサイドスイッチング素子と、
前記誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と第３のスイッチング素子とを有するローサイドスイッチング素子と、
を備え、
前記第２のスイッチング素子のサイズは前記第３のスイッチング素子のサイズよりも大きく、
０＜（前記第３のスイッチング素子の閾値電圧）＜（前記第２のスイッチング素子の内蔵ダイオードのオン電圧）であり、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点の電位が、−（前記第３のスイッチング素子の閾値電圧）より大きくなると前記第３のスイッチング素子はオフし、前記接続点の電位が、−（前記第３のスイッチング素子の閾値電圧）より小さくなると前記第３のスイッチング素子はオンすることを特徴とする半導体装置。
（付記５）
前記第３のスイッチング素子のゲート電極とソース電極は電気的に短絡されていることを特徴とする付記４記載の半導体装置。
（付記６）
前記ローサイドスイッチング素子における前記誘導性負荷に接続される端子にサージが印加されたとき、サージ電流は前記第３のスイッチング素子を介して前記基準電圧ラインへと放電されることを特徴とする付記４または５に記載の半導体装置。
（付記７）
入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、
前記誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と、
を備え、
０＜（前記第２のスイッチング素子の閾値電圧）＜（前記第２のスイッチング素子の内蔵ダイオードのオン電圧）であり、
前記第２のスイッチング素子のゲート電圧が基準電位の場合に、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より大きくなると前記第２のスイッチング素子はオフし、前記接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より小さくなると前記第２のスイッチング素子はオンすることを特徴とする半導体装置。
【符号の説明】
【０１２６】
８…検出回路、１１…入力電圧ライン、２２，３２，４６，５４…ソース層、２３，３３，４９，５６…ドレイン層、２４，３４，４８，５５…ドリフト層、２７…第２の主電極、２８…第１の主電極、２９…ゲート電極、Ｍ１…第１のスイッチング素子、Ｍ２…第２のスイッチング素子、Ｍ３，Ｍ４…第３のスイッチング素子
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電源回路として、入力端子とインダクタとの間に接続されたハイサイドスイッチング素子と、インダクタとグランドとの間に接続されたローサイドスイッチング素子とを交互にオンオフすることで、入力電圧より低い出力電圧をＬＣフィルタの後段に出力するＤＣ−ＤＣコンバータがある（例えば特許文献１）。
【０００３】
インダクタは、スイッチング素子やドライバ等が集積回路として形成された電源ＩＣに対して外付け部品とされることが多く、その場合、ローサイドスイッチング素子のドレイン端子は電源ＩＣの外部端子となり、ＥＳＤ（Electro Static Discharge）にさらされることが起こり得、ＥＳＤのサージが外部端子に飛び込んでも破壊されないことが電源ＩＣには要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２８１７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
信頼性に優れた半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、前記誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と、を備えている。
０＜（前記第２のスイッチング素子の閾値電圧）＜（前記第２のスイッチング素子の内蔵ダイオードのオン電圧）であり、前記第２のスイッチング素子のゲート電圧が基準電位の場合に、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より大きくなると前記第２のスイッチング素子はオフし、前記接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より小さくなると前記第２のスイッチング素子はオンする。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成例を示す模式図。
【図２】図１における第２のスイッチング素子Ｍ２の要部断面構造を例示する模式図。
【図３】図１における第３のスイッチング素子Ｍ３の要部断面構造を例示する模式図。
【図４】図３に示す第３のスイッチング素子Ｍ３における第１の主電極−第２の主電極間電圧Ｖｄｓと、ドレイン電流Ｉｄｓとの関係を示す特性図。
【図５】図１における第３のスイッチング素子Ｍ３の他の具体例を示す模式断面図。
【図６】図１における第３のスイッチング素子Ｍ３のさらに他の具体例を示す模式断面図。
【図７】図１に示すＤＣ−ＤＣコンバータにおける、通常動作時と軽負荷時のスイッチング素子Ｍ１〜Ｍ３およびインダクタ電流ＩＬの波形図。
【図８】図７（ｂ）とは軽負荷時における第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３の動作タイミングが異なる具体例を示す波形図。
【図９】本発明の他の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成例を示す模式図。
【図１０】図９に示すＤＣ−ＤＣコンバータにおけるスイッチング素子Ｍ１、Ｍ２、Ｍ４の動作タイミングおよびインダクタ電流ＩＬの波形を示す図。
【図１１】本発明のさらに他の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成例を示す模式図。
【図１２】図１１に示すＤＣ−ＤＣコンバータにおけるＭ１、Ｍ２、ｇ２、Ｖｘ、ＩＬの波形図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。
本発明の実施形態に係る半導体装置は、複数のスイッチング素子を有し、例えばＤＣ−ＤＣコンバータに用いることができる。
図１は、そのＤＣ−ＤＣコンバータの構成例を示す模式図である。
【０００９】
このＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子である第１のスイッチング素子Ｍ１と、ローサイドスイッチング素子である第２のスイッチング素子Ｍ２および第３のスイッチング素子Ｍ３と、第１のスイッチング素子Ｍ１のゲートを駆動するドライバ５と、第２のスイッチング素子Ｍ２のゲートを駆動するドライバ６と、第３のスイッチング素子Ｍ３のゲートを駆動するドライバ７と、これらドライバ５〜７を制御する制御回路９と、誘導性負荷であるインダクタＬと、コンデンサＣと、検出回路８とを備える。
【００１０】
このＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子とローサイドスイッチング素子とを交互にオンオフすることで、入力電圧Ｖｉｎよりも低い（平均）出力電圧Ｖｏを負荷１０に出力する降圧型ＤＣ−ＤＣコンバータ（buck converter）である。
【００１１】
図１に示す要素において、第１のスイッチング素子Ｍ１、第２のスイッチング素子Ｍ２、第３のスイッチング素子Ｍ３、ドライバ５〜７、制御回路９、検出回路８は、１チップ（もしくは１パッケージ）化された電源ＩＣとして構成される。
【００１２】
スイッチング素子Ｍ１、Ｍ２、Ｍ３は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、それぞれ、ドライバ５、６、７を介して制御回路９から供給されるゲート駆動信号ｇ１、ｇ２、ｇ３によってオンオフされる。
【００１３】
入力電圧Ｖｉｎが与えられる入力電圧ライン１１と出力端子１２との間に、第１のスイッチング素子Ｍ１とインダクタＬが直列に接続されている。第１のスイッチング素子Ｍ１は、例えばＰ型ＭＯＳＦＥＴであり、そのソース端子が基準電圧ライン１１に接続され、ドレイン端子がインダクタＬに接続される。
【００１４】
第１のスイッチング素子Ｍ１とインダクタＬとの接続点と、基準電圧ライン（例えばグランドライン）との間に、第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３が並列に接続されている。
【００１５】
第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３は、例えばＮ型ＭＯＳＦＥＴであり、各々のドレイン端子は第１のスイッチング素子Ｍ１のドレイン端子及びインダクタＬに接続され、各々のソース端子はグランドラインに接続されている。
【００１６】
インダクタＬと出力端子１２との接続点は、出力電圧を短時間に大きく変動させないための平滑コンデンサＣを介して接地されている。
【００１７】
また、ローサイドスイッチング素子（第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３）と、インダクタＬとの接続点の電位を検出する検出回路８が設けられている。具体的に、検出回路８は、ローサイドスイッチング素子とインダクタＬとの接続点の電位をリファレンス電位Ｖｒｅｆと比較するコンパレータである。
【００１８】
図７（ａ）は、図１に示すＤＣ−ＤＣコンバータにおける、軽負荷時でない通常動作時の前記ゲート駆動信号ｇ１〜ｇ３およびインダクタ電流ＩＬの波形図である。ＩＬは、正のときはインダクタＬから負荷１０に向けて流れ、負のときはインダクタＬからローサイドスイッチング素子を介してグランドに流れる。
【００１９】
第１のスイッチング素子Ｍ１のゲート端子と第２のスイッチング素子Ｍ２のゲート端子には、ほぼ反転位相のゲート駆動信号ｇ１、ｇ２が供給される。第３のスイッチング素子Ｍ３は、第２のスイッチング素子Ｍ２と同じタイミングでオンオフされる。あるいは、通常動作時、第３のスイッチング素子Ｍ３は常時オフであってもよい。
【００２０】
第１のスイッチング素子Ｍ１がオンで、第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３がオフのときは、入力電圧ライン１１から第１のスイッチング素子Ｍ１及びインダクタＬを経由して負荷１０に電流が供給される。このとき、インダクタ電流ＩＬは増加し、インダクタＬにエネルギーが蓄積される。
【００２１】
そして、第１のスイッチング素子Ｍ１がオフに、第２のスイッチング素子Ｍ２がオンになると、インダクタＬは蓄積したエネルギーを放出し、グランドから第２のスイッチング素子Ｍ２及びインダクタＬを経由して負荷１０に電流が供給される。このとき第３のスイッチング素子Ｍ３はオフであってもよい。これは、後述するように、第３のスイッチング素子Ｍ３がＭＯＳＦＥＴとして動作するときの電流駆動能力は第２のスイッチング素子Ｍ２に比べて十分小さいので、ほとんど第２のスイッチング素子Ｍ２の電気的特性でコンバータの特性が決定するためである。
【００２２】
また、出力電圧Ｖｏは監視され、所定の目標電圧となるように、制御回路９によって第１のスイッチング素子Ｍ１及び第２のスイッチング素子Ｍ２のオンオフデューティが制御される。
【００２３】
また、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２とが同時にオンにされると、非常に大きな電流（貫通電流）が入力電圧ライン１１からスイッチング素子Ｍ１、Ｍ２を介してグランドに流れることになる。これを避けるために、スイッチング素子Ｍ１、Ｍ２のオンオフのデューティを設定するにあたって、両スイッチング素子Ｍ１、Ｍ２が共にオフとなる期間であるデッドタイムを設定している。同じ理由から、第１のスイッチング素子Ｍ１と第３のスイッチング素子Ｍ３も同時にオンにならないようにデッドタイムが設定される。
【００２４】
次に、第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３の具体的な構造について説明する。以下の具体例では、半導体材料として例えばシリコンを用いた例を説明するが、シリコンに限らず他の半導体材料も使用可能である。また、第１導電型をＰ型、第２導電型をＮ型として説明するが、第１導電型がＮ型、第２導電型がＰ型であってもよい。
【００２５】
図２は、第２のスイッチング素子Ｍ２の要部断面構造を示す模式図である。
【００２６】
第２のスイッチング素子Ｍ２は、Ｐ−型層２１の表層部に、Ｐ＋型のコンタクト層２５、Ｎ＋型のソース層２２、Ｎ型のドリフト層２４、Ｎ＋型のドレイン層２３が形成され、さらにそれら表面上に第１の主電極２８、第２の主電極２７、ゲート電極２９が設けられたＬＤＭＯＳ（Lateral Diffusion Metal-Oxide-Semiconductor）構造を有する。
【００２７】
ソース層２２とドレイン層２３とは互いに離間して設けられ、これらの間にはドリフト層２４がドレイン層２３に接して設けられている。ドリフト層２４は、ソース層２２及びドレイン層２３よりも不純物濃度が低い。
【００２８】
ソース層２２とドリフト層２４との間のＰ−型層２１表面上にはゲート絶縁膜２６を介してゲート電極２９が設けられている。ソース層２２における、ゲート電極２９側とは反対側の端部には、Ｐ−型層２１よりも不純物濃度が高いＰ＋型のコンタクト層２５がソース層２２に接して設けられている。
【００２９】
ソース層２２とコンタクト層２５の表面上にはソース電極として機能する第２の主電極２７が設けられている。これにより、ソース層２２は第２の主電極２７と電気的に接続され、Ｐ−型層２１はコンタクト層２５を介してソース電位とされる。ドレイン層２３の表面上にはドレイン電極として機能する第１の主電極２８が設けられ、ドレイン層２３は第１の主電極２８と電気的に接続されている。
【００３０】
ゲート電極２９に所定のゲート電圧が与えられると、ゲート電極２９下のＰ−型層２１表層部にＮ型の反転層（チャネル）が形成され、ドレイン層２３、ドリフト層２４、チャネルおよびソース層２２を介して、第１の主電極２８と第２の主電極２７との間にドレイン電流が流れる。
【００３１】
ＤＣ−ＤＣコンバータに使用されるスイッチング素子は低オン抵抗と高速性が求められる。特に高速性を実現するためには、ゲート−ドレイン間の容量を減らすことが重要である。
【００３２】
図２に示す構造の場合、ゲート電極２９をマスクとしてドリフト層２４をセルフアラインすることで、ゲート−ドレイン間容量が極力小さくなるようにされている。すなわち、ドリフト層２４は、ゲート電極２９形成後にイオン注入にてＰ−型層２１表層部にＮ型不純物を注入することによって形成される。通常、ゲート電極形成後は、ハイサイドスイッチング素子及びローサイドスイッチング素子と共に混載されるドライバ等を構成するＣＭＯＳ等に影響を与えるため、熱処理工程はほとんどない。したがって、Ｐ−型層２１中へのドリフト層２４の接合深さ（Ｎ型不純物拡散深さ）は浅い。
【００３３】
再び図１を参照すると、ローサイドスイッチング素子（第２のスイッチング素子Ｍ２、第３のスイッチング素子Ｍ３）のドレイン端子は、これらを集積回路として形成したＩＣに対して外部部品となるインダクタＬに接続するための外部端子となる。そのため、ＥＳＤ（Electro Static Discharge）にさらされることが起こり得、その外部端子にサージ（瞬間的に発生する過剰電圧、電流パルスなどの電気的ストレス）が印加しても破壊されないことがＩＣには求められる。
【００３４】
図２に示す構造において、ドレイン端子にＥＳＤサージが印加されると、ゲート−ドレイン間の電界が強くなり、大きなアバランシェ電流が流れる。前述したようにドリフト層２４の接合深さは浅いため、ドリフト層２４に電流が集中し、信頼性が低下する問題が懸念される。
【００３５】
そこで、本実施形態では、ＥＳＤ保護素子としての機能を有する第３のスイッチング素子Ｍ３を第２のスイッチング素子Ｍ２に対して並列に設けている。
図３は、その第３のスイッチング素子Ｍ３の要部断面構造を示す模式図である。
【００３６】
第３スイッチング素子Ｍ３も、第２のスイッチング素子Ｍ２と同様、Ｐ−型層２１の表層部に、Ｐ＋型のコンタクト層３７、Ｎ＋型のソース層３２、Ｎ型のドリフト層３４、Ｎ＋型のドレイン層３３が形成され、さらにそれら表面上に第１の主電極２８、第２の主電極２７、ゲート電極２９が設けられたＬＤＭＯＳ構造を有する。
【００３７】
ソース層３２とドレイン層３３とは互いに離間して設けられ、これらの間にはドリフト層３４がドレイン層３３に接して設けられている。ドリフト層３４は、ソース層３２及びドレイン層３３よりも不純物濃度が低い。
【００３８】
ソース層３２とドリフト層３４との間のＰ−型層２１表面上にはゲート絶縁膜２６を介してゲート電極２９が設けられている。ソース層３２における、ゲート電極２９側とは反対側の端部には、Ｐ−型層２１よりも不純物濃度が高いＰ＋型のコンタクト層３７がソース層３２に接して設けられている。
【００３９】
さらに、第３のスイッチング素子Ｍ３において、Ｐ＋型のアノード層３６がドレイン層３３中に設けられ、またドレイン層３３及びアノード層３６の下に、これらに接してＮ型層３１が設けられている。
【００４０】
ソース層３２とコンタクト層３７の表面上には第２の主電極２７が設けられている。これにより、ソース層３２は第２の主電極２７と電気的に接続され、Ｐ−型層２１はコンタクト層３７を介してソース電位とされる。ドレイン層３３及びアノード層３６の表面上には第１の主電極２８が設けられ、ドレイン層３３及びアノード層３６は第１の主電極２８と電気的に接続されている。
【００４１】
第３のスイッチング素子Ｍ３において、アノード層３６とＮ型層３１とＰ−型層２１はＰＮＰ型のバイポーラトランジスタを構成し、コンタクト層３７とＰ−型層２１とＮ型層３１はＮＰＮ型のバイポーラトランジスタを構成し、これらＰＮＰ型トランジスタ及びＮＰＮ型トランジスタによってサイリスタが構成される。サイリスタ動作するときは、第１の主電極２８がアノード電極として機能し、第２の主電極２７がカソード電極として機能する。
【００４２】
したがって、第３のスイッチング素子Ｍ３は、ＭＯＳ構造部とサイリスタ構造部とが、第１の主電極２８と第２の主電極２７間に並列に接続された構成を有する。
【００４３】
ドレイン端子にＥＳＤサージが飛び込まず、第１の主電極２８と第２の主電極２７間にかかる電圧が定格電圧以内のときは、上記サイリスタは動作せず、ゲート電極２９に与えられるゲート電圧に応じてＭＯＳ構造部がオンオフする。すなわち、ゲート電極２９にしきい値電圧以上の電圧が印加されるとゲート電極２９下のＰ−型層２１表層部にチャネルが形成され、ドレイン層３３、ドリフト層３４、チャネルおよびソース層３２を介して第１の主電極２８と第２の主電極２７間に電流が流れる（この電流経路を主電流経路とする）。ゲート電圧がしきい値電圧より低い場合には、ゲート電極２９下にチャネルは形成されず、第１の主電極２８と第２の主電極２７間は導通せず、第３のスイッチング素子Ｍ３はオフ状態となる。
【００４４】
ＭＯＳ構造部における上記主電流経路に対して、サイリスタはサージ印加時にサージ電流が流れるサージ電流経路として機能する。
【００４５】
第３のスイッチング素子Ｍ３のサイリスタはアバランシェブレークダウンをトリガーとして活性化される。そこで、前述した外部端子（ローサイドスイッチング素子のドレイン端子）にサージが飛び込んだときに、第３のスイッチング素子Ｍ３でアバランシェブレークダウンが起きるように、第３のスイッチング素子Ｍ３は、第２のスイッチング素子Ｍ２よりも耐圧が低くなるように設計されている。具体的には、第３のスイッチング素子Ｍ３におけるドリフト層３４の長さＬ２が、第２のスイッチング素子Ｍ２におけるドリフト層２４の長さＬ１よりも短い（Ｌ１＞Ｌ２）。ここでの、ドリフト層の長さとは、ゲートとドレインとを結ぶ方向の長さを意味する。
【００４６】
上記外部端子に正のサージ電圧（第２の主電極２７に対して第１の主電極２８が高電位となるサージ電圧）が印加された場合、ゲート電極２９（図示しないプルダウン抵抗を介して第２の主電極２７の電位と同電位になっている）と、第１の主電極２８との間に高電圧が印加され、ドリフト層は空乏化する。ここで、第３のスイッチング素子Ｍ３の方が第２のスイッチング素子Ｍ２よりも耐圧が低い（ドリフト層の長さが短い）ことから、第３のスイッチング素子Ｍ３のドレイン層３３におけるゲート電極２９側端部の電界強度がより高くなり、そのポイントでアバランシェブレークダウンを起こす。
【００４７】
このアバランシェブレークダウンにより電子と正孔が発生し、正孔はＰ−型層２１とコンタクト層３７を通って第２の主電極２７に流れ、電子はドレイン層３３におけるゲート電極２９側の端部からアノード層３６下のＮ型層３１をまわり込んで第１の主電極２８に流れる。
【００４８】
ここで、電子がＮ型層３１を移動するときＮ型層３１に存在する寄生抵抗によって電圧降下が生じる。すなわち、第１の主電極２８にオーミックコンタクトし第１の主電極２８と同電位であるアノード層３６の電位をＶｄ、Ｎ型層３１の抵抗をＲ、Ｎ型層３１を流れる電流をＩとすると、Ｎ型層３１の電位はアノード層３６の電位Ｖｄより低い（Ｖｄ−ＲＩ）となる。
【００４９】
したがって、アノード層３６とＮ型層３１とのＰＮ接合に順方向のバイアスがかかり、アノード層３６から正孔がＰ−型層２１に注入される。これはＮＰＮトランジスタのベース電流となり、これに応じて流れるＮＰＮトランジスタのコレクタ電流がＰＮＰトランジスタのベース電流となり、このベース電流に対応したＰＮＰトランジスタのコレクタ電流がＮＰＮトランジスタのベース電流となるといったサイクルが繰り返され、サイリスタが活性化される。
【００５０】
サイリスタが活性化することで、サイリスタを介した第１の主電極２８と第２の主電極２７間の経路が、大電流を流すことが可能な低抵抗状態になる。これにより、より小さな素子面積で、サイリスタを通じて速やかにサージ電流をグランドに放電することができる。すなわち、サージ電圧印加時、第３のスイッチング素子Ｍ３が応答性良くサイリスタ動作して速やかにサージ電流を引き込んでグランドへと流すことで、第２のスイッチング素子Ｍ２のサージによる破壊を防ぐことができる。
【００５１】
ＥＳＤ保護機能を有する第３のスイッチング素子Ｍ３を設けず、第２のスイッチング素子Ｍ２自体をＥＳＤ耐量に優れた素子構造とすることも考えられるが、通常、ＥＳＤ耐量を持たせるには第１の主電極と第２の主電極間の距離が長くなり、コンバータのスイッチング素子として機能するときのオン抵抗が大きくなってしまう。
【００５２】
本実施形態では、ＥＳＤ保護素子としての機能は第３のスイッチング素子Ｍ３が担い、ＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子としての役割はほとんど第２のスイッチング素子Ｍ２が担うため、第２のスイッチング素子Ｍ２は、コンバータで必要とされる特性を最優先した設計を行える。すなわち、それぞれ役割を分担した第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３とからローサイドスイッチング素子を構成することで、ＤＣ−ＤＣコンバータ本来の特性は損ねずに、なおかつＥＳＤからの保護も実現できる。
【００５３】
図４は、第３のスイッチング素子Ｍ３におけるドレイン−ソース間電圧（第１の主電極２８−第２の主電極２７間電圧）Ｖｄｓと、ドレイン電流Ｉｄｓとの関係を示す特性図である。縦軸のＩｅｓｄは、ＥＳＤサージ電流の最大電流値である。また、図４にはゲート電圧Ｖｇｓがゼロボルトの場合（Ｖｇｓ＝０）と、ゼロボルトより大きい場合（Ｖｇｓ＞０）とを示している。
【００５４】
ドレイン−ソース間電圧Ｖｄｓが定格電圧以内では、第３のスイッチング素子Ｍ３はサイリスタ動作しないが、定格電圧より大きなＥＳＤの高電圧が印加されたときはサイリスタ動作する。すなわち、第３のスイッチング素子Ｍ３は、定格電圧以内ではスイッチングＭＯＳＦＥＴとして機能し、ＥＳＤ印加時はＥＳＤ保護素子として機能する。
【００５５】
次に、図５は、第３のスイッチング素子Ｍ３の他の具体例を示す模式断面図である。
【００５６】
図５に示す第３のスイッチング素子Ｍ３は次のような構造を有する。Ｐ型基板４１上に、高不純物濃度のＮ＋型埋め込み層４２が設けられ、そのＮ＋型埋め込み層４２の上に、Ｎ−型層４３とＰ−型層４４が選択的に設けられている。Ｎ−型層４３の上にはＰ−型層４４に隣接してＰ型ベース層４７が設けられている。
【００５７】
Ｐ型ベース層４７の表層部に、Ｎ＋型のソース層４６とＰ＋型のコンタクト層４５が選択的に設けられている。ソース層４６とコンタクト層４５は隣接し、それら表面上に第２の主電極２７が設けられている。ソース層４６及びコンタクト層４５は第２の主電極２７と電気的に接続され、またＰベース層４７にはコンタクト層４５を介して第２の主電極２７の電位が与えられる。
【００５８】
Ｐ−型層４４の表層部には、Ｎ＋型のドレイン層４９とＮ型のドリフト層４８が選択的に設けられている。ドリフト層４８はソース層４６とドレイン層４９との間に位置し、ドレイン層４９に隣接している。ドリフト層４８はドレイン層４９よりも不純物濃度が低く、例えばドリフト層４８の不純物濃度は２×１０１２〜４×１０１２／ｃｍ２である。
【００５９】
ソース層４６とドリフト層４８との間におけるＰ型ベース層４７及びＰ−型層４４の表面上には、ゲート絶縁膜２６を介してゲート電極２９が設けられている。
【００６０】
ドレイン層４９側のＮ＋型埋め込み層４２の上には素子表面に至るまでＮ＋型層５１が設けられている。ドレイン層４９とＮ＋型層５１とは抵抗を介して接続され、また、ドレイン層４９及びＮ＋型層５１は第１の主電極２８と電気的に接続されている。
【００６１】
この図５に示す第３のスイッチング素子Ｍ３において、ドレイン層４９、ドリフト層４８、ゲート電極２９、Ｐ型ベース層４７及びＰ−型層４４におけるゲート電極２９下のチャネル形成領域、ソース層４６はＬＤＭＯＳを構成する。また、ソース層４６、Ｐ型ベース層４７、Ｎ−型層４３、Ｎ＋型埋め込み層４２、Ｎ＋型層５１はＮＰＮ型のバイポーラトランジスタＴｒ１を構成する。これらＬＤＭＯＳとバイポーラトランジスタＴｒ１は、第１の主電極２８と第２の主電極２７間に並列に接続されている。バイポーラトランジスタＴｒ１はサージ印加時にサージ電流が流れるサージ電流経路として機能する。
【００６２】
バイポーラトランジスタＴｒ１はアバランシェブレークダウンをトリガーとして活性化される。そこで、前述した外部端子（ローサイドスイッチング素子のドレイン端子）にサージが飛び込んだときに、第３のスイッチング素子Ｍ３でアバランシェブレークダウンが起きるように、第３のスイッチング素子Ｍ３は、第２のスイッチング素子Ｍ２よりも耐圧が低くなるように設計されている。すなわち、図５に示す第３のスイッチング素子Ｍ３においても、そのドリフト層４８の長さＬ２は、図２に示す第２のスイッチング素子Ｍ２のドリフト層２４の長さＬ１よりも短い（Ｌ１＞Ｌ２）。
【００６３】
上記外部端子に正のサージ電圧が印加された場合、図示しないプルダウン抵抗を介して第２の主電極２７の電位と同電位になっているゲート電極２９と、第１の主電極２８との間に高電圧が印加され、ドリフト層は空乏化する。ここで、第３のスイッチング素子Ｍ３の方が第２のスイッチング素子Ｍ２よりも耐圧が低い（ドリフト層の長さが短い）ことから、第３のスイッチング素子Ｍ３のドレイン層４９におけるゲート電極２９側端部の電界強度がより高くなり、そのポイントでアバランシェブレークダウンを起こす。
【００６４】
このアバランシェブレークダウンにより電子と正孔が発生し、電子は第１の主電極２８に流れ、正孔はＰ−型層４４、Ｐ型ベース層４７、コンタクト層４５を通って第２の主電極２７に流れる。
【００６５】
ここで、正孔がＰ型ベース層４７を移動するときＰ型ベース層４７に存在する寄生抵抗によって電圧降下が生じる。すなわち、第２の主電極２７にオーミックコンタクトし第２の主電極２７と同電位であるソース層４６の電位をＶｓ、Ｐ型ベース層４７の抵抗をＲ、Ｐ型ベース層４７を流れる電流をＩとすると、Ｐ型ベース層４７におけるソース層４６下の電位はＶｓより低い（Ｖｓ−ＲＩ）となる。
【００６６】
したがって、ソース層４６とＰ型ベース層４７とのＰＮ接合に順方向のバイアスがかかり、ソース層４６から電子がＮ−型層４３及びＮ＋型埋め込み層４２に注入される。これにより、ＮＰＮ型バイポーラトランジスタＴｒが活性化される。
【００６７】
バイポーラトランジスタＴｒ１が活性化することで、そのバイポーラトランジスタＴｒ１を通じた第１の主電極２８と第２の主電極２７間の経路が、大電流を流すことが可能な低抵抗状態になる。これにより、より小さな素子面積で、バイポーラトランジスタＴｒ１を通じて速やかにサージ電流をグランドに放電することができる。すなわち、サージ電圧印加時、第３のスイッチング素子Ｍ３が応答性良くサイリスタ動作して速やかにサージ電流を引き込んでグランドへと流すことで、第２のスイッチング素子Ｍ２のサージによる破壊を防ぐことができる。
【００６８】
上記外部端子に負のサージ電圧（第２の主電極２７に対して第１の主電極２８が低電位となるサージ電圧）が印加された場合、コンタクト層４５、Ｐ型ベース層４７、Ｐ−型層４４、Ｎ＋型埋め込み層４２、Ｎ＋型層５１、ドレイン層４９から構成されるＰＮダイオードに順方向バイアスがかかり、そのダイオードを通じてサージ電流は速やかにグランドへと流れる。
【００６９】
ＥＳＤサージが飛び込まず、第１の主電極２８と第２の主電極２７間にかかる電圧が定格電圧以内のときは、上記バイポーラトランジスタＴｒ１は動作せず、ゲート電極２９に与えられるゲート電圧に応じてＬＤＭＯＳがオンオフする。
【００７０】
すなわち、ゲート電極２９にしきい値電圧以上の電圧が印加されるとゲート電極２９下のＰ型ベース層４７及びＰ−型層４４表層部にチャネルが形成され、ドレイン層４９、ドリフト層４８、チャネルおよびソース層４６を介して第１の主電極２８と第２の主電極２７間に電流が流れる。ゲート電圧がしきい値電圧より低い場合には、ゲート電極２９下にチャネルは形成されず、第１の主電極２８と第２の主電極２７間は導通せず、第３のスイッチング素子Ｍ３はオフ状態となる。
【００７１】
次に、図６は、第３のスイッチング素子Ｍ３のさらに他の具体例を示す模式断面図である。
【００７２】
図６に示す第３のスイッチング素子Ｍ３は次のような構造を有する。Ｐ型基板４１上に、高不純物濃度のＮ＋型埋め込み層４２が設けられ、そのＮ＋型埋め込み層４２の上に、Ｐ型層５２とＰ−型層５７とが隣接して設けられている。
【００７３】
Ｐ型層５２及びＰ−型層５７の表層部に、Ｎ＋型のソース層５４が選択的に設けられている。また、Ｐ型層５２の表層部に、ソース層５４に隣接してＰ＋型のコンタクト層５３が設けられている。
【００７４】
ソース層５４及びコンタクト層５３の表面上に第２の主電極２７が設けられ、ソース層５４及びコンタクト層５３は第２の主電極２７と電気的に接続されている。またＰ型層５２にはコンタクト層５３を介して第２の主電極２７の電位が与えられる。
【００７５】
Ｐ−型層５７の表層部には、Ｎ＋型のドレイン層５６とＮ型のドリフト層５５が選択的に設けられている。ドリフト層５５はソース層５４とドレイン層５６との間に位置し、ドレイン層５６に隣接している。ドリフト層５５はドレイン層５６よりも不純物濃度が低く、例えばドリフト層５５の不純物濃度は２×１０１２〜４×１０１２／ｃｍ２である。
【００７６】
ソース層５４とドリフト層５５との間におけるＰ−型層５７の表面上には、ゲート絶縁膜２６を介してゲート電極２９が設けられている。
【００７７】
ドレイン層５６下のＮ＋型埋め込み層４２の上には、ドレイン層５６に接してＮ＋型層５１が設けられている。ドレイン層５６及びＮ＋型層５１は第１の主電極２８と電気的に接続されている。
【００７８】
この図６に示す第３のスイッチング素子Ｍ３において、ドレイン層５６、ドリフト層５５、ゲート電極２９、Ｐ−型層５７におけるゲート電極２９下のチャネル形成領域、ソース層５４はＬＤＭＯＳを構成する。また、コンタクト層５３、Ｐ型層５２、Ｎ＋型埋め込み層４２、Ｎ＋型層５１はＰＮダイオードＤ１を構成する。これらＬＤＭＯＳとダイオードＤ１は、第１の主電極２８と第２の主電極２７間に並列に接続されている。ダイオードＤ１はサージ印加時にサージ電流が流れるサージ電流経路として機能する。
【００７９】
前述した外部端子（ローサイドスイッチング素子のドレイン端子）にサージが飛び込んだときに、第３のスイッチング素子Ｍ３の上記ダイオードＤ１でなだれ降伏が起きるように、第３のスイッチング素子Ｍ３は、第２のスイッチング素子Ｍ２よりも耐圧が低く設計されている。
【００８０】
また、第３のスイッチング素子Ｍ３において、ＬＤＭＯＳにおける第１の主電極２８とゲート電極２９間の耐圧は、ダイオードＤ１の耐圧よりも大きく設定されている。このような耐圧関係は、ドリフト層５５の長さＬ２を長くする、Ｐ型層５２の拡散深さを深くする、Ｐ型層５２の不純物濃度を高くすることなどによってコントロール可能である。
【００８１】
前述した外部端子に正のサージ電圧（ダイオードＤ１にとっては逆方向バイアス）が印加された場合、ダイオードＤ１がなだれ降伏する。このなだれ降伏する箇所はＰ型層５２とＮ＋型埋め込み層４２との接合面であり、比較的広い面全体にわたって電界集中箇所が形成されるため電流集中が起きにくく、ダイオードＤ１は破壊に強い電気的特性を有する。上記なだれ降伏により、ダイオードＤ１を通じた第１の主電極２８と第２の主電極２７間の経路が、大電流を流すことが可能な低抵抗状態になり、サージ電流を速やかにグランドへと流すことができる。
【００８２】
上記外部端子に負のサージ電圧が印加された場合、ダイオードＤ１にとって順方向バイアスであるため、そのダイオードＤ１を通じてサージ電流は速やかにグランドへと流れる。
【００８３】
ＥＳＤサージが飛び込まず、第１の主電極２８と第２の主電極２７間にかかる電圧が定格電圧以内のときは、上記ダイオードＤ１は動作せず、ゲート電極２９に与えられるゲート電圧に応じてＬＤＭＯＳがオンオフする。
【００８４】
すなわち、ゲート電極２９にしきい値電圧以上の電圧が印加されるとゲート電極２９下のＰ−型層５７表層部にチャネルが形成され、ドレイン層５６、ドリフト層５５、チャネルおよびソース層５４を介して第１の主電極２８と第２の主電極２７間に電流が流れる。ゲート電圧がしきい値電圧より低い場合には、ゲート電極２９下にチャネルは形成されず、第１の主電極２８と第２の主電極２７間は導通せず、第３のスイッチング素子Ｍ３はオフ状態となる。
【００８５】
次に、第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３の、オンオフのタイミングについて説明する。
【００８６】
通常動作時、図７（ａ）に示すように、第３のスイッチング素子Ｍ３は第２のスイッチング素子Ｍ２と同じタイミングでオンする。これらローサイドスイッチング素子がオンのとき、第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３はインダクタＬを介して負荷１０に電流を供給する。ただし、第３のスイッチング素子Ｍ３は常時オフでもコンバータの特性には大きく影響しない。これは、後述するように第３のスイッチング素子Ｍ３の電流駆動能力は第２のスイッチング素子Ｍ２に比べて十分小さいので、ほとんど第２のスイッチング素子Ｍ２の電気的特性でコンバータの特性を決定しているためである。
【００８７】
ハイサイドスイッチング素子（第１のスイッチング素子Ｍ１）がオンで、ローサイドスイッチング素子（第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３）がオフである期間、負荷１０に向かって流れる方向の（正の）インダクタ電流ＩＬは増大していき、インダクタＬにエネルギーが蓄積される。
【００８８】
しかし、負荷１０に流れる電流が小さな軽負荷時において、インダクタＬに流れる電流値が小さいと、ハイサイドスイッチング素子（第１のスイッチング素子Ｍ１）のオン時にインダクタＬに蓄積されるエネルギーが小さい。そのため、ローサイドスイッチング素子がオンとなっている期間中、あるタイミングでインダクタＬに蓄積されたエネルギーがゼロとなる。その後、インダクタＬに流れる電流は負荷１０からローサイドスイッチング素子を介してグランドに流れる。この電流は負荷１０に供給されるものではないため無効電流となり電力の変換効率（出力電力／入力電力×１００％）を大幅に低下させる。
【００８９】
特に、携帯機器等のバッテリー駆動の機器では、軽負荷時においてもＤＣ−ＤＣコンバータの変換効率が優れていることが求められている。
【００９０】
そこで、本実施形態では、第２のスイッチング素子Ｍ２については所望のコンバータ特性を得るのに必要な電流駆動能力を有するようにし、これに対して第３のスイッチング素子Ｍ３については第２のスイッチング素子Ｍ２よりも十分低い電流駆動能力となるようにしている。なお、ここでの電流駆動能力は、ＥＳＤサージ印加時ではなく、定格電圧以内でＭＯＳＦＥＴとして動作する時の電流駆動能力である。第３のスイッチング素子Ｍ３の方が第２のスイッチング素子Ｍ２よりも電流駆動能力が低いということは、第３のスイッチング素子Ｍ３の方が第２のスイッチング素子Ｍ２よりもオン抵抗が大きい。
【００９１】
例えば、第３のスイッチング素子Ｍ３のセル面積を第２のスイッチング素子Ｍ２のセル面積よりも小さくする、あるいは第３のスイッチング素子Ｍ３の方が第２のスイッチング素子Ｍ２よりもしきい値電圧を高く設定することなどで、第２のスイッチング素子Ｍ２に比べて第３のスイッチング素子Ｍ３の電流駆動能力を低くすることができる。
【００９２】
また、本実施形態のＤＣ−ＤＣコンバータは、図１を参照して前述したように、ローサイドスイッチング素子（第２のスイッチング素子Ｍ２及び第３のスイッチング素子Ｍ３）と、インダクタＬとの接続点の電位を監視する検出回路８を有している。検出回路８は、上記接続点の電位を検出してリファレンス電位Ｖｒｅｆと比較する。
【００９３】
軽負荷時でない通常動作時において、ハイサイドスイッチング素子がオフで、ローサイドスイッチング素子がオンの期間、グランドからローサイドスイッチング素子を介して上記接続点に電流が流れるので上記接続点の電位は負電位となる。
【００９４】
軽負荷時において、ハイサイドスイッチング素子がオフで、ローサイドスイッチング素子がオンの期間中、インダクタに蓄積されるエネルギーがゼロになり、負荷１０からインダクタＬ及びローサイドスイッチング素子を介してグランドに電流が流れると、上記接続点の電位は正電位となる。
【００９５】
したがって、上記接続点の電位とリファレンス電位Ｖｒｅｆとの比較結果から、インダクタ電流ＩＬの正負がわかる。そして、本実施形態では、軽負荷時のタイミングチャートを示す図７（ｂ）に示すように、インダクタ電流ＩＬが負となる期間中、第２のスイッチング素子Ｍ２がオフで、第３のスイッチング素子Ｍ３がオンとなる期間を設けている。
【００９６】
第３のスイッチング素子Ｍ３は前述したように電流駆動能力が低い（オン抵抗が大きい）ため、インダクタ電流ＩＬが負となっているときに第３のスイッチング素子Ｍ３のみがオン状態になることで、インダクタＬからローサイドスイッチング素子を介してグランドに流れる電流を小さく抑えることができる。すなわち、負荷１０には供給されずにグランドへと流れる無効電流が減り、効率の低下を抑えることができる。
【００９７】
図７（ｂ）に示すタイミング例では、第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３が同時にオンする期間があるが、図８に示すように、第２のスイッチング素子Ｍ２がオンのときは第３のスイッチング素子Ｍ３がオフに、第３のスイッチング素子Ｍ３がオンのときは第２のスイッチング素子Ｍ２はオフに、というように第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３とが同時にオンする期間が存在しなくてもよい。これは、第３のスイッチング素子Ｍ３の電流駆動能力は第２のスイッチング素子Ｍ２に比べて十分小さいので、第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３とが同時にオンしていても、ほとんど第２のスイッチング素子Ｍ２の電気的特性でコンバータの特性が決まるためである。
【００９８】
図７（ｂ）、図８に示す例では、第２のスイッチング素子Ｍ２がオフで第３のスイッチング素子Ｍ３がオンである期間の開始タイミングはインダクタ電流ＩＬが正からゼロになる直前となっているが、ゼロになった瞬時もしくはゼロになった直後であってもよい。なお、第３のスイッチング素子Ｍ３についても第１のスイッチング素子Ｍ１と同時にオンとなる期間があると入力電圧ライン１１からグランドへと貫通電流が流れてしまうため、第３のスイッチング素子Ｍ３は、第１のスイッチング素子Ｍ１がオンになるよりも前にオフさせる必要がある。
【００９９】
なお、さらなる軽負荷時においては、ハイサイドスイッチング素子とローサイドスイッチング素子とのスイッチング周波数を小さくすることで効率を改善することができる。
【０１００】
次に、図９は、本発明の他の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成例を示す模式図である。
図１０は、図９に示すＤＣ−ＤＣコンバータにおけるスイッチング素子Ｍ１、Ｍ２、Ｍ４の動作タイミングおよびインダクタ電流ＩＬの波形を示す。
【０１０１】
第１のスイッチング素子Ｍ１、第２のスイッチング素子Ｍ２および第３のスイッチング素子Ｍ４はＭＯＳＦＥＴである。図１を参照して前述した実施形態と同様、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２は、それぞれドライバ５、６を介して制御回路９から供給されるゲート駆動信号ｇ１、ｇ２によってオンオフされる。しかし、本実施形態では、第３のスイッチング素子Ｍ４のゲートは常にグランドに接続されている点が図１に示す実施形態と異なる。したがって、第３のスイッチング素子Ｍ４のゲート電極とソース電極とが電気的に短絡されている。
【０１０２】
第３のスイッチング素子Ｍ４は第２のスイッチング素子Ｍ２と共に、ＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子として機能するが、前述した実施形態における第３のスイッチング素子Ｍ３と異なり、必ずしもＥＳＤ保護機能は備えていなくてもよい。
【０１０３】
また、図９には、第２のスイッチング素子Ｍ２、第３のスイッチング素子Ｍ４におけるそれぞれの内蔵ダイオード（寄生ダイオード）ｄ１、ｄ２を示す。内蔵ダイオードｄ１、ｄ２は、第２のスイッチング素子Ｍ２、第３のスイッチング素子Ｍ４のそれぞれのドレイン−ソース間に主電流経路に対して並列に存在し、ソースからドレインに向かう方向を順方向としている。
【０１０４】
第２のスイッチング素子Ｍ２のサイズは第３のスイッチング素子Ｍ４のサイズよりも大きい。
また、第３のスイッチング素子Ｍ４の閾値電圧は次のように設定されている。
０＜（第３のスイッチング素子Ｍ４の閾値電圧）＜（第２のスイッチング素子Ｍ２の内蔵ダイオードｄ１のオン電圧）…（１）。
【０１０５】
こうすることで、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位が、−（第３のスイッチング素子Ｍ４の閾値電圧）より大きくなると第３のスイッチング素子Ｍ４はオフし、上記接続点の電位が、−（第３のスイッチング素子Ｍ４の閾値電圧）より小さくなると第３のスイッチング素子Ｍ３はオンする。
【０１０６】
図１０（ａ）に示す通常動作時において、第１のスイッチング素子Ｍ１がオフの期間は、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は負になる。第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２が両方ともオフの期間は、もし第３のスイッチング素子Ｍ４がない場合には、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は、−（第２のスイッチング素子Ｍ２の内蔵ダイオードｄ１のオン電圧）となる。しかし、第３のスイッチング素子Ｍ４が存在することで、第３のスイッチング素子Ｍ４のゲート−ソース間電圧が上記（１）式の関係より閾値電圧以上となり、第３のスイッチング素子Ｍ４はオン状態となる。
【０１０７】
第２のスイッチング素子Ｍ２がオン状態となると、第２のスイッチング素子Ｍ２のサイズは第３のスイッチング素子Ｍ４のサイズより大きく、かつ、印加されるゲート−ソース間電圧が第２のスイッチング素子Ｍ２の方が第３のスイッチング素子Ｍ４より大きいため、オン抵抗は第３のスイッチング素子Ｍ４の方が低くなる。したがって、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位はグランド電位に近づき、第３のスイッチング素子Ｍ４はオフとなる。
【０１０８】
図１０（ｂ）に示す軽負荷時１において、還流時にある期間第２のスイッチング素子Ｍ２をオンし、その後第２のスイッチング素子Ｍ２をオフさせると、インダクタ電流ＩＬが負荷１０へ流れている場合、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は負となり、第３のスイッチング素子Ｍ４はオン状態となる。
その後、インダクタ電流ＩＬが負荷１０からグランドへ向かって流れようとすると、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は正となり、第３のスイッチング素子Ｍ４はオフ状態となる。したがって、負荷１０からグランドへ流れる無効電流をなくすことができる。また、第３のスイッチング素子Ｍ４のオン、オフをする制御回路が必要ないために回路構成を簡単にすることができる。
【０１０９】
軽負荷時１よりもさらに軽負荷になった図１０（ｃ）に示す軽負荷時２において、還流時にある期間第２のスイッチング素子Ｍ２をオンさせない。そうすることで、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は負となり、第３のスイッチング素子Ｍ４はオン状態となる。その後、インダクタ電流ＩＬが負荷１０からグランドへ向かって流れようとすると、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位は正となり、第３のスイッチング素子Ｍ４はオフ状態となる。したがって、負荷１０からグランドへ向かって流れようとする無効電流をなくすことができる。
【０１１０】
軽負荷時においても比較的電流が大きい軽負荷時１では、第３のスイッチング素子Ｍ４の導通損失が大きいため、負荷電流が大きい領域で第２のスイッチング素子Ｍ２をオン状態にし、負荷電流がより小さな軽負荷時２では、第３のスイッチング素子Ｍ４の導通損失よりも第２のスイッチング素子Ｍ２をドライブする損失が大きいため、第２のスイッチング素子Ｍ２をオン状態にせずに動作させる。こうすることで、低電流領域での変換効率を改善できる。
【０１１１】
次に、図１１は、本発明のさらに他の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成例を示す模式図である。
図１２は、図１１に示すＤＣ−ＤＣコンバータにおけるスイッチング素子Ｍ１、Ｍ２の動作タイミング、スイッチング素子Ｍ２のゲート電圧ｇ２、ハイサイドスイッチング素子（第１のスイッチング素子Ｍ１）とローサイドスイッチング素子（第２のスイッチング素子Ｍ２）との接続点の電位Ｖｘ、インダクタ電流ＩＬの波形を示す。
【０１１２】
第１のスイッチング素子Ｍ１及び第２のスイッチング素子Ｍ２はＭＯＳＦＥＴである。前述した実施形態と同様、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２は、それぞれドライバ５、６を介して制御回路９から供給されるゲート駆動信号によってオンオフされる。しかし、本実施形態では、第３のスイッチング素子が存在しない点が図９に示す実施形態と異なる。
【０１１３】
また、本実施形態では、第２のスイッチング素子Ｍ２の閾値電圧は次のように設定されている。
０＜（第２のスイッチング素子Ｍ２の閾値電圧）＜（第２のスイッチング素子Ｍ２の内蔵ダイオードｄ１のオン電圧）…（２）。
【０１１４】
こうすることで、第２のスイッチング素子Ｍ２のゲート電圧が基準電位（ローレベル“Ｌ”）の場合において、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘが、−（第２のスイッチング素子Ｍ２の閾値電圧）より大きくなると第２のスイッチング素子Ｍ２はオフし、上記接続点の電位Ｖｘが、−（第２のスイッチング素子Ｍ２の閾値電圧）より小さくなると第２のスイッチング素子Ｍ２はオンする。
【０１１５】
図１２（ａ）に示す通常動作時において、第１のスイッチング素子Ｍ１がオフの期間は、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは負になる。第１のスイッチング素子Ｍ１がオフで第２のスイッチング素子Ｍ２のゲート電圧ｇ２がローレベル“Ｌ”の期間は、図１０（ａ）と同様、第２のスイッチング素子Ｍ２はオン状態となる。しかし、このときゲートバイアスが浅いのでオン抵抗は高く、第２のスイッチング素子Ｍ２のゲート電圧ｇ２がハイレベル“Ｈ”になることでオン抵抗を低くできる。そうすることで、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは、第２のスイッチング素子Ｍ２のゲート電圧ｇ２がハイレベル“Ｈ”になることで、基準電位（０ボルト）に近づく。
【０１１６】
本実施形態における第２のスイッチング素子Ｍ２は、図９に示す実施形態における第３のスイッチング素子Ｍ４を兼ねている。その第３のスイッチング素子Ｍ４より、本実施形態の第２のスイッチング素子Ｍ２は素子サイズが大きい。
【０１１７】
したがって、本実施形態では、第２のスイッチング素子Ｍ２を上記式（２）のように設定することで、ハイサイドスイッチング素子及びローサイドスイッチング素子の両方がオフする期間の損失を、図９に示す実施形態に比べて低減することができる。
【０１１８】
図１２（ｂ）に示す軽負荷時１において、還流時に、ある期間、第２のスイッチング素子Ｍ２をオンし、その後第２のスイッチング素子Ｍ２のゲート電圧ｇ２を基準電位（ローレベル“Ｌ”）にすると、インダクタ電流ＩＬが負荷１０へ流れている場合、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは負となり、第２のスイッチング素子Ｍ２はゲート電圧ｇ２がローレベル“Ｌ”であるのに関係なく、オン状態となる。
【０１１９】
その後、インダクタ電流ＩＬが負荷１０からグランドへ向かって流れようとすると、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは正となり、第２のスイッチング素子Ｍ２はゲート電圧ｇ２がローレベルであるためオフ状態となる。したがって、負荷１０からグランドへ流れる無効電流をなくすことができる。
【０１２０】
軽負荷時１よりもさらに軽負荷になった図１２（ｃ）に示す軽負荷時２において、還流時に、ある期間、第２のスイッチング素子Ｍ２のゲート電圧ｇ２をローレベル“Ｌ”にする。そうすることで、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは負となり、第２のスイッチング素子Ｍ２はオン状態となる。
【０１２１】
その後、インダクタ電流ＩＬが負荷１０からグランドへ向かって流れようとすると、第１のスイッチング素子Ｍ１と第２のスイッチング素子Ｍ２との接続点の電位Ｖｘは正となり、第２のスイッチング素子Ｍ２はオフ状態となる。したがって、負荷１０からグランドへ向かって流れようとする無効電流をなくすことができる。
【０１２２】
軽負荷時においても比較的電流が大きい軽負荷時１では、第２のスイッチング素子Ｍ２の導通損失が大きいため、負荷電流が大きい領域で第２のスイッチング素子Ｍ２をオン状態にし、負荷電流がより小さな軽負荷時２では、第２のスイッチング素子Ｍ２の導通損失よりも第２のスイッチング素子Ｍ２をドライブする損失が大きいため、第２のスイッチング素子Ｍ２をオン状態にせず（ゲート電圧ｇ２を閾値電圧以上にせず）、動作させる。こうすることで、低電流領域での変換効率を改善できる。このように本実施形態によれば、図９に示す実施形態における第３のスイッチング素子Ｍ４がオンする期間の損失を回避することができ、かつ、その第３のスイッチング素子Ｍ４を用意しない分、チップ占有面積を小さくできる。
【０１２３】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【０１２４】
本発明は、以下の態様を含む。
【０１２５】
（付記１）
入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子を有するハイサイドスイッチング素子と、
前記誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と第３のスイッチング素子とを有するローサイドスイッチング素子と、
を備え、
前記ローサイドスイッチング素子における前記誘導性負荷に接続される端子にサージが印加されたとき、サージ電流は前記第３のスイッチング素子を介して前記基準電圧ラインへと放電されることを特徴とする半導体装置。
（付記２）
前記ローサイドスイッチング素子は、第１導電型の半導体層と、前記半導体層の表層部に設けられた第２導電型のソース層と、前記半導体層の表層部に前記ソース層に対して離間して設けられた第２導電型のドレイン層と、前記ソース層と前記ドレイン層の間で前記ドレイン層に接して設けられ前記ドレイン層よりも不純物濃度が低い第２導電型のドリフト層と、前記ドレイン層に接続された第１の主電極と、前記ソース層に接続された第２の主電極と、前記ソース層と前記ドリフト層との間の前記半導体層の表面上に絶縁膜を介して設けられたゲート電極と、を有し、
前記第２のスイッチング素子における前記ドリフト層の長さをＬ１、前記第３のスイッチング素子における前記ドリフト層の長さをＬ２とすると、Ｌ１＞Ｌ２であることを特徴とする付記１記載の半導体装置。
（付記３）
前記第３のスイッチング素子は、
前記ドレイン層、前記ドリフト層、前記ゲート電極下に形成されるチャネルおよび前記ソース層を介して前記第１の主電極と前記第２の主電極との間を結ぶ主電流経路と、
前記主電流経路に対して並列に前記第１の主電極と前記第２の主電極間に設けられ、前記サージにより活性化されサージ電流が流れるサージ電流経路と、
を有することを特徴とする付記２記載の半導体装置。
（付記４）
入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子を有するハイサイドスイッチング素子と、
前記誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と第３のスイッチング素子とを有するローサイドスイッチング素子と、
を備え、
前記第２のスイッチング素子のサイズは前記第３のスイッチング素子のサイズよりも大きく、
０＜（前記第３のスイッチング素子の閾値電圧）＜（前記第２のスイッチング素子の内蔵ダイオードのオン電圧）であり、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点の電位が、−（前記第３のスイッチング素子の閾値電圧）より大きくなると前記第３のスイッチング素子はオフし、前記接続点の電位が、−（前記第３のスイッチング素子の閾値電圧）より小さくなると前記第３のスイッチング素子はオンすることを特徴とする半導体装置。
（付記５）
前記第３のスイッチング素子のゲート電極とソース電極は電気的に短絡されていることを特徴とする付記４記載の半導体装置。
（付記６）
前記ローサイドスイッチング素子における前記誘導性負荷に接続される端子にサージが印加されたとき、サージ電流は前記第３のスイッチング素子を介して前記基準電圧ラインへと放電されることを特徴とする付記４または５に記載の半導体装置。
（付記７）
入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、
前記誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と、
を備え、
０＜（前記第２のスイッチング素子の閾値電圧）＜（前記第２のスイッチング素子の内蔵ダイオードのオン電圧）であり、
前記第２のスイッチング素子のゲート電圧が基準電位の場合に、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より大きくなると前記第２のスイッチング素子はオフし、前記接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より小さくなると前記第２のスイッチング素子はオンすることを特徴とする半導体装置。
【符号の説明】
【０１２６】
８…検出回路、１１…入力電圧ライン、２２，３２，４６，５４…ソース層、２３，３３，４９，５６…ドレイン層、２４，３４，４８，５５…ドリフト層、２７…第２の主電極、２８…第１の主電極、２９…ゲート電極、Ｍ１…第１のスイッチング素子、Ｍ２…第２のスイッチング素子、Ｍ３，Ｍ４…第３のスイッチング素子
【特許請求の範囲】
【請求項１】
入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、
前記誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と、
を備え、
０＜（前記第２のスイッチング素子の閾値電圧）＜（前記第２のスイッチング素子の内蔵ダイオードのオン電圧）であり、
前記第２のスイッチング素子のゲート電圧が基準電位の場合に、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より大きくなると前記第２のスイッチング素子はオフし、前記接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より小さくなると前記第２のスイッチング素子はオンすることを特徴とする半導体装置。
【請求項２】
前記第２の素子は、
第１導電型の半導体層と、
前記半導体層の表層部に設けられた第２導電型のソース層と、
前記半導体層の表層部に前記ソース層に対して離間して設けられた第２導電型のドレイン層と、
前記ソース層と前記ドレイン層の間で前記ドレイン層に接して設けられ前記ドレイン層よりも不純物濃度が低い第２導電型のドリフト層と、
前記ドレイン層に接続された第１の主電極と、
前記ソース層に接続された第２の主電極と、
前記ソース層と前記ドリフト層との間の前記半導体層の表面上に絶縁膜を介して設けられたゲート電極と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項１】
入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、
前記誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と、
を備え、
０＜（前記第２のスイッチング素子の閾値電圧）＜（前記第２のスイッチング素子の内蔵ダイオードのオン電圧）であり、
前記第２のスイッチング素子のゲート電圧が基準電位の場合に、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より大きくなると前記第２のスイッチング素子はオフし、前記接続点の電位が、−（前記第２のスイッチング素子の閾値電圧）より小さくなると前記第２のスイッチング素子はオンすることを特徴とする半導体装置。
【請求項２】
前記第２の素子は、
第１導電型の半導体層と、
前記半導体層の表層部に設けられた第２導電型のソース層と、
前記半導体層の表層部に前記ソース層に対して離間して設けられた第２導電型のドレイン層と、
前記ソース層と前記ドレイン層の間で前記ドレイン層に接して設けられ前記ドレイン層よりも不純物濃度が低い第２導電型のドリフト層と、
前記ドレイン層に接続された第１の主電極と、
前記ソース層に接続された第２の主電極と、
前記ソース層と前記ドリフト層との間の前記半導体層の表面上に絶縁膜を介して設けられたゲート電極と、
を有することを特徴とする請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−８４９９２（Ｐ２０１３−８４９９２Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１３−８２６５（Ｐ２０１３−８２６５）
【出願日】平成２５年１月２１日（２０１３．１．２１）
【分割の表示】特願２０１０−２２７２９７（Ｐ２０１０−２２７２９７）の分割
【原出願日】平成２０年７月１６日（２００８．７．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２５年１月２１日（２０１３．１．２１）
【分割の表示】特願２０１０−２２７２９７（Ｐ２０１０−２２７２９７）の分割
【原出願日】平成２０年７月１６日（２００８．７．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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