【課題】信頼性に優れた半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子とを備えている。０＜（第２のスイッチング素子の閾値電圧）＜（第２のスイッチング素子の内蔵ダイオードのオン電圧）である。第２のスイッチング素子のゲート電圧が基準電位の場合に、第１のスイッチング素子と第２のスイッチング素子との接続点の電位が、−（第２のスイッチング素子の閾値電圧）より大きくなると第２のスイッチング素子はオフし、接続点の電位が、−（第２のスイッチング素子の閾値電圧）より小さくなると第２のスイッチング素子はオンする。 （もっと読む）

【課題】入力電源電圧の動作保証範囲が大きいとしても当該電圧変動の影響を抑制して正常に過電流保護を図るようにした過電流保護回路を提供する。
【解決手段】支持基板１０が第１半導体層１１および第２半導体層１２を絶縁層１３で挟んで構成されている。第１半導体層１１上には絶縁膜１４を介してフィールドプレート抵抗膜２０が形成されている。可変電流源ＩＳが、ゲート電極１９からドレイン電極１７にかけて絶縁膜１４上に沿って形成されたフィールドプレート抵抗膜２０（フィールドプレート抵抗Ｒ１およびＲ２）に生じるノードＮ１の電圧に応じて出力電流値を変更してセンス抵抗Ｒｓの検出電圧Ｖ２を補正する。 （もっと読む）

【課題】信頼性と電気的特性の確保を両立した半導体装置を提供する。
【解決手段】同一の半導体基板１上に形成されたパワーＭＯＳＦＥＴと保護回路を備える。パワーＭＯＳＦＥＴがトレンチゲート縦型ＰチャネルＭＯＳＦＥＴであって、そのゲート電極６の導電型をＰ型とする。また、保護回路がプレーナゲート横型オフセットＰチャネルＭＯＳＦＥＴを備え、そのゲート電極１０の導電型をＮ型とする。これらゲート電極６とゲート電極１０は別工程で形成される。 （もっと読む）

【課題】半導体集積回路装置のＥＳＤ耐量を向上する。
【解決手段】半導体集積回路装置７０には、電源回路１、内部回路２、電流源３、２入力ＮＡＮＤ回路４、コンデンサＣ１、ダイオードＤ１、出力トランジスタＭＤＴ１、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。電流源３、コンデンサＣ１、及び２入力ＮＡＮＤ回路４は、端子ＰＶｏに（＋）ＥＳＤが印加されたとき、２入力ＮＡＮＤ回路４の出力側のノードＮ３の信号レベルを“Ｈｉｇｈ”レベルにして、出力トランジスタＭＤＴ１をオンさせてＥＳＤの電荷を低電位側電源Ｖｓｓ側に逃がす。 （もっと読む）

【課題】ＭＯＳ型トランジスタの静電保護回路が必須であり、一般的には被保護端子に比較的大きなＭＯＳトランジスタのドレインを接続し、第一の電源にゲートとソースを接続していたが、しかし、プロセスの微細化に伴い、年々その閾値が低下しており、応用によっては高温時のリーク量が無視できない状況になってきた。
【解決手段】ＭＯＳ型トランジスタとＰＮ接合からなる静電破壊保護回路において、ＭＯＳ型トランジスタのドレインを被保護端子に接続し、ゲートを第一の電源端子に接続するとともに、ソースをＰＮ接合を順方向に介して第一の電源端子に接続する。 （もっと読む）

【課題】本発明は、電力供給を要することなく、静電パルス等の印加によってオープンドレイン形式の出力トランジスタが意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能な静電破壊保護回路を提供することを目的とする。
【解決手段】本発明に係る保護回路は、アノードがゲート信号入力端に接続され、カソードが出力トランジスタＮ１のゲートに接続されたダイオードＤ１と；一端が前記ゲート信号入力端に接続され、他端が接地端に接続された抵抗Ｒ１と；エミッタが出力トランジスタＮ１のゲートに接続され、ベースが抵抗Ｒ１の一端に接続され、コレクタが接地端に接続されたｐｎｐ型バイポーラトランジスタＱｐ１と；を有して成る構成とされている。 （もっと読む）

【課題】高電圧電源を含む微小電子回路内で動作する脆弱なデバイスを高電圧による過剰なストレスから保護するシステムを提供すること。
【解決手段】このシステムは、出力アップ中、出力ダウン中、および多電源システムの低電圧電源がないときに、脆弱なデバイスが故障するのを防ぐ。このシステムは、回路の出力アップ、回路の出力ダウン、および低電圧電源がないときを検出し、検出した後で制御信号を生成するように構成された低電圧電源検出回路を備える。このシステムはさらに、回路の出力アップ中、回路の出力ダウン中、および低電圧電源がないときに、低電圧電源検出回路から受け取った制御信号に応答してトリクル電流を提供して脆弱なデバイスの導電チャネルを維持するように構成された制御型電流ミラー・デバイスを備える。 （もっと読む）

【課題】 静電保護回路のトリガ電流が流れる経路の寄生容量を小さくし、これにより当該静電保護回路の誤動作を防止する。
【解決手段】 本発明による半導体装置は、Ｐ型半導体基板１に形成されたＮウェル５と、Ｎウェル５に形成されたＮ^＋拡散層６及びＰ^＋拡散層７と、Ｐ型半導体基板１のＮウェル５以外の部分に形成されたＮ^＋拡散層８及びＰ^＋拡散層９と、トリガ回路として機能するＮＭＯＳトランジスタ１３とを備えている。Ｐ^＋拡散層７は、Ｉ／Ｏパッド１０に接続され、Ｐ^＋拡散層９は、接地端子１２に接続されている。ＮＭＯＳトランジスタ１３は、Ｉ／Ｏパッド１０にサージが印加されたとき、Ｎウェル５からトリガ電流を引き出す役割をする。ＮＭＯＳトランジスタ１３は、抵抗素子３１を介してＮ^＋拡散層６に接続されている。 （もっと読む）

【課題】 静電保護回路と終端回路を小面積で実現可能な半導体装置を提供する。
【解決手段】 信号端子ＩＮから入力バッファＢｕｆに至る信号ノードＮＤ１と電源電圧ノードＶＤＤとの間に静電保護機能を備えたＰＭＯＳトランジスタＭＰ１を設け、更に、ＰＭＯＳトランジスタＭＰ１のゲートに参照電圧Ｖｒｅｆｐを供給する電圧生成回路ＶＧ＿ｐを設け、電圧生成回路ＶＧ＿ｐによって参照電圧Ｖｒｅｆｐを制御し、ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間の抵抗値を設定する。これによって、ＰＭＯＳトランジスタＭＰ１は、静電保護機能に加え、信号端子ＩＮに接続される伝送線路等の特性インピーダンスに応じて抵抗値を設定可能な終端抵抗として機能させることが可能になる。 （もっと読む）

垂直絶縁ゲート電界効果パワー・トランジスタ（３）は、２つのトランジスタ・セル（ＴＣ３）の間毎の境界において周辺ゲート構造（Ｇ３１，Ｇ３２）を有する複数の並列のトランジスタ・セル（ＴＣ３）を有する。ゲート構造（Ｇ３１，Ｇ３２）は、独立して動作可能となるように互いに絶縁された第１（Ｇ３１）および第２（Ｇ３２）のゲートを含む。第１のゲート（Ｇ３１）は、トレンチ・ゲート（２１，２２）であり、第２のゲート（Ｇ３２）は、少なくとも絶縁平面状ゲート部分（１３，１４）を有する。第１（Ｇ３１）および第２（Ｇ３２）のゲートが同時に動作することによって、デバイス（３）のソース領域（１６）とドレイン領域（１２）の間に伝導チャネル（２３ｃ，２３ｂ）が形成される。デバイス（３）は、トレンチ・ゲート・デバイスのオン状態抵抗値に近づくオン状態抵抗値を有し、スイッチング性能がＤＭＯＳデバイスより良好であり、安全動作領域がトレンチ・ゲート・デバイスより良好である。デバイス（３）は、安定化出力電圧を供給するための回路構成（５０）（図１４）中でロー側パワー・トランジスタ（６）と直列に接続されたハイ側パワー・トランジスタとすることができる。デバイス（３）は、負荷（Ｌ）に電流を供給するための回路構成（６０）（図１５）中でスイッチとすることもできる。これらの回路構成（５０，６０）は、第１のゲート（Ｇ３１）用の電極（Ｇ３１１）に、供給される固定電位を加えるための端子（Ｖｃｃ，Ｖ_Ｆ）と、第２のゲート（Ｇ３２）用の電極（Ｇ３２１）に変調電位を加えるためのゲート・ドライバ回路（５７３、６７３）とを含む。
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ＩＣの高電圧耐性Ｉ／Ｏ回路と共に使用する為のＥＳＤ保護回路（２０１）である。この回路は、Ｉ／Ｏパッドから相対的に小さいブースト電圧バス（ＢＯＯＳＴ：バス）への小型のＥＳＤダイオード（２１７）を設けることで実現できる。このブーストバスを使用して、トリガ回路（２０３）に電力を供給する。このトリガ回路の電流消費は最小なので、ＥＳＤの際にこの経路に流れる電流はほんのわずかである。ダイオードの電圧は降下するが、Ｉ／Ｏパッドからトリガ回路（２０３）へのＩＲ電圧降下はわずかで済む。トリガ回路（２０３）が相対的に大きいカスケード接続されたクランプ型ＮＭＯＳＦＥＴ（２０７、２０９）を制御する。最終的には、クランプ型ＮＭＯＳＦＥＴの両方のゲート‐ソース間電圧（ＶＧＳ）が高まるので、カスケード接続されたクランプ型ＮＭＯＳＦＥＴ（２０７、２０９）の導電性が高まる。これにより、ＮＭＯＳＦＥＴ（２０７、２０９）の各々のオン抵抗が小さくなり、よってＥＳＤ性能が改善し、強固なＥＳＤ保護回路の実装に要するレイアウト面積が小さくなる。
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負の信号スイングを有する入力信号（ｓ（ｔ））を受け取るための信号入力端（１）に接続可能なレベル・シフタ（１５）を備える装置（１０）。レベル・シフタ（１５）は、正の信号スイングを有する出力信号（ｒ（ｔ））を提供するために、入力信号（ｓ（ｔ））のＤＣシフトを提供する。レベル・シフタ（１５）は、第１の入力端（１１）、第２の入力端（１２）、および出力端（１３）を有する増幅器（１７）を備える。第１のコンデンサ（Ｃ１）、第２のコンデンサ（Ｃ２）、基準電圧源（１６）、およびスイッチとして働くトランジスタ（１４；７４）は以下のように回路網に構成されている。すなわち、第１のコンデンサ（Ｃ１）が信号入力端（１）と第１の入力端（１１）との間に配置され、第２のコンデンサ（Ｃ２）が出力端（１３）と第１の入力端（１１）との間のフィードバック・ループ（１８）中に配置され、基準電圧源（１６）が第２の入力端（１２）に接続されている。トランジスタ（１４）は、第２のコンデンサ（Ｃ２）を橋絡する枝路（１９）中に配置され、それによって、レベル・シフタ（１５）が時々リセットされることを可能にするために、制御信号（ＣＮＴＲＬ）がトランジスタ（１４）のゲート（１４．１）に印加可能になっている。
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