【課題】性能のばらつきが小さな半導体装置を提供する。
【解決手段】この半導体装置は、ノードＮ１，Ｎ２間に直列接続された第１のスイッチング素子（高耐圧のトランジスタＱ１）および第２のスイッチング素子（抵抗素子Ｒ１および低耐圧のトランジスタＱ２）と、第２のスイッチング素子に並列接続された第３のスイッチング素子（低耐圧のトランジスタＱ３）とを含む。トランジスタＱ２をオンさせるとトランジスタＱ１がオンし、さらにトランジスタＱ３をオンさせるとノードＮ１，Ｎ２間が導通状態になる。したがって、オン抵抗値の高い第１のスイッチング素子をオンさせて高耐圧のトランジスタＱ１をオンさせるので、ターンオン時間のばらつきが小さくなる。 （もっと読む）

【課題】突入電流を抑制できるとともに、チップ面積の増大を抑制することのできる半導体集積回路装置を提供する。
【解決手段】本実施形態の半導体集積回路装置は、ソースが入力電源線に接続され、ドレインが出力電源線に接続され、ゲートが第１制御線に接続された少なくとも１つの第１トランジスタと、ソースが前記入力電源線に接続され、ドレインが前記出力電源線に接続され、ゲートが第２制御線に接続された少なくとも１つの第２トランジスタと、前記第１制御線を駆動する第１バッファと、前記第１制御線を介して入力される制御信号を受け、前記第２制御線を駆動する第２バッファと、前記第１制御線を複数個に分割しかつこれらの分割された第１制御線間を接続するように設けられた複数のトランスファゲートと、を備えている。 （もっと読む）

【課題】静電破壊に対する耐性を向上させることが可能な集積回路を提供する。
【解決手段】バイアス回路４は、増幅トランジスタＭ１が増幅を行えるようにバイアス電圧ＢＡ１を設定し、静電保護回路２は、増幅トランジスタＭ１にかかる電圧に基づいて、増幅トランジスタＭ１がオフするように増幅トランジスタＭ１のバイアス電圧ＢＡ１を設定し、切替回路３は、電源の供給状態に基づいて、増幅トランジスタＭ１のバイアス電圧ＢＡ１を切り替える。 （もっと読む）

【課題】 ＥＳＤ耐量の低いパス及びその原因素子を安易且つ良好に特定できる検証方法及び検証装置を提供する。
【解決手段】 設計用回路データから２つの検証対象端子とその間に接続される検証対象素子を特定し、電流方向を設定し、検証対象素子の夫々を識別情報、電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を備える素子シンボルで表した等価回路データを作成し、２ノード間の特性情報及び耐量情報を記憶可能な分岐点シンボルを用い、検証対象端子に対応する分岐点シンボルを頂点とし、等価回路データをツリー構造データに変換し、素子シンボル情報に基づいて分岐点シンボル情報を作成し、頂点の分岐点シンボルの耐量情報が基準耐量以下の場合に、耐量情報に基づいて耐性が最も低い最低耐量経路と耐量制限シンボルを特定し、当該耐量制限シンボルに対応する設計用回路データの素子を特定する。 （もっと読む）

【課題】バラスト抵抗の幅を広げることなく、バラスト抵抗の許容電流量を大きくする
【解決手段】バラスト抵抗２００を構成する抵抗２１０の少なくとも一つは、第１抵抗２１２及び第２抵抗２１４を有している。第１抵抗２１２は、保護素子１００内で電流が流れる方向である第１の方向（図１ではＸ方向）に延伸している。第２抵抗２１４は、第１抵抗２１２に並列に接続され、第１の方向に延伸している。そして第２抵抗２１４は、第１抵抗２１２と同一直線上に位置している。 （もっと読む）

【課題】複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置、および当該半導体装置の駆動方法を提供する。
【解決手段】互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、出力トランジスタごとに設けられ第１の制御信号を供給する駆動回路と、第１の制御信号に含める出力トランジスタのコンダクタンスの情報を有するデータを記憶するメモリと、メモリにデータを入力するための第１の外部入力端子と、各駆動回路に出力トランジスタを１つずつ入れ替わり導通させる第２の制御信号を入力するための第２の外部入力端子とを備え、各駆動回路は、メモリに記憶されている駆動対象の出力トランジスタについてのデータを読み出して、コンダクタンスの情報を含む第１の制御信号を生成する。 （もっと読む）

【課題】半導体素子が有する寄生容量や寄生インダクタンスによる電力の損失を抑えるこ
とが出来る、整流回路の提供を課題とする。
【解決手段】入力された交流電圧の振幅に従い、前段の回路と該整流回路の間におけるイ
ンピーダンスを整合または不整合にする。入力される交流電圧が規定の振幅以下である場
合は、インピーダンスを整合にし、該交流電圧をそのまま整流回路に印加する。逆に入力
される交流電圧が規定の振幅よりも大きい場合は、インピーダンスを不整合にし、反射に
より該交流電圧の振幅を小さくしてから整流回路に印加する。 （もっと読む）

【課題】本発明は、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
【解決手段】本発明は、ｎ型の半導体基板３と、半導体基板３の一面に形成し、接続する負荷に電力を供給する電力素子１と、ｎ型のソース・ドレイン領域を有するＭＯＳトランジスタ２ｃを少なくとも１つ含む回路素子２と、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４と、半導体基板３および半導体層４と接続する外部回路とを備えている。外部回路は、電源と、電源に一端を接続する抵抗素子と、抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオードとを有し、抵抗素子の他端に半導体層４を接続する。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子とを備えている。０＜（第２のスイッチング素子の閾値電圧）＜（第２のスイッチング素子の内蔵ダイオードのオン電圧）である。第２のスイッチング素子のゲート電圧が基準電位の場合に、第１のスイッチング素子と第２のスイッチング素子との接続点の電位が、−（第２のスイッチング素子の閾値電圧）より大きくなると第２のスイッチング素子はオフし、接続点の電位が、−（第２のスイッチング素子の閾値電圧）より小さくなると第２のスイッチング素子はオンする。 （もっと読む）

【課題】耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】複数のｐＭＯＳトランジスタ１１，１２を直列に接続した第１の回路ブロック１と、複数のｎＭＯＳトランジスタ２１，２２を直列に接続した第２の回路ブロック２とを備え、少なくとも１つの前記ｐＭＯＳトランジスタ１２のゲート及び／又は少なくとも１つの前記ｎＭＯＳトランジスタ２１のゲートを入力端子Ｖｉｎに接続し、少なくとも１つの他のｐＭＯＳトランジスタ１１のゲート及び／又は少なくとも１つの他のｎＭＯＳトランジスタ２２のゲートに、オン電圧を印加する半導体回路。 （もっと読む）

【課題】本発明は、静電気検出回路を提供することを目的とする。
【解決手段】本発明の静電気検出回路は、電源線と接地線との間に直列に接続されているレジスター及びスイッチユニットを備え、前記電源線に静電気が存在する場合、前記スイッチユニットはオンされて、前記レジスターの両端に検出電圧が生じ、前記検出電圧は、静電気保護回路を動作させて静電気を除去するか、又は制御回路を動作させてデータを保存する。 （もっと読む）

【課題】ＥＳＤの影響を効果的に抑制する保護回路を提供すること。またＥＳＤの影響が効果的に抑制された半導体装置を提供すること。
【解決手段】保護回路は、少なくとも２つの保護ダイオードを有し、当該保護ダイオードを、チャネルを形成する半導体層を挟んで対向する２つのゲートを有するトランジスタで構成する。さらに当該トランジスタのゲートの一方に、固定電位が入力される構成とすればよい。 （もっと読む）

【課題】静電気放電が印加されたときの熱破壊を抑制すること。
【解決手段】半導体装置１の半導体活性層１６には、ｎ型領域２３とｐ型領域２６とｎ型の埋込み領域３０が形成されている。ｎ型領域２３は、カソード電極Ｋに電気的に接続している。ｐ型領域２６は、アノード電極Ａに電気的に接続している。埋込み領域３０は、半導体活性層１６のうちのｐ型領域２６の裏面側の少なくも一部を含むように形成されており、ｐ型領域２６の裏面に接触しているとともに、不純物濃度が半導体活性層１６の不純物濃度よりも濃い。 （もっと読む）

【課題】ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供する。
【解決手段】基板１０と、基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子１４０と、基板上に配置され、能動素子のドレイン端子電極と出力端子との間に接続され、負性抵抗の絶対値に等しい抵抗値を有する抵抗Ｒと、抵抗Ｒに並列に接続され、高周波負性抵抗発振の発振周波数に同調するインダクタンスＬとキャパシタンスＣからなるタンク回路とからなる安定化回路１２０とを備え、安定化回路１２０は、発振周波数に、インダクタンスＬとキャパシタンスＣからなる共振周波数を同調することによって、発振周波数において、抵抗Ｒによって負性抵抗をキャンセルする半導体装置。 （もっと読む）

【課題】過電流に対して内部回路を保護する半導体集積回路装置を提供することを目的としている。
【解決手段】多層配線構造を有する半導体集積回路装置であって、半導体集積回路装置の内部にある内部回路と半導体集積回路装置の外部にある外部回路とを接続するために半導体集積回路装置の内部に設けられたパッドパターンにおいて、第１の配線層と、第１の配線層が形成されている層とは別の層に形成されている第２の配線層と、第１の配線層と第２の配線層を接続するビアと、を備え、第２の配線層にヒューズパターンが形成されており、ヒューズパターンを経由して内部回路と外部回路とを電気的に接続する。 （もっと読む）

【課題】低消費電力化及び回路面積の削減を図れるようにした半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、電源端子と接地端子の間に接続されたＭＯＳトランジスタと、ＭＯＳトランジスタのドレインとゲートの間に接続された第１のダイオードと、ＭＯＳトランジスタのドレインとゲートの間に第１のダイオードと互いの順方向が逆向きに直列に接続された第２のダイオードと、ＭＯＳトランジスタのドレインとゲートの間に第１及び第２のダイオードと直列に接続されたキャパシタとを備えている。 （もっと読む）

【課題】高品質な半導体装置を提供する。
【解決手段】第１の絶縁膜１１１、第１の電極１１２、第２の絶縁膜１１３、及び第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部１００からのデータを受信し、記憶部にデータを供給する端子１５と、第１の絶縁膜、第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ１６ａ、一端が第１のトランジスタの電流経路の他端に接続され、他端が端子に接続される第１の抵抗素子１６ｂ、一端が端子及び第１の抵抗素子の他端に接続される第２の抵抗素子１６ｃ及び、ゲート構造を有し、電流経路の一端が第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される第２導電型の第２のトランジスタ１６ｄを含む第１の回路１６と、を備える。 （もっと読む）