半導体回路
【課題】耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】複数のｐＭＯＳトランジスタ１１，１２を直列に接続した第１の回路ブロック１と、複数のｎＭＯＳトランジスタ２１，２２を直列に接続した第２の回路ブロック２とを備え、少なくとも１つの前記ｐＭＯＳトランジスタ１２のゲート及び／又は少なくとも１つの前記ｎＭＯＳトランジスタ２１のゲートを入力端子Ｖｉｎに接続し、少なくとも１つの他のｐＭＯＳトランジスタ１１のゲート及び／又は少なくとも１つの他のｎＭＯＳトランジスタ２２のゲートに、オン電圧を印加する半導体回路。
【解決手段】複数のｐＭＯＳトランジスタ１１，１２を直列に接続した第１の回路ブロック１と、複数のｎＭＯＳトランジスタ２１，２２を直列に接続した第２の回路ブロック２とを備え、少なくとも１つの前記ｐＭＯＳトランジスタ１２のゲート及び／又は少なくとも１つの前記ｎＭＯＳトランジスタ２１のゲートを入力端子Ｖｉｎに接続し、少なくとも１つの他のｐＭＯＳトランジスタ１１のゲート及び／又は少なくとも１つの他のｎＭＯＳトランジスタ２２のゲートに、オン電圧を印加する半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを組み合わせたＣＭＯＳ等の半導体回路に係り、特に、耐放射線特性に優れた半導体回路に関するものである。
【背景技術】
【０００２】
従来、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを組み合わせた半導体回路、例えば、インバータ、バッファ、ＮＡＮＤやＮＯＲ等は、様々な電子機器に搭載され、幅広く使用されている。
このような半導体回路として、例えば、特開２００２−２６１５９７号公報（特許文献１）に示されるものがある。
上記特許文献１には、１つのｐＭＯＳトランジスタと１つのｎＭＯＳトランジスタとを直列に接続し、その接続点を出力端子に接続するとともに、互いのゲートを共通の入力端子に接続したインバータが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２６１５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記特許文献１に開示されているような半導体回路を組み込んだ電子回路を宇宙空間のように、自然放射線よりも強い放射線を受ける環境下で動作させた場合、放射線の入射により、オフ状態のＭＯＳトランジスタが過渡的にオン状態となり、一時的に回路が短絡し、出力電圧が変動してしまうという不具合が生ずる。
この出力電圧の変動は、データが反転するソフトエラーの原因となり、電子機器の誤動作を招くという問題があった。
【０００５】
本発明は、上記問題を解決するためになされたもので、耐放射線特性の優れた半導体回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は以下の手段を採用する。
本発明の参考例は、一のｐＭＯＳトランジスタ又は一のｐＭＯＳトランジスタを備えた並列回路に、少なくとも１つの他のｐＭＯＳトランジスタ又は少なくとも１つの他のｐＭＯＳトランジスタを備えた並列回路を直列に接続するとともに、前記ｐＭＯＳトランジスタ及び前記他のｐＭＯＳトランジスタのゲートに共通の信号が入力される第１の回路ブロック、及び／又は、一のｎＭＯＳトランジスタ又は一のｎＭＯＳトランジスタを備えた並列回路に、少なくとも１つの他のｎＭＯＳトランジスタ又は少なくとも１つの他のｎＭＯＳトランジスタを備えた並列回路を直列に接続するとともに、前記ｎＭＯＳトランジスタ及び前記他のｎＭＯＳトランジスタのゲートに共通の信号が入力される第２の回路ブロックを備える半導体回路。
【０００７】
このように、通常の回路構成において、一のｐＭＯＳトランジスタ又は一のｐＭＯＳトランジスタを備えた並列回路、或いは、一のｎＭＯＳトランジスタ又は一のｎＭＯＳトランジスタを備えた並列回路に、それらと同一の動作をする他のＭＯＳトランジスタ又は他のＭＯＳトランジスタを含む並列回路を直列に接続することにより、放射線の影響により１つのＭＯＳトランジスタがオフ状態からオン状態に一時的に変化した場合でも、他のＭＯＳトランジスタの作用により、回路の短絡を防止することが可能となる。
上記ｐＭＯＳトランジスタのゲートに入力される信号とｎＭＯＳトランジスタのゲートに入力される信号とは、共通の信号でもよく、異なる信号でも良い。例えば、インバータやバッファ等の半導体回路であれば、共通の信号となり、一方、例えば、ＮＡＮＤ回路やＮＯＲ回路などの半導体回路であれば、異なる信号となり得る。
本発明の半導体回路の一例として、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、及びＥｘＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ；エクスクルーシブ・オア）ゲート等の論理ゲートや、フリップフロップ、ラッチ等の順序回路、メモリ等の記憶回路が挙げられる。
また、ｐＭＯＳトランジスタと他のｐＭＯＳトランジスタとを直列に接続する際には、その間に、他の要素（例えば、ＭＯＳトランジスタや抵抗等）を介していても良い。ｎＭＯＳトランジスタにおいても同様である。
また、上記半導体回路において、ｐＭＯＳトランジスタの個数と、ｎＭＯＳトランジスタの個数とが異なっていても良い。つまり、ｐＭＯＳトランジスタの個数が、ｎＭＯＳトランジスタの個数より多くても良く、少なくても良い。
【０００８】
本発明の参考例は、複数のｐＭＯＳトランジスタを直列又は一のｐＭＯＳトランジスタを備えた並列回路に接続した第１の回路ブロックと、複数のｎＭＯＳトランジスタを直列又は一のｎＭＯＳトランジスタを備えた並列回路に接続した第２の回路ブロックとを備え、前記第１の回路ブロックと前記第２の回路ブロックとの接続点を出力端子に接続するとともに、全ての前記ｐＭＯＳトランジスタのゲート及び全ての前記ｎＭＯＳトランジスタのゲートを共通の入力端子に接続する半導体回路を提供する。
【０００９】
複数のｐＭＯＳトランジスタと複数のｎＭＯＳトランジスタとを共通の入力端子に接続するため、放射線の入射により、本来ならオフ状態である１つのＭＯＳトランジスタがオン状態になったとしても、オフ状態である他のＭＯＳトランジスタによって、回路の短絡を回避することが可能となる。
ここで、宇宙空間において、２つ以上の放射線の粒子が当該発明のような半導体回路等の大きさの半導体装置に入射する確率は、ゼロに極めて近いことが知られている。このことから、放射線の入射により、オン状態となるトランジスタは、多くても１つとなる。
従って、本発明に係る半導体回路では、第１及び第２の回路ブロックのそれぞれが、少なくとも２つのＭＯＳトランジスタを備えていれば良い。
【００１０】
本発明は、複数のｐＭＯＳトランジスタを直列に接続した、又は一のｐＭＯＳトランジスタを備えた複数の並列回路に前記複数のｐＭＯＳトランジスタを直列に接続した、又は前記一のｐＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第１の回路ブロックと、複数のｎＭＯＳトランジスタを直列に接続した、又は一のｎＭＯＳトランジスタを備えた複数の並列回路に前記複数のｎＭＯＳトランジスタを直列に接続した、又は前記一のｎＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第２の回路ブロックとを備え、少なくとも１つの前記ｐＭＯＳトランジスタのゲート及び／又は少なくとも１つの前記ｎＭＯＳトランジスタのゲートを入力端子に接続し、少なくとも１つの他のｐＭＯＳトランジスタのゲート及び／又は少なくとも１つの他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路を提供する。
【００１１】
本発明は、少なくとも１つのｐＭＯＳトランジスタと一のｐＭＯＳトランジスタを備えた少なくとも１つの並列回路とを直列に接続した第１の回路ブロックと、少なくとも１つのｎＭＯＳトランジスタと一のｎＭＯＳトランジスタを備えた少なくとも１つの並列回路とを直列に接続した第２の回路ブロックとを備え、少なくとも１つの前記ｐＭＯＳトランジスタのゲート、及び／又は、少なくとも１つの前記ｎＭＯＳトランジスタのゲートを入力端子に接続し、少なくとも１つの他のｐＭＯＳトランジスタのゲート、及び／又は、少なくとも１つの他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路を提供する。
【００１２】
本発明によれば、ゲートが入力端子に接続されたＭＯＳトランジスタについては、入力端子に印加される入力信号に応じて駆動する。
一方、その他のＭＯＳトランジスタは、オン電圧が印加されることにより、一定の抵抗値を持つ抵抗素子として作用する。
これにより、放射線の入射によって、オフ状態のＭＯＳトランジスタがオン状態となったとしても、上記抵抗素子の働きにより、電流を抑制することが可能となるため、出力電圧の低下を抑制することができる。
更に、抵抗素子として、ＭＯＳトランジスタのオン抵抗を用いることにより、製造工程において、基板上に形成するＭＯＳトランジスタの個数を増加させれば足り、複雑な設計変更等を行わずとも簡単に製造することが可能となる。
【００１３】
上記発明の半導体回路の一例として、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、及びＥｘＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ；エクスクルーシブ・オア）ゲート等の論理ゲートや、フリップフロップ、ラッチ等の順序回路、メモリ等の記憶回路が挙げられる。
また、ｐＭＯＳトランジスタと他のｐＭＯＳトランジスタとを直列に接続する際には、その間に、他の要素（例えば、ＭＯＳトランジスタや抵抗等）を介していても良い。ｎＭＯＳトランジスタにおいても同様である。
また、上記半導体回路において、ｐＭＯＳトランジスタの個数と、ｎＭＯＳトランジスタの個数とが異なっていても良い。つまり、ｐＭＯＳトランジスタの個数が、ｎＭＯＳトランジスタの個数より多くても良く、少なくても良い。
【００１４】
本発明は、複数のｐＭＯＳトランジスタを直列に接続した、又は一のｐＭＯＳトランジスタを備えた複数の並列回路に前記複数のｐＭＯＳトランジスタを直列に接続した、又は前記一のｐＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第１の回路ブロックと、複数のｎＭＯＳトランジスタを直列に接続した、又は一のｎＭＯＳトランジスタを備えた複数の並列回路に前記複数のｎＭＯＳトランジスタを直列に接続した、又は前記一のｎＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第２の回路ブロックとを備え、前記第１の回路ブロックと前記第２の回路ブロックとの接続点を出力端子に接続するとともに、少なくとも１つの前記ｐＭＯＳトランジスタのゲート及び少なくとも１つの前記ｎＭＯＳトランジスタのゲートを共通の入力端子に接続し、他のｐＭＯＳトランジスタのゲート及び他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路を提供する。
【００１５】
本発明の半導体回路において、前記ｐＭＯＳトランジスタのオン抵抗と前記ｎＭＯＳトランジスタのオン抵抗とは、略同じ値であることが好ましい。
或いは、本発明の半導体回路において、ゲートにオン電圧が印加される前記ＭＯＳトランジスタのオン抵抗は、前記ゲートが入力端子に接続される前記ＭＯＳトランジスタのオン抵抗よりも高いことが好ましい。
【００１６】
全てのＭＯＳトランジスタのオン抵抗を略同じにする場合には、第１の回路ブロックと第２の回路ブロックの応答速度や、回路内に流れる電流の値等をバランスよく保つことが可能となる。これにより、安定した動作を実現させることができ、いずれのＭＯＳトランジスタに放射線が入射した場合においても、出力電圧の変動を一様に留めることが可能となる。
ここで、「略同じ値」とは、例えば、製造工程において、全てのＭＯＳトランジスタを一様に形成した場合に、各ＭＯＳトランジスタのオン抵抗が、製造によるばらつきの範囲内にあることをいう。
【００１７】
また、抵抗素子として作用するＭＯＳトランジスタのオン抵抗を入力信号により駆動されるＭＯＳトランジスタのオン抵抗よりも高くする場合には、放射線の入射に起因して流れる電流を更に低減させることが可能となり、出力変動を更に抑制することができる。
【００１８】
本発明の半導体回路において、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタは、半導体基板上に形成された絶縁膜に形成され、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタの各々は、前記絶縁膜まで達する厚みを有する絶縁膜により、互いに離隔されていることが好ましい。
【００１９】
このように、耐放射線性に優れたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を採用し、更に、絶縁膜により、各ＭＯＳトランジスタを互いに離隔するので、放射線の入射により発生した電荷が隣のＭＯＳトランジスタへ移動して、隣のＭＯＳトランジスタをオンさせてしまうといった悪影響を抑制することが可能となる。これにより、耐放射線特性を高めることができる。
【００２０】
本発明の半導体回路において、前記ｎＭＯＳトランジスタのボディ領域及び前記ｐＭＯＳトランジスタのボディ領域は、フローティングボディであることが好ましい。
【００２１】
例えば、ＭＯＳトランジスタのボディ領域をフローティングボディとしない場合、ボディ領域の電位を固定するための経路が存在する。この場合、放射線が入射すると、この経路により、出力電圧が変動することとなる。
従って、各ＭＯＳトランジスタのボディ領域をフローティングボディとし、上記経路を除去することにより、放射線の入射による出力変動を更に低減させることが可能となり、耐放射線特性を更に向上させることができる。
【００２２】
本発明は、上記のいずれかに記載の半導体回路を備えた電子機器を提供する。
【発明の効果】
【００２３】
本発明の半導体回路によれば、放射線の入射に起因する一時的な回路の短絡を防止するので、出力の変動を抑制することが可能となり、ソフトエラーの発生を防止することができる。これにより、耐放射線特性に優れた半導体回路を実現することが可能となり、この半導体回路が搭載された電子機器の信頼性の向上を図ることができるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係るＣＭＯＳインバータの回路図である。
【図２】図１に示したＣＭＯＳインバータの断面を模式的に示した図である。
【図３】図２に示したＣＭＯＳインバータにおいて、放射線が入射した場合のＣＭＯＳインバータの状態並びに動作について示した図である。
【図４】（ａ）は、周知のＮＡＮＤ回路の一構成例、（ｂ）及び（ｃ）は、本発明の第１の実施形態に係るＮＡＮＤ回路の一構成例を示した図である。
【図５】（ａ）は、周知のＮＯＲ回路の一構成例、（ｂ）及び（ｃ）は、本発明の第１の実施形態に係るＮＯＲ回路の一構成例を示した図である。
【図６】本発明の第１の実施形態に係る半導体回路の他の構成例を示した図である。
【図７】（ａ）は、周知のトランスファーゲート回路の一構成例、（ｂ）は、本発明の第１の実施形態に係るトランスファーゲート回路の一構成例を示した図である。
【図８】本発明の第２の実施形態に係るＣＭＯＳインバータの回路図である。
【図９】図８に示したＣＭＯＳインバータの断面を模式的に示した図である。
【図１０】図９に示したＣＭＯＳインバータにおいて、放射線が入射した場合のＣＭＯＳインバータの状態並びに動作について示した図である。
【図１１】本発明の第２の実施形態に係るＮＡＮＤ回路の一構成例を示した図である。
【図１２】本発明の第２の実施形態に係るＮＯＲ回路の一構成例を示した図である。
【発明を実施するための形態】
【００２５】
以下、本発明の半導体回路の実施形態について、〔第１の実施形態〕、〔第２の実施形態〕の順に図面を参照して詳細に説明する。
【００２６】
［第１の実施形態］
本実施形態では、本発明に係る半導体回路として、ＣＭＯＳインバータを例に挙げて説明する。図１は、本実施形態に係るＣＭＯＳインバータの回路図である。
この図において、ＣＭＯＳインバータは、ｐＭＯＳトランジスタ１１、１２を直列に接続した第１の回路ブロック１と、ｎＭＯＳトランジスタ２１、２２を直列に接続した第２の回路ブロック２とを備えている。
第１の回路ブロック１と第２の回路ブロック２との接続点Ｓは、出力端子Ｖｏｕｔに接続されている。また、全てのｐＭＯＳトランジスタ１１、１２のゲート及び全てのｎＭＯＳトランジスタ２１、２２のゲートは、共通の入力端子Ｖｉｎに接続される。
このように、通常のＣＭＯＳインバータであれば、１つのｐＭＯＳトランジスタ及び１つのｎＭＯＳトランジスタで構成されるところ、本実施形態では、予備のｐＭＯＳトランジスタ、ｎＭＯＳトランジスタを設けて、それぞれの回路ブロックを複数のＭＯＳトランジスタにより構成することにより、耐放射線特性に優れた回路構成としている。
【００２７】
図２は、図１に示されたＣＭＯＳインバータの断面を模式的に示した図である。この図において、図１と同一の符号は、同一の要素を示している。
図２に示されるように、本実施形態に係るＣＭＯＳインバータは、ｐ形シリコン基板３０に、絶縁膜である埋め込み酸化膜４０が埋め込まれている。埋め込み酸化膜４０は、例えば、酸化シリコンで形成される。埋め込み酸化膜４０により、ｐ形シリコン基板３０は、ＳＯＩ層５０とシリコン基板本体６０とに分離される。
ＳＯＩ層５０には、ｐＭＯＳトランジスタ１１、１２及びｎＭＯＳトランジスタ２１、２２がそれぞれ形成されている。各ＭＯＳトランジスタ１１、１２、２１、２２は、埋め込み酸化膜４０まで達する厚みを有する絶縁膜７０により、互いに離隔されている。
このように、各ＭＯＳトランジスタ１１、１２、２１、２２を互いに離隔して形成することにより、放射線の入射により発生した電荷が隣のＭＯＳトランジスタへ移動して、隣のトランジスタをオンさせてしまうといった悪影響を抑制することが可能となる。
【００２８】
ｐＭＯＳトランジスタ１１、１２は、ＳＯＩ層５０にそれぞれ形成されたＰ形のドレイン領域８１、Ｎ形のボディ領域８２、及びＰ形のソース領域８３を備えており、ｎＭＯＳトランジスタ２１、２２は、ＳＯＩ層５０にそれぞれ形成されたＮ形のドレイン領域８１、Ｐ形のボディ領域８２、及びＮ形のソース領域８３を備えている。
各ＭＯＳトランジスタ１１、１２、２１、２２のドレイン領域８１上には、ドレイン電極９１が形成され、ソース領域８３上にはソース電極９３が形成されている。
また、ボディ領域８２上には、ゲート絶縁膜９４及びゲート電極９２がこの順で積層されている。ゲート絶縁膜９４は、酸化シリコンによって形成され、ゲート電極９２は高濃度ドープのポリシリコンによって形成されている。
【００２９】
ｐＭＯＳトランジスタ１１のソース電極９３は、＋端子Ｖｄｄに接続されている。
ｎＭＯＳトランジスタ２２のソース電極９３は、グランド端子Ｖｓｓに接続されている。
ｐＭＯＳトランジスタ１１、１２のゲート電極９２及びｎＭＯＳトランジスタ２１、２２のゲート電極９２は、共通の入力端子Ｖｉｎに接続されている。
ｐＭＯＳトランジスタ１２のドレイン電極９１は、ｎＭＯＳトランジスタ２１のドレイン電極９１と接続され、この接続点が出力端子Ｖｏｕｔに接続されている。
ｐＭＯＳトランジスタ１１のドレイン電極９１は、ｐＭＯＳトランジスタ１２のソース電極９３と接続され、また、ｎＭＯＳトランジスタ２１のソース電極９３は、ｎＭＯＳトランジスタ２２のドレイン電極９１と接続されている。
【００３０】
上述したような構成からなるＣＭＯＳインバータにおいて、入力端子Ｖｉｎに「１」が印加された場合には、ｐＭＯＳトランジスタ１１、１２がオフ状態、ｎＭＯＳトランジスタ２１、２２がオン状態となることにより、出力端子Ｖｏｕｔには「０（Ｖｓｓ）」が出力される。
一方、入力端子Ｖｉｎに「０」が印加された場合には、ｐＭＯＳトランジスタ１１、１２がオン状態、ｎＭＯＳトランジスタ２１、２２がオフ状態となることにより、出力端子Ｖｏｕｔには「１（Ｖｄｄ）」が出力される。
【００３１】
次に、本実施形態に係るＣＭＯＳインバータに、放射線が入射した場合について図３を参照して説明する。
図３に示されるように、入力端子Ｖｉｎに「０」が印加されることにより、ｐＭＯＳトランジスタ１１、１２がオン状態、ｎＭＯＳトランジスタ２１、２２がオフ状態のときに、ｎＭＯＳトランジスタ２２に放射線が入射した場合、放射線の影響によりｎＭＯＳトランジスタ２２は、過渡的にオン状態となる。
しかしながら、このような場合であっても、一方のｎＭＯＳトランジスタ２１は、オフ状態を維持しているため、電流が回路内に流れるのを防止することが可能となり、出力変動を防ぐことができる。
なお、２つ以上の放射線の粒子が同時に回路内へ入射した場合には、２つのＭＯＳトランジスタがオンしてしまうことにより、回路が短絡してしまうとも考えられる。
しかしながら、宇宙空間等のように、地上の自然界に比べて極めて放射線が多い環境下であっても、２つ以上の放射線の粒子が本発明のような半導体回路に入射する確率は、ゼロに極めて近い。
従って、本実施形態に示したＣＭＯＳインバータのように、各回路ブロックが少なくとも２つのＭＯＳトランジスタを備えていれば、放射線の影響によるＣＭＯＳインバータの誤動作を防止するのに十分であるといえる。
同様に、入力端子Ｖｉｎに「１」が入力されていたときに、放射線の影響によりｐＭＯＳトランジスタ１１及び１２のいずれかがオン状態となっても、他のｐＭＯＳトランジスタにより、回路の短絡が防止され、出力変動を回避することが可能となる。
【００３２】
以上、述べてきたように、本実施形態に係るＣＭＯＳインバータによれば、ｐＭＯＳトランジスタ１１、１２とｎＭＯＳトランジスタ２１、２２とを共通の入力端子Ｖｉｎに接続するため、放射線の入射により、本来ならオフ状態である１つのＭＯＳトランジスタ（例えば、ｎＭＯＳトランジスタ２２）がオン状態になったとしても、オフ状態である他のＭＯＳトランジスタ（例えば、ｎＭＯＳトランジスタ２１）によって、回路の短絡を回避することが可能となる。
言い換えると、通常であれば、１つのｐＭＯＳトランジスタと１つのｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータにおいて、ｐＭＯＳトランジスタに少なくとも１つの他のｐＭＯＳトランジスタを直列に接続するとともに、ｐＭＯＳトランジスタ及び他のｐＭＯＳトランジスタのゲートを共通の入力端子に接続して第１の回路ブロックを構成し、ｎＭＯＳトランジスタについても他のＭＯＳトランジスタを同様に接続して、第２の回路ブロックを構成することにより、いずれか１つのＭＯＳトランジスタがオン状態となったとしても、それ以外のＭＯＳトランジスタの作用により、回路の短絡を回避することが可能となる。
これにより、出力端子Ｖｏｕｔの電圧変動を抑制することが可能となり、耐放射線特性に優れた半導体回路を実現することができるという効果を奏する。
【００３３】
更に、ｐＭＯＳトランジスタ１１、１２及びｎＭＯＳトランジスタ２１、２２は、ｐ形シリコン基板３０に埋め込まれた埋め込み酸化膜４０の上に形成され、且つ、ｐＭＯＳトランジスタ１１、１２及びｎＭＯＳトランジスタ２１、２２の各々は、埋め込み酸化膜４０まで達する厚みを有する絶縁膜７０により、互いに離隔されているため、放射線の入射により発生した電荷が隣のＭＯＳトランジスタへ移動して、隣のＭＯＳトランジスタをオンさせてしまうといった悪影響を抑制することが可能となる。これにより、耐放射線特性を更に向上させることができる。
なお、本実施形態においては、第１の回路ブロックと第２の回路ブロックとを構成するＭＯＳトランジスタの個数を同等としたが、これに限定されず、第１の回路ブロック１を構成するｐＭＯＳトランジスタの個数と、第２の回路ブロック２を構成するｎＭＯＳトランジスタの個数とを異ならせても良い。
【００３４】
また、本実施形態に係る半導体回路は、上述してきた構成のＣＭＯＳインバータに限られず、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ回路及びＥｘＯＲ（Exclusive OR；エクスクルーシブ・オア）等の論理ゲートや、フリップフロップ、ラッチ等の順序回路、メモリ等の記憶回路であっても良い。
つまり、一般的な論理回路、順序回路、記憶回路等の回路構成において、入力端子に接続されるｐＭＯＳトランジスタやｎＭＯＳトランジスタに、同一の動作をする少なくとも１つの他のＭＯＳトランジスタ等を冗長的に接続することによって、放射線による影響を阻止することができ、上述のＣＭＯＳインバータと同様の作用、効果を得ることが可能となる。
【００３５】
例えば、ＮＡＮＤ回路であれば、図４（ｂ）、（ｃ）に示すように、回路を構成することが可能である。
図４（ａ）は、現在一般的に知られているＮＡＮＤ回路の回路構成、図４（ｂ）及び図４（ｃ）は、本発明に係る耐放射線特性に優れたＮＡＮＤ回路の回路構成の一例を示している。
図４（ｂ）に示すように、ＮＡＮＤ回路を構成する一の半導体素子であるｐＭＯＳトランジスタ２０１に対し、少なくとも１つの他のｐＭＯＳトランジスタ２０２を直列に接続するとともに、このｐＭＯＳトランジスタ２０２のゲートをｐＭＯＳトランジスタ２０１と同じ入力端子Ｖｉｎ（Ａ）に接続することにより、同一の信号が入力されるようにして、回路ブロック（第１の回路ブロック）３０１を構成する。
同様に、入力端子Ｖｉｎ（Ｂ）に接続しているｐＭＯＳトランジスタ２０３、入力端子Ｖｉｎ（Ａ）、（Ｂ）にそれぞれ接続しているｎＭＯＳトランジスタ２０５、２０７に対しても他のｐＭＯＳトランジスタ２０４、ｎＭＯＳトランジスタ２０６、２０８をそれぞれ直列に接続して、それぞれの回路ブロック３０２、３０３、３０４を構成する。
これにより、いずれか１つのＭＯＳトランジスタがオン状態となったとしても、それ以外のＭＯＳトランジスタの作用により、回路の短絡を回避することが可能となり、耐放射線特性に優れた半導体回路を実現することができる。
【００３６】
また、図４（ｂ）に示す回路構成の他、図４（ｃ）に示すような回路構成とすることによっても同様の効果を得ることができる。
図４（ｃ）に示すＮＡＮＤ回路では、例えば、入力端子Ｖｉｎ（Ａ）に接続されるｐＭＯＳトランジスタ２０１に、少なくとも１つの他のｐＭＯＳトランジスタ２０２を含む並列回路３０６を直列に接続するとともに、これらのｐＭＯＳトランジスタのゲートを共通の入力端子Ｖｉｎ（Ａ）に接続して回路ブロック３０７を構成する。
入力端子Ｖｉｎ（Ｂ）に接続されるｐＭＯＳトランジスタ２０３についても、同様とする。
【００３７】
また、ＮＯＲ回路についても、上述したＮＡＮＤ回路と同様の手法により、図５（ｂ）及び図５（ｃ）に示すように、回路を構成することが可能である。
なお、図６（ａ）に示すように、一のｎＭＯＳトランジスタ４０１に直列に接続される他のｎＭＯＳトランジスタ４０２は、その他のＭＯＳトランジスタ、或いは抵抗などを介して接続されていても良い。
また、２つ以上のｐＭＯＳトランジスタ４０１、４０２を直列に接続した回路ブロックに、更に他のｐＭＯＳトランジスタ４０３を含む並列回路５０１を接続することにより、耐放射線特性をより向上させることができる。
また、本発明に係る半導体回路は、必ずしもｐＭＯＳトランジスタとｎＭＯＳトランジスタとを備えている必要はなく、図６（ｂ）に示すように、いずれか一方のＭＯＳトランジスタに少なくとも１つの他のＭＯＳトランジスタ又は少なくとも１つの他のＭＯＳトランジスタを含む並列回路を直列に接続するとともに、これらのＭＯＳトランジスタのゲートに共通の信号が入力されるように構成された回路ブロックを備えるものであれば良い。
また、図７（ｂ）及び（ｃ）に示すように、トランスファーゲート回路等の半導体回路においても、本発明は同様に適用することが可能である。
【００３８】
［第２の実施形態］
次に、本発明の第２の実施形態に係る半導体回路について、ＣＭＯＳインバータを例に挙げて、図８を用いて説明する。
図８は、本実施形態に係るＣＭＯＳインバータの回路図、図９は、図８に示されるＣＭＯＳインバータの断面を模式的に示した図である。
図８、図９に示されるように、本実施形態に係るＣＭＯＳインバータは、上述した第１の実施形態に係るＣＭＯＳインバータと構成要素を同じにするが、一部のＭＯＳトランジスタのゲートの配線が異なっている。
つまり、本実施形態に係るＣＭＯＳインバータにおいては、図８に示されるように、第１の回路ブロック１を構成するｐＭＯＳトランジスタ１２のゲート及び第２の回路ブロック２を構成するｎＭＯＳトランジスタ２１のゲートを共通の入力端子Ｖｉｎに接続する。
一方、ｐＭＯＳトランジスタ１１のゲートをグランド端子ＶＳＳに、ｎＭＯＳトランジスタ２２のゲートを＋端子Ｖｄｄに接続することにより、オン電圧を印加する。
このような構成により、入力端子Ｖｉｎに接続されたｐＭＯＳトランジスタ１２及びｎＭＯＳトランジスタ２１は、入力信号に応じて動作し、一方、ｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ２２は、常にオン状態となり、一定の抵抗値（オン抵抗）を持つ抵抗素子として作用する。
【００３９】
また、図９に示されるように、本実施形態の半導体回路においても、図２に示した第１の実施形態に係る半導体回路と同様、ｐ型シリコン基板３０は、埋め込み酸化膜４０によって、ＳＯＩ層５０と分離されている。更に、ＳＯＩ層５０に形成されたｐＭＯＳトランジスタ１１、１２及びｎＭＯＳトランジスタ２１、２２は、埋め込み酸化膜４０まで達する厚みを有する絶縁膜７０により、互いに離隔されている。これにより、放射線の入射により発生した電荷が隣のＭＯＳトランジスタへ移動して、隣のトランジスタをオンさせてしまうといった悪影響を抑制することが可能となる。
また、各ＭＯＳトランジスタのボディ領域をフローティングボディとすることにより、ボディ領域の電位を固定するための経路を除去することが可能となり、放射線の入射による出力変動を低減させることができる。
【００４０】
ここで、上記ｐＭＯＳトランジスタ１１、１２並びにｎＭＯＳトランジスタ２１、２２は、製造工程において、埋め込み酸化膜４０上に一様に形成される。従って、これらのオン抵抗は、製造によるばらつきはあるものの、略同じ値となる。
これにより、第１の回路ブロック１と第２の回路ブロック２との応答速度や出力電圧のバランスを保つことが可能となり、安定した動作を実現させることができる。
【００４１】
次に、本実施形態に係る半導体回路に、放射線が入射した場合について、図１０を参照して説明する。
例えば、図１０に示されるように、入力端子Ｖｉｎに「０」が印加されている場合、通常の動作では、ｐＭＯＳトランジスタ１２がオン状態、ｎＭＯＳトランジスタ２１がオフ状態となる。これにより、出力端子Ｖｏｕｔには、「１（Ｖｄｄ）」が出力される。
また、ｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ２２は、常にオン状態であることにより、抵抗素子として作用する。
この状態において、オフ状態であるｎＭＯＳトランジスタ２１に放射線が入射すると、ｎＭＯＳトランジスタ２１は過渡的にオン状態となり、＋端子Ｖｄｄからグランド端子Ｖｓｓへ一時的に電流が流れることとなる。
この結果、例えば、各ＭＯＳトランジスタ１１、１２、２２のオン抵抗を「ｒΩ」とし、また、放射線の入射に起因してオン状態となったｎＭＯＳトランジスタに関しては、抵抗＝０Ωとすると、出力端子Ｖｏｕｔの出力電圧は、以下の（１）式に表される値となる。
【００４２】
Ｖｏｕｔ≒（ｒ／３ｒ）＊Ｖｄｄ＝（１／３）＊Ｖｄｄ （１）
このように、放射線の入射に起因して、本来ならオフ状態であるＭＯＳトランジスタが完全にオン状態となったとしても、（１／３）＊Ｖｄｄの出力電圧を確保することが可能となる。つまり、最悪の場合でも、（１／３）＊Ｖｄｄの出力電圧を確保できる。
以上述べてきたように、第２の実施形態に係るＣＭＯＳインバータによれば、放射線の入射に起因して、オフ状態であるＭＯＳトランジスタが過渡的にオン状態となった場合であっても、１／３Ｖｄｄの出力電圧を補償することが可能となる。これにより、出力変動に起因するソフトエラーの発生を防止することが可能となる。
【００４３】
なお、各ＭＯＳトランジスタ１１、１２、２１、２２のオン抵抗を以下のように設定することにより、出力電圧の変動を更に抑制することが可能となる。
例えば、図８、図９に示されたＣＭＯＳインバータにおいて、ゲートにオン電圧が印加されるｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ２２のオン抵抗をゲートが入力端子Ｖｉｎに接続されるｐＭＯＳトランジスタ１２、ｎＭＯＳトランジスタ２１のオン抵抗よりも高くする。これにより、放射線の入射に起因して流れる電流を更に低減させることが可能となるので、出力変動を更に抑制することができる。
【００４４】
また、各回路ブロック１、２において、入力信号により駆動されるＭＯＳトランジスタをそれぞれ１つとすることで、入力容量の増加を抑制することができ、複数のＭＯＳトランジスタを全て入力端子に接続する第１の実施形態に係るＣＭＯＳインバータに比べて、応答速度を高速にすることができる。
つまり、第２の実施形態に係るＣＭＯＳインバータによれば、耐放射線特性を誤動作しない程度に維持しつつ、高速動作を実現させることができるという効果を奏する。
【００４５】
また、本実施形態に係る半導体回路は、上述してきた構成のＣＭＯＳインバータに限られず、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ回路及びＥｘＯＲ（Exclusive OR；エクスクルーシブ・オア）等の論理ゲートや、フリップフロップ、ラッチ等の順序回路、メモリ等の記憶回路であっても良い。
つまり、一般的な論理回路、順序回路、記憶回路等の回路構成において、入力端子に接続されるｐＭＯＳトランジスタやｎＭＯＳトランジスタに、少なくとも１つの他のＭＯＳトランジスタ等を冗長的に接続し、冗長的に接続したこれらＭＯＳトランジスタにオン電圧を印加することによって、抵抗素子として作用させることにより、放射線による影響を阻止することができ、上述のＣＭＯＳインバータと同様の作用、効果を得ることが可能となる。
【００４６】
例えば、ＮＡＮＤ回路であれば、図１１に示すように、回路を構成することが可能である。
図１１に示すように、ＮＡＮＤ回路を構成する一の半導体素子であるｐＭＯＳトランジスタ２０１に対し、少なくとも１つの他のｐＭＯＳトランジスタ２０２を直列に接続して回路ブロック（第１の回路ブロック）３０１を構成する。この場合において、冗長的に配したｐＭＯＳトランジスタ２０２のゲートをグランドに接続することにより、常にオン状態とすることで、抵抗素子として作用させる。
同様に、入力端子Ｖｉｎ（Ｂ）に接続しているｐＭＯＳトランジスタ２０３、入力端子Ｖｉｎ（Ａ）、（Ｂ）にそれぞれ接続しているｎＭＯＳトランジスタ２０５、２０７に対しても他のｐＭＯＳトランジスタ２０４、ｎＭＯＳトランジスタ２０６、２０８をそれぞれ直列に接続して、それぞれの回路ブロック３０２、３０３、３０４を構成し、冗長的に配したｐＭＯＳトランジスタ２０４、ｎＭＯＳトランジスタ２０６、２０８にオン電圧を印加することにより、抵抗素子として作用させる。
これにより、いずれか１つのＭＯＳトランジスタがオン状態となったとしても、抵抗素子として作用しているＭＯＳトランジスタにより、回路の短絡を回避することが可能となり、耐放射線特性に優れた半導体回路を実現することができる。
なお、図１１に示したＮＡＮＤ回路において、ｎＭＯＳトランジスタ２０５から２０８においては、ゲートが入力端子に接続されるｎＭＯＳトランジスタ２０５と２０７とを直接的に直列に接続し、更に、ｎＭＯＳトランジスタ２０７に抵抗素子として作用するｎＭＯＳトランジスタ２０６と２０８とを直列に接続している。
しかし、この例に限られることなく、例えば、ｎＭＯＳトランジスタ２０５とｎＭＯＳトランジスタ２０７との間に、抵抗素子として作用するｎＭＯＳトランジスタ２０６を配しても同様の効果を得ることが可能である。
また、これら冗長的に配したＭＯＳトランジスタと、ゲートに入力信号が入力されるＭＯＳトランジスタとの接続の順序を変更することも可能である。
【００４７】
また、ＮＯＲ回路についても、上述したＮＡＮＤ回路と同様の手法により、図１２に示すように、回路を構成することが可能である。
また、本発明に係る半導体回路は、必ずしもｐＭＯＳトランジスタとｎＭＯＳトランジスタとを備えている必要はなく、いずれか一方のＭＯＳトランジスタに少なくとも１つの他のＭＯＳトランジスタ又は少なくとも１つの他のＭＯＳトランジスタを含む並列回路を直列に接続するとともに、冗長的に配したＭＯＳトランジスタのゲートにオン電圧が入力されるように構成された回路ブロックを備えるものであれば良い。
【００４８】
以上、本発明の第２の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
第１に、第１の回路ブロックと第２の回路ブロックとを構成するＭＯＳトランジスタの個数を同等としたが、これに限定されず、第１の回路ブロックを構成するｐＭＯＳトランジスタの個数と、第２の回路ブロックを構成するｎＭＯＳトランジスタの個数とは、異なっていても良い。
第２に、入力端子Ｖｉｎに接続されるｐＭＯＳトランジスタとｎＭＯＳトランジスタとを異なる個数としても良い。
第３に、常にオン状態とすることにより、抵抗素子として作用させるＭＯＳトランジスタの数においても、第１の回路ブロックと第２の回路ブロックとで個数を異ならせることも可能である。
なお、上述のように、第１と第２の回路ブロックにおいて、ＭＯＳトランジスタの個数を異ならせる場合であっても、常にオン状態とするＭＯＳトランジスタのオン抵抗の和が、第１の回路ブロックと第２の回路ブロックとで略同じ値となるように設計、製造することが好ましい。
【００４９】
また、同様に、入力電圧Ｖｉｎにより駆動されるＭＯＳトランジスタのオン抵抗においても、それらの和が、第１の回路ブロックと第２の回路ブロックとで略同じ値となるように設計、製造することが好ましい。
このように、第１の回路ブロックと第２の回路ブロックとにおいて、オン抵抗を一致させることにより、バランスの取れた安定した駆動を実現することが可能となる。
第４に、ＭＯＳトランジスタを常にオン状態とすることにより、抵抗素子を構成していたが、これに限られず、抵抗素子を他の構造により形成するようにしても良い。
【００５０】
第５に、本発明に係る半導体回路は、宇宙空間だけでなく、当然、地上においても電子機器に搭載される等して、一般的に使用することができる。
例えば、近年では、集積回路の小型化が進み、これに伴って、ケースやハンダ等から発せられる微量なα線によってもソフトエラーが生ずることが報告されている。また、地上であっても、放射線が多い場所で使用される電子機器には、耐放射線特性に優れた半導体回路は欠かせないものとなる。このように、地上においても、今や耐放射線特性は非常に重要な要素になっている。
第６に、本発明の第１の実施形態に係る半導体回路と第２の実施形態に係る半導体回路とを組み合わせて構成される半導体回路を実現することも可能である。
例えば、同じ動作をするＭＯＳトランジスタを冗長的に３つ接続した場合、２つのＭＯＳトランジスタのゲートには、共通の入力信号を入力し、他のＭＯＳトランジスタのゲートにはオン電圧を印加する。このような構成によっても、耐放射線特性に優れた半導体回路を実現することが可能である。
【符号の説明】
【００５１】
１、３０１、３０２、３０７ 第１の回路ブロック
２、３０３、３０４ 第２の回路ブロック
１１、１２ ｐＭＯＳトランジスタ
２１、２２ ｎＭＯＳトランジスタ
４０ 埋め込み酸化膜
７０ 絶縁膜
Ｓ 接続点
Ｖｉｎ 入力端子
Ｖｏｕｔ 出力端子
Ｖｄｄ ＋端子
Ｖｓｓ グランド端子
【技術分野】
【０００１】
本発明は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを組み合わせたＣＭＯＳ等の半導体回路に係り、特に、耐放射線特性に優れた半導体回路に関するものである。
【背景技術】
【０００２】
従来、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを組み合わせた半導体回路、例えば、インバータ、バッファ、ＮＡＮＤやＮＯＲ等は、様々な電子機器に搭載され、幅広く使用されている。
このような半導体回路として、例えば、特開２００２−２６１５９７号公報（特許文献１）に示されるものがある。
上記特許文献１には、１つのｐＭＯＳトランジスタと１つのｎＭＯＳトランジスタとを直列に接続し、その接続点を出力端子に接続するとともに、互いのゲートを共通の入力端子に接続したインバータが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２６１５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記特許文献１に開示されているような半導体回路を組み込んだ電子回路を宇宙空間のように、自然放射線よりも強い放射線を受ける環境下で動作させた場合、放射線の入射により、オフ状態のＭＯＳトランジスタが過渡的にオン状態となり、一時的に回路が短絡し、出力電圧が変動してしまうという不具合が生ずる。
この出力電圧の変動は、データが反転するソフトエラーの原因となり、電子機器の誤動作を招くという問題があった。
【０００５】
本発明は、上記問題を解決するためになされたもので、耐放射線特性の優れた半導体回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は以下の手段を採用する。
本発明の参考例は、一のｐＭＯＳトランジスタ又は一のｐＭＯＳトランジスタを備えた並列回路に、少なくとも１つの他のｐＭＯＳトランジスタ又は少なくとも１つの他のｐＭＯＳトランジスタを備えた並列回路を直列に接続するとともに、前記ｐＭＯＳトランジスタ及び前記他のｐＭＯＳトランジスタのゲートに共通の信号が入力される第１の回路ブロック、及び／又は、一のｎＭＯＳトランジスタ又は一のｎＭＯＳトランジスタを備えた並列回路に、少なくとも１つの他のｎＭＯＳトランジスタ又は少なくとも１つの他のｎＭＯＳトランジスタを備えた並列回路を直列に接続するとともに、前記ｎＭＯＳトランジスタ及び前記他のｎＭＯＳトランジスタのゲートに共通の信号が入力される第２の回路ブロックを備える半導体回路。
【０００７】
このように、通常の回路構成において、一のｐＭＯＳトランジスタ又は一のｐＭＯＳトランジスタを備えた並列回路、或いは、一のｎＭＯＳトランジスタ又は一のｎＭＯＳトランジスタを備えた並列回路に、それらと同一の動作をする他のＭＯＳトランジスタ又は他のＭＯＳトランジスタを含む並列回路を直列に接続することにより、放射線の影響により１つのＭＯＳトランジスタがオフ状態からオン状態に一時的に変化した場合でも、他のＭＯＳトランジスタの作用により、回路の短絡を防止することが可能となる。
上記ｐＭＯＳトランジスタのゲートに入力される信号とｎＭＯＳトランジスタのゲートに入力される信号とは、共通の信号でもよく、異なる信号でも良い。例えば、インバータやバッファ等の半導体回路であれば、共通の信号となり、一方、例えば、ＮＡＮＤ回路やＮＯＲ回路などの半導体回路であれば、異なる信号となり得る。
本発明の半導体回路の一例として、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、及びＥｘＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ；エクスクルーシブ・オア）ゲート等の論理ゲートや、フリップフロップ、ラッチ等の順序回路、メモリ等の記憶回路が挙げられる。
また、ｐＭＯＳトランジスタと他のｐＭＯＳトランジスタとを直列に接続する際には、その間に、他の要素（例えば、ＭＯＳトランジスタや抵抗等）を介していても良い。ｎＭＯＳトランジスタにおいても同様である。
また、上記半導体回路において、ｐＭＯＳトランジスタの個数と、ｎＭＯＳトランジスタの個数とが異なっていても良い。つまり、ｐＭＯＳトランジスタの個数が、ｎＭＯＳトランジスタの個数より多くても良く、少なくても良い。
【０００８】
本発明の参考例は、複数のｐＭＯＳトランジスタを直列又は一のｐＭＯＳトランジスタを備えた並列回路に接続した第１の回路ブロックと、複数のｎＭＯＳトランジスタを直列又は一のｎＭＯＳトランジスタを備えた並列回路に接続した第２の回路ブロックとを備え、前記第１の回路ブロックと前記第２の回路ブロックとの接続点を出力端子に接続するとともに、全ての前記ｐＭＯＳトランジスタのゲート及び全ての前記ｎＭＯＳトランジスタのゲートを共通の入力端子に接続する半導体回路を提供する。
【０００９】
複数のｐＭＯＳトランジスタと複数のｎＭＯＳトランジスタとを共通の入力端子に接続するため、放射線の入射により、本来ならオフ状態である１つのＭＯＳトランジスタがオン状態になったとしても、オフ状態である他のＭＯＳトランジスタによって、回路の短絡を回避することが可能となる。
ここで、宇宙空間において、２つ以上の放射線の粒子が当該発明のような半導体回路等の大きさの半導体装置に入射する確率は、ゼロに極めて近いことが知られている。このことから、放射線の入射により、オン状態となるトランジスタは、多くても１つとなる。
従って、本発明に係る半導体回路では、第１及び第２の回路ブロックのそれぞれが、少なくとも２つのＭＯＳトランジスタを備えていれば良い。
【００１０】
本発明は、複数のｐＭＯＳトランジスタを直列に接続した、又は一のｐＭＯＳトランジスタを備えた複数の並列回路に前記複数のｐＭＯＳトランジスタを直列に接続した、又は前記一のｐＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第１の回路ブロックと、複数のｎＭＯＳトランジスタを直列に接続した、又は一のｎＭＯＳトランジスタを備えた複数の並列回路に前記複数のｎＭＯＳトランジスタを直列に接続した、又は前記一のｎＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第２の回路ブロックとを備え、少なくとも１つの前記ｐＭＯＳトランジスタのゲート及び／又は少なくとも１つの前記ｎＭＯＳトランジスタのゲートを入力端子に接続し、少なくとも１つの他のｐＭＯＳトランジスタのゲート及び／又は少なくとも１つの他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路を提供する。
【００１１】
本発明は、少なくとも１つのｐＭＯＳトランジスタと一のｐＭＯＳトランジスタを備えた少なくとも１つの並列回路とを直列に接続した第１の回路ブロックと、少なくとも１つのｎＭＯＳトランジスタと一のｎＭＯＳトランジスタを備えた少なくとも１つの並列回路とを直列に接続した第２の回路ブロックとを備え、少なくとも１つの前記ｐＭＯＳトランジスタのゲート、及び／又は、少なくとも１つの前記ｎＭＯＳトランジスタのゲートを入力端子に接続し、少なくとも１つの他のｐＭＯＳトランジスタのゲート、及び／又は、少なくとも１つの他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路を提供する。
【００１２】
本発明によれば、ゲートが入力端子に接続されたＭＯＳトランジスタについては、入力端子に印加される入力信号に応じて駆動する。
一方、その他のＭＯＳトランジスタは、オン電圧が印加されることにより、一定の抵抗値を持つ抵抗素子として作用する。
これにより、放射線の入射によって、オフ状態のＭＯＳトランジスタがオン状態となったとしても、上記抵抗素子の働きにより、電流を抑制することが可能となるため、出力電圧の低下を抑制することができる。
更に、抵抗素子として、ＭＯＳトランジスタのオン抵抗を用いることにより、製造工程において、基板上に形成するＭＯＳトランジスタの個数を増加させれば足り、複雑な設計変更等を行わずとも簡単に製造することが可能となる。
【００１３】
上記発明の半導体回路の一例として、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、及びＥｘＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ；エクスクルーシブ・オア）ゲート等の論理ゲートや、フリップフロップ、ラッチ等の順序回路、メモリ等の記憶回路が挙げられる。
また、ｐＭＯＳトランジスタと他のｐＭＯＳトランジスタとを直列に接続する際には、その間に、他の要素（例えば、ＭＯＳトランジスタや抵抗等）を介していても良い。ｎＭＯＳトランジスタにおいても同様である。
また、上記半導体回路において、ｐＭＯＳトランジスタの個数と、ｎＭＯＳトランジスタの個数とが異なっていても良い。つまり、ｐＭＯＳトランジスタの個数が、ｎＭＯＳトランジスタの個数より多くても良く、少なくても良い。
【００１４】
本発明は、複数のｐＭＯＳトランジスタを直列に接続した、又は一のｐＭＯＳトランジスタを備えた複数の並列回路に前記複数のｐＭＯＳトランジスタを直列に接続した、又は前記一のｐＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第１の回路ブロックと、複数のｎＭＯＳトランジスタを直列に接続した、又は一のｎＭＯＳトランジスタを備えた複数の並列回路に前記複数のｎＭＯＳトランジスタを直列に接続した、又は前記一のｎＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第２の回路ブロックとを備え、前記第１の回路ブロックと前記第２の回路ブロックとの接続点を出力端子に接続するとともに、少なくとも１つの前記ｐＭＯＳトランジスタのゲート及び少なくとも１つの前記ｎＭＯＳトランジスタのゲートを共通の入力端子に接続し、他のｐＭＯＳトランジスタのゲート及び他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路を提供する。
【００１５】
本発明の半導体回路において、前記ｐＭＯＳトランジスタのオン抵抗と前記ｎＭＯＳトランジスタのオン抵抗とは、略同じ値であることが好ましい。
或いは、本発明の半導体回路において、ゲートにオン電圧が印加される前記ＭＯＳトランジスタのオン抵抗は、前記ゲートが入力端子に接続される前記ＭＯＳトランジスタのオン抵抗よりも高いことが好ましい。
【００１６】
全てのＭＯＳトランジスタのオン抵抗を略同じにする場合には、第１の回路ブロックと第２の回路ブロックの応答速度や、回路内に流れる電流の値等をバランスよく保つことが可能となる。これにより、安定した動作を実現させることができ、いずれのＭＯＳトランジスタに放射線が入射した場合においても、出力電圧の変動を一様に留めることが可能となる。
ここで、「略同じ値」とは、例えば、製造工程において、全てのＭＯＳトランジスタを一様に形成した場合に、各ＭＯＳトランジスタのオン抵抗が、製造によるばらつきの範囲内にあることをいう。
【００１７】
また、抵抗素子として作用するＭＯＳトランジスタのオン抵抗を入力信号により駆動されるＭＯＳトランジスタのオン抵抗よりも高くする場合には、放射線の入射に起因して流れる電流を更に低減させることが可能となり、出力変動を更に抑制することができる。
【００１８】
本発明の半導体回路において、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタは、半導体基板上に形成された絶縁膜に形成され、前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタの各々は、前記絶縁膜まで達する厚みを有する絶縁膜により、互いに離隔されていることが好ましい。
【００１９】
このように、耐放射線性に優れたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を採用し、更に、絶縁膜により、各ＭＯＳトランジスタを互いに離隔するので、放射線の入射により発生した電荷が隣のＭＯＳトランジスタへ移動して、隣のＭＯＳトランジスタをオンさせてしまうといった悪影響を抑制することが可能となる。これにより、耐放射線特性を高めることができる。
【００２０】
本発明の半導体回路において、前記ｎＭＯＳトランジスタのボディ領域及び前記ｐＭＯＳトランジスタのボディ領域は、フローティングボディであることが好ましい。
【００２１】
例えば、ＭＯＳトランジスタのボディ領域をフローティングボディとしない場合、ボディ領域の電位を固定するための経路が存在する。この場合、放射線が入射すると、この経路により、出力電圧が変動することとなる。
従って、各ＭＯＳトランジスタのボディ領域をフローティングボディとし、上記経路を除去することにより、放射線の入射による出力変動を更に低減させることが可能となり、耐放射線特性を更に向上させることができる。
【００２２】
本発明は、上記のいずれかに記載の半導体回路を備えた電子機器を提供する。
【発明の効果】
【００２３】
本発明の半導体回路によれば、放射線の入射に起因する一時的な回路の短絡を防止するので、出力の変動を抑制することが可能となり、ソフトエラーの発生を防止することができる。これにより、耐放射線特性に優れた半導体回路を実現することが可能となり、この半導体回路が搭載された電子機器の信頼性の向上を図ることができるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係るＣＭＯＳインバータの回路図である。
【図２】図１に示したＣＭＯＳインバータの断面を模式的に示した図である。
【図３】図２に示したＣＭＯＳインバータにおいて、放射線が入射した場合のＣＭＯＳインバータの状態並びに動作について示した図である。
【図４】（ａ）は、周知のＮＡＮＤ回路の一構成例、（ｂ）及び（ｃ）は、本発明の第１の実施形態に係るＮＡＮＤ回路の一構成例を示した図である。
【図５】（ａ）は、周知のＮＯＲ回路の一構成例、（ｂ）及び（ｃ）は、本発明の第１の実施形態に係るＮＯＲ回路の一構成例を示した図である。
【図６】本発明の第１の実施形態に係る半導体回路の他の構成例を示した図である。
【図７】（ａ）は、周知のトランスファーゲート回路の一構成例、（ｂ）は、本発明の第１の実施形態に係るトランスファーゲート回路の一構成例を示した図である。
【図８】本発明の第２の実施形態に係るＣＭＯＳインバータの回路図である。
【図９】図８に示したＣＭＯＳインバータの断面を模式的に示した図である。
【図１０】図９に示したＣＭＯＳインバータにおいて、放射線が入射した場合のＣＭＯＳインバータの状態並びに動作について示した図である。
【図１１】本発明の第２の実施形態に係るＮＡＮＤ回路の一構成例を示した図である。
【図１２】本発明の第２の実施形態に係るＮＯＲ回路の一構成例を示した図である。
【発明を実施するための形態】
【００２５】
以下、本発明の半導体回路の実施形態について、〔第１の実施形態〕、〔第２の実施形態〕の順に図面を参照して詳細に説明する。
【００２６】
［第１の実施形態］
本実施形態では、本発明に係る半導体回路として、ＣＭＯＳインバータを例に挙げて説明する。図１は、本実施形態に係るＣＭＯＳインバータの回路図である。
この図において、ＣＭＯＳインバータは、ｐＭＯＳトランジスタ１１、１２を直列に接続した第１の回路ブロック１と、ｎＭＯＳトランジスタ２１、２２を直列に接続した第２の回路ブロック２とを備えている。
第１の回路ブロック１と第２の回路ブロック２との接続点Ｓは、出力端子Ｖｏｕｔに接続されている。また、全てのｐＭＯＳトランジスタ１１、１２のゲート及び全てのｎＭＯＳトランジスタ２１、２２のゲートは、共通の入力端子Ｖｉｎに接続される。
このように、通常のＣＭＯＳインバータであれば、１つのｐＭＯＳトランジスタ及び１つのｎＭＯＳトランジスタで構成されるところ、本実施形態では、予備のｐＭＯＳトランジスタ、ｎＭＯＳトランジスタを設けて、それぞれの回路ブロックを複数のＭＯＳトランジスタにより構成することにより、耐放射線特性に優れた回路構成としている。
【００２７】
図２は、図１に示されたＣＭＯＳインバータの断面を模式的に示した図である。この図において、図１と同一の符号は、同一の要素を示している。
図２に示されるように、本実施形態に係るＣＭＯＳインバータは、ｐ形シリコン基板３０に、絶縁膜である埋め込み酸化膜４０が埋め込まれている。埋め込み酸化膜４０は、例えば、酸化シリコンで形成される。埋め込み酸化膜４０により、ｐ形シリコン基板３０は、ＳＯＩ層５０とシリコン基板本体６０とに分離される。
ＳＯＩ層５０には、ｐＭＯＳトランジスタ１１、１２及びｎＭＯＳトランジスタ２１、２２がそれぞれ形成されている。各ＭＯＳトランジスタ１１、１２、２１、２２は、埋め込み酸化膜４０まで達する厚みを有する絶縁膜７０により、互いに離隔されている。
このように、各ＭＯＳトランジスタ１１、１２、２１、２２を互いに離隔して形成することにより、放射線の入射により発生した電荷が隣のＭＯＳトランジスタへ移動して、隣のトランジスタをオンさせてしまうといった悪影響を抑制することが可能となる。
【００２８】
ｐＭＯＳトランジスタ１１、１２は、ＳＯＩ層５０にそれぞれ形成されたＰ形のドレイン領域８１、Ｎ形のボディ領域８２、及びＰ形のソース領域８３を備えており、ｎＭＯＳトランジスタ２１、２２は、ＳＯＩ層５０にそれぞれ形成されたＮ形のドレイン領域８１、Ｐ形のボディ領域８２、及びＮ形のソース領域８３を備えている。
各ＭＯＳトランジスタ１１、１２、２１、２２のドレイン領域８１上には、ドレイン電極９１が形成され、ソース領域８３上にはソース電極９３が形成されている。
また、ボディ領域８２上には、ゲート絶縁膜９４及びゲート電極９２がこの順で積層されている。ゲート絶縁膜９４は、酸化シリコンによって形成され、ゲート電極９２は高濃度ドープのポリシリコンによって形成されている。
【００２９】
ｐＭＯＳトランジスタ１１のソース電極９３は、＋端子Ｖｄｄに接続されている。
ｎＭＯＳトランジスタ２２のソース電極９３は、グランド端子Ｖｓｓに接続されている。
ｐＭＯＳトランジスタ１１、１２のゲート電極９２及びｎＭＯＳトランジスタ２１、２２のゲート電極９２は、共通の入力端子Ｖｉｎに接続されている。
ｐＭＯＳトランジスタ１２のドレイン電極９１は、ｎＭＯＳトランジスタ２１のドレイン電極９１と接続され、この接続点が出力端子Ｖｏｕｔに接続されている。
ｐＭＯＳトランジスタ１１のドレイン電極９１は、ｐＭＯＳトランジスタ１２のソース電極９３と接続され、また、ｎＭＯＳトランジスタ２１のソース電極９３は、ｎＭＯＳトランジスタ２２のドレイン電極９１と接続されている。
【００３０】
上述したような構成からなるＣＭＯＳインバータにおいて、入力端子Ｖｉｎに「１」が印加された場合には、ｐＭＯＳトランジスタ１１、１２がオフ状態、ｎＭＯＳトランジスタ２１、２２がオン状態となることにより、出力端子Ｖｏｕｔには「０（Ｖｓｓ）」が出力される。
一方、入力端子Ｖｉｎに「０」が印加された場合には、ｐＭＯＳトランジスタ１１、１２がオン状態、ｎＭＯＳトランジスタ２１、２２がオフ状態となることにより、出力端子Ｖｏｕｔには「１（Ｖｄｄ）」が出力される。
【００３１】
次に、本実施形態に係るＣＭＯＳインバータに、放射線が入射した場合について図３を参照して説明する。
図３に示されるように、入力端子Ｖｉｎに「０」が印加されることにより、ｐＭＯＳトランジスタ１１、１２がオン状態、ｎＭＯＳトランジスタ２１、２２がオフ状態のときに、ｎＭＯＳトランジスタ２２に放射線が入射した場合、放射線の影響によりｎＭＯＳトランジスタ２２は、過渡的にオン状態となる。
しかしながら、このような場合であっても、一方のｎＭＯＳトランジスタ２１は、オフ状態を維持しているため、電流が回路内に流れるのを防止することが可能となり、出力変動を防ぐことができる。
なお、２つ以上の放射線の粒子が同時に回路内へ入射した場合には、２つのＭＯＳトランジスタがオンしてしまうことにより、回路が短絡してしまうとも考えられる。
しかしながら、宇宙空間等のように、地上の自然界に比べて極めて放射線が多い環境下であっても、２つ以上の放射線の粒子が本発明のような半導体回路に入射する確率は、ゼロに極めて近い。
従って、本実施形態に示したＣＭＯＳインバータのように、各回路ブロックが少なくとも２つのＭＯＳトランジスタを備えていれば、放射線の影響によるＣＭＯＳインバータの誤動作を防止するのに十分であるといえる。
同様に、入力端子Ｖｉｎに「１」が入力されていたときに、放射線の影響によりｐＭＯＳトランジスタ１１及び１２のいずれかがオン状態となっても、他のｐＭＯＳトランジスタにより、回路の短絡が防止され、出力変動を回避することが可能となる。
【００３２】
以上、述べてきたように、本実施形態に係るＣＭＯＳインバータによれば、ｐＭＯＳトランジスタ１１、１２とｎＭＯＳトランジスタ２１、２２とを共通の入力端子Ｖｉｎに接続するため、放射線の入射により、本来ならオフ状態である１つのＭＯＳトランジスタ（例えば、ｎＭＯＳトランジスタ２２）がオン状態になったとしても、オフ状態である他のＭＯＳトランジスタ（例えば、ｎＭＯＳトランジスタ２１）によって、回路の短絡を回避することが可能となる。
言い換えると、通常であれば、１つのｐＭＯＳトランジスタと１つのｎＭＯＳトランジスタとにより構成されるＣＭＯＳインバータにおいて、ｐＭＯＳトランジスタに少なくとも１つの他のｐＭＯＳトランジスタを直列に接続するとともに、ｐＭＯＳトランジスタ及び他のｐＭＯＳトランジスタのゲートを共通の入力端子に接続して第１の回路ブロックを構成し、ｎＭＯＳトランジスタについても他のＭＯＳトランジスタを同様に接続して、第２の回路ブロックを構成することにより、いずれか１つのＭＯＳトランジスタがオン状態となったとしても、それ以外のＭＯＳトランジスタの作用により、回路の短絡を回避することが可能となる。
これにより、出力端子Ｖｏｕｔの電圧変動を抑制することが可能となり、耐放射線特性に優れた半導体回路を実現することができるという効果を奏する。
【００３３】
更に、ｐＭＯＳトランジスタ１１、１２及びｎＭＯＳトランジスタ２１、２２は、ｐ形シリコン基板３０に埋め込まれた埋め込み酸化膜４０の上に形成され、且つ、ｐＭＯＳトランジスタ１１、１２及びｎＭＯＳトランジスタ２１、２２の各々は、埋め込み酸化膜４０まで達する厚みを有する絶縁膜７０により、互いに離隔されているため、放射線の入射により発生した電荷が隣のＭＯＳトランジスタへ移動して、隣のＭＯＳトランジスタをオンさせてしまうといった悪影響を抑制することが可能となる。これにより、耐放射線特性を更に向上させることができる。
なお、本実施形態においては、第１の回路ブロックと第２の回路ブロックとを構成するＭＯＳトランジスタの個数を同等としたが、これに限定されず、第１の回路ブロック１を構成するｐＭＯＳトランジスタの個数と、第２の回路ブロック２を構成するｎＭＯＳトランジスタの個数とを異ならせても良い。
【００３４】
また、本実施形態に係る半導体回路は、上述してきた構成のＣＭＯＳインバータに限られず、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ回路及びＥｘＯＲ（Exclusive OR；エクスクルーシブ・オア）等の論理ゲートや、フリップフロップ、ラッチ等の順序回路、メモリ等の記憶回路であっても良い。
つまり、一般的な論理回路、順序回路、記憶回路等の回路構成において、入力端子に接続されるｐＭＯＳトランジスタやｎＭＯＳトランジスタに、同一の動作をする少なくとも１つの他のＭＯＳトランジスタ等を冗長的に接続することによって、放射線による影響を阻止することができ、上述のＣＭＯＳインバータと同様の作用、効果を得ることが可能となる。
【００３５】
例えば、ＮＡＮＤ回路であれば、図４（ｂ）、（ｃ）に示すように、回路を構成することが可能である。
図４（ａ）は、現在一般的に知られているＮＡＮＤ回路の回路構成、図４（ｂ）及び図４（ｃ）は、本発明に係る耐放射線特性に優れたＮＡＮＤ回路の回路構成の一例を示している。
図４（ｂ）に示すように、ＮＡＮＤ回路を構成する一の半導体素子であるｐＭＯＳトランジスタ２０１に対し、少なくとも１つの他のｐＭＯＳトランジスタ２０２を直列に接続するとともに、このｐＭＯＳトランジスタ２０２のゲートをｐＭＯＳトランジスタ２０１と同じ入力端子Ｖｉｎ（Ａ）に接続することにより、同一の信号が入力されるようにして、回路ブロック（第１の回路ブロック）３０１を構成する。
同様に、入力端子Ｖｉｎ（Ｂ）に接続しているｐＭＯＳトランジスタ２０３、入力端子Ｖｉｎ（Ａ）、（Ｂ）にそれぞれ接続しているｎＭＯＳトランジスタ２０５、２０７に対しても他のｐＭＯＳトランジスタ２０４、ｎＭＯＳトランジスタ２０６、２０８をそれぞれ直列に接続して、それぞれの回路ブロック３０２、３０３、３０４を構成する。
これにより、いずれか１つのＭＯＳトランジスタがオン状態となったとしても、それ以外のＭＯＳトランジスタの作用により、回路の短絡を回避することが可能となり、耐放射線特性に優れた半導体回路を実現することができる。
【００３６】
また、図４（ｂ）に示す回路構成の他、図４（ｃ）に示すような回路構成とすることによっても同様の効果を得ることができる。
図４（ｃ）に示すＮＡＮＤ回路では、例えば、入力端子Ｖｉｎ（Ａ）に接続されるｐＭＯＳトランジスタ２０１に、少なくとも１つの他のｐＭＯＳトランジスタ２０２を含む並列回路３０６を直列に接続するとともに、これらのｐＭＯＳトランジスタのゲートを共通の入力端子Ｖｉｎ（Ａ）に接続して回路ブロック３０７を構成する。
入力端子Ｖｉｎ（Ｂ）に接続されるｐＭＯＳトランジスタ２０３についても、同様とする。
【００３７】
また、ＮＯＲ回路についても、上述したＮＡＮＤ回路と同様の手法により、図５（ｂ）及び図５（ｃ）に示すように、回路を構成することが可能である。
なお、図６（ａ）に示すように、一のｎＭＯＳトランジスタ４０１に直列に接続される他のｎＭＯＳトランジスタ４０２は、その他のＭＯＳトランジスタ、或いは抵抗などを介して接続されていても良い。
また、２つ以上のｐＭＯＳトランジスタ４０１、４０２を直列に接続した回路ブロックに、更に他のｐＭＯＳトランジスタ４０３を含む並列回路５０１を接続することにより、耐放射線特性をより向上させることができる。
また、本発明に係る半導体回路は、必ずしもｐＭＯＳトランジスタとｎＭＯＳトランジスタとを備えている必要はなく、図６（ｂ）に示すように、いずれか一方のＭＯＳトランジスタに少なくとも１つの他のＭＯＳトランジスタ又は少なくとも１つの他のＭＯＳトランジスタを含む並列回路を直列に接続するとともに、これらのＭＯＳトランジスタのゲートに共通の信号が入力されるように構成された回路ブロックを備えるものであれば良い。
また、図７（ｂ）及び（ｃ）に示すように、トランスファーゲート回路等の半導体回路においても、本発明は同様に適用することが可能である。
【００３８】
［第２の実施形態］
次に、本発明の第２の実施形態に係る半導体回路について、ＣＭＯＳインバータを例に挙げて、図８を用いて説明する。
図８は、本実施形態に係るＣＭＯＳインバータの回路図、図９は、図８に示されるＣＭＯＳインバータの断面を模式的に示した図である。
図８、図９に示されるように、本実施形態に係るＣＭＯＳインバータは、上述した第１の実施形態に係るＣＭＯＳインバータと構成要素を同じにするが、一部のＭＯＳトランジスタのゲートの配線が異なっている。
つまり、本実施形態に係るＣＭＯＳインバータにおいては、図８に示されるように、第１の回路ブロック１を構成するｐＭＯＳトランジスタ１２のゲート及び第２の回路ブロック２を構成するｎＭＯＳトランジスタ２１のゲートを共通の入力端子Ｖｉｎに接続する。
一方、ｐＭＯＳトランジスタ１１のゲートをグランド端子ＶＳＳに、ｎＭＯＳトランジスタ２２のゲートを＋端子Ｖｄｄに接続することにより、オン電圧を印加する。
このような構成により、入力端子Ｖｉｎに接続されたｐＭＯＳトランジスタ１２及びｎＭＯＳトランジスタ２１は、入力信号に応じて動作し、一方、ｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ２２は、常にオン状態となり、一定の抵抗値（オン抵抗）を持つ抵抗素子として作用する。
【００３９】
また、図９に示されるように、本実施形態の半導体回路においても、図２に示した第１の実施形態に係る半導体回路と同様、ｐ型シリコン基板３０は、埋め込み酸化膜４０によって、ＳＯＩ層５０と分離されている。更に、ＳＯＩ層５０に形成されたｐＭＯＳトランジスタ１１、１２及びｎＭＯＳトランジスタ２１、２２は、埋め込み酸化膜４０まで達する厚みを有する絶縁膜７０により、互いに離隔されている。これにより、放射線の入射により発生した電荷が隣のＭＯＳトランジスタへ移動して、隣のトランジスタをオンさせてしまうといった悪影響を抑制することが可能となる。
また、各ＭＯＳトランジスタのボディ領域をフローティングボディとすることにより、ボディ領域の電位を固定するための経路を除去することが可能となり、放射線の入射による出力変動を低減させることができる。
【００４０】
ここで、上記ｐＭＯＳトランジスタ１１、１２並びにｎＭＯＳトランジスタ２１、２２は、製造工程において、埋め込み酸化膜４０上に一様に形成される。従って、これらのオン抵抗は、製造によるばらつきはあるものの、略同じ値となる。
これにより、第１の回路ブロック１と第２の回路ブロック２との応答速度や出力電圧のバランスを保つことが可能となり、安定した動作を実現させることができる。
【００４１】
次に、本実施形態に係る半導体回路に、放射線が入射した場合について、図１０を参照して説明する。
例えば、図１０に示されるように、入力端子Ｖｉｎに「０」が印加されている場合、通常の動作では、ｐＭＯＳトランジスタ１２がオン状態、ｎＭＯＳトランジスタ２１がオフ状態となる。これにより、出力端子Ｖｏｕｔには、「１（Ｖｄｄ）」が出力される。
また、ｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ２２は、常にオン状態であることにより、抵抗素子として作用する。
この状態において、オフ状態であるｎＭＯＳトランジスタ２１に放射線が入射すると、ｎＭＯＳトランジスタ２１は過渡的にオン状態となり、＋端子Ｖｄｄからグランド端子Ｖｓｓへ一時的に電流が流れることとなる。
この結果、例えば、各ＭＯＳトランジスタ１１、１２、２２のオン抵抗を「ｒΩ」とし、また、放射線の入射に起因してオン状態となったｎＭＯＳトランジスタに関しては、抵抗＝０Ωとすると、出力端子Ｖｏｕｔの出力電圧は、以下の（１）式に表される値となる。
【００４２】
Ｖｏｕｔ≒（ｒ／３ｒ）＊Ｖｄｄ＝（１／３）＊Ｖｄｄ （１）
このように、放射線の入射に起因して、本来ならオフ状態であるＭＯＳトランジスタが完全にオン状態となったとしても、（１／３）＊Ｖｄｄの出力電圧を確保することが可能となる。つまり、最悪の場合でも、（１／３）＊Ｖｄｄの出力電圧を確保できる。
以上述べてきたように、第２の実施形態に係るＣＭＯＳインバータによれば、放射線の入射に起因して、オフ状態であるＭＯＳトランジスタが過渡的にオン状態となった場合であっても、１／３Ｖｄｄの出力電圧を補償することが可能となる。これにより、出力変動に起因するソフトエラーの発生を防止することが可能となる。
【００４３】
なお、各ＭＯＳトランジスタ１１、１２、２１、２２のオン抵抗を以下のように設定することにより、出力電圧の変動を更に抑制することが可能となる。
例えば、図８、図９に示されたＣＭＯＳインバータにおいて、ゲートにオン電圧が印加されるｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ２２のオン抵抗をゲートが入力端子Ｖｉｎに接続されるｐＭＯＳトランジスタ１２、ｎＭＯＳトランジスタ２１のオン抵抗よりも高くする。これにより、放射線の入射に起因して流れる電流を更に低減させることが可能となるので、出力変動を更に抑制することができる。
【００４４】
また、各回路ブロック１、２において、入力信号により駆動されるＭＯＳトランジスタをそれぞれ１つとすることで、入力容量の増加を抑制することができ、複数のＭＯＳトランジスタを全て入力端子に接続する第１の実施形態に係るＣＭＯＳインバータに比べて、応答速度を高速にすることができる。
つまり、第２の実施形態に係るＣＭＯＳインバータによれば、耐放射線特性を誤動作しない程度に維持しつつ、高速動作を実現させることができるという効果を奏する。
【００４５】
また、本実施形態に係る半導体回路は、上述してきた構成のＣＭＯＳインバータに限られず、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ回路及びＥｘＯＲ（Exclusive OR；エクスクルーシブ・オア）等の論理ゲートや、フリップフロップ、ラッチ等の順序回路、メモリ等の記憶回路であっても良い。
つまり、一般的な論理回路、順序回路、記憶回路等の回路構成において、入力端子に接続されるｐＭＯＳトランジスタやｎＭＯＳトランジスタに、少なくとも１つの他のＭＯＳトランジスタ等を冗長的に接続し、冗長的に接続したこれらＭＯＳトランジスタにオン電圧を印加することによって、抵抗素子として作用させることにより、放射線による影響を阻止することができ、上述のＣＭＯＳインバータと同様の作用、効果を得ることが可能となる。
【００４６】
例えば、ＮＡＮＤ回路であれば、図１１に示すように、回路を構成することが可能である。
図１１に示すように、ＮＡＮＤ回路を構成する一の半導体素子であるｐＭＯＳトランジスタ２０１に対し、少なくとも１つの他のｐＭＯＳトランジスタ２０２を直列に接続して回路ブロック（第１の回路ブロック）３０１を構成する。この場合において、冗長的に配したｐＭＯＳトランジスタ２０２のゲートをグランドに接続することにより、常にオン状態とすることで、抵抗素子として作用させる。
同様に、入力端子Ｖｉｎ（Ｂ）に接続しているｐＭＯＳトランジスタ２０３、入力端子Ｖｉｎ（Ａ）、（Ｂ）にそれぞれ接続しているｎＭＯＳトランジスタ２０５、２０７に対しても他のｐＭＯＳトランジスタ２０４、ｎＭＯＳトランジスタ２０６、２０８をそれぞれ直列に接続して、それぞれの回路ブロック３０２、３０３、３０４を構成し、冗長的に配したｐＭＯＳトランジスタ２０４、ｎＭＯＳトランジスタ２０６、２０８にオン電圧を印加することにより、抵抗素子として作用させる。
これにより、いずれか１つのＭＯＳトランジスタがオン状態となったとしても、抵抗素子として作用しているＭＯＳトランジスタにより、回路の短絡を回避することが可能となり、耐放射線特性に優れた半導体回路を実現することができる。
なお、図１１に示したＮＡＮＤ回路において、ｎＭＯＳトランジスタ２０５から２０８においては、ゲートが入力端子に接続されるｎＭＯＳトランジスタ２０５と２０７とを直接的に直列に接続し、更に、ｎＭＯＳトランジスタ２０７に抵抗素子として作用するｎＭＯＳトランジスタ２０６と２０８とを直列に接続している。
しかし、この例に限られることなく、例えば、ｎＭＯＳトランジスタ２０５とｎＭＯＳトランジスタ２０７との間に、抵抗素子として作用するｎＭＯＳトランジスタ２０６を配しても同様の効果を得ることが可能である。
また、これら冗長的に配したＭＯＳトランジスタと、ゲートに入力信号が入力されるＭＯＳトランジスタとの接続の順序を変更することも可能である。
【００４７】
また、ＮＯＲ回路についても、上述したＮＡＮＤ回路と同様の手法により、図１２に示すように、回路を構成することが可能である。
また、本発明に係る半導体回路は、必ずしもｐＭＯＳトランジスタとｎＭＯＳトランジスタとを備えている必要はなく、いずれか一方のＭＯＳトランジスタに少なくとも１つの他のＭＯＳトランジスタ又は少なくとも１つの他のＭＯＳトランジスタを含む並列回路を直列に接続するとともに、冗長的に配したＭＯＳトランジスタのゲートにオン電圧が入力されるように構成された回路ブロックを備えるものであれば良い。
【００４８】
以上、本発明の第２の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
第１に、第１の回路ブロックと第２の回路ブロックとを構成するＭＯＳトランジスタの個数を同等としたが、これに限定されず、第１の回路ブロックを構成するｐＭＯＳトランジスタの個数と、第２の回路ブロックを構成するｎＭＯＳトランジスタの個数とは、異なっていても良い。
第２に、入力端子Ｖｉｎに接続されるｐＭＯＳトランジスタとｎＭＯＳトランジスタとを異なる個数としても良い。
第３に、常にオン状態とすることにより、抵抗素子として作用させるＭＯＳトランジスタの数においても、第１の回路ブロックと第２の回路ブロックとで個数を異ならせることも可能である。
なお、上述のように、第１と第２の回路ブロックにおいて、ＭＯＳトランジスタの個数を異ならせる場合であっても、常にオン状態とするＭＯＳトランジスタのオン抵抗の和が、第１の回路ブロックと第２の回路ブロックとで略同じ値となるように設計、製造することが好ましい。
【００４９】
また、同様に、入力電圧Ｖｉｎにより駆動されるＭＯＳトランジスタのオン抵抗においても、それらの和が、第１の回路ブロックと第２の回路ブロックとで略同じ値となるように設計、製造することが好ましい。
このように、第１の回路ブロックと第２の回路ブロックとにおいて、オン抵抗を一致させることにより、バランスの取れた安定した駆動を実現することが可能となる。
第４に、ＭＯＳトランジスタを常にオン状態とすることにより、抵抗素子を構成していたが、これに限られず、抵抗素子を他の構造により形成するようにしても良い。
【００５０】
第５に、本発明に係る半導体回路は、宇宙空間だけでなく、当然、地上においても電子機器に搭載される等して、一般的に使用することができる。
例えば、近年では、集積回路の小型化が進み、これに伴って、ケースやハンダ等から発せられる微量なα線によってもソフトエラーが生ずることが報告されている。また、地上であっても、放射線が多い場所で使用される電子機器には、耐放射線特性に優れた半導体回路は欠かせないものとなる。このように、地上においても、今や耐放射線特性は非常に重要な要素になっている。
第６に、本発明の第１の実施形態に係る半導体回路と第２の実施形態に係る半導体回路とを組み合わせて構成される半導体回路を実現することも可能である。
例えば、同じ動作をするＭＯＳトランジスタを冗長的に３つ接続した場合、２つのＭＯＳトランジスタのゲートには、共通の入力信号を入力し、他のＭＯＳトランジスタのゲートにはオン電圧を印加する。このような構成によっても、耐放射線特性に優れた半導体回路を実現することが可能である。
【符号の説明】
【００５１】
１、３０１、３０２、３０７ 第１の回路ブロック
２、３０３、３０４ 第２の回路ブロック
１１、１２ ｐＭＯＳトランジスタ
２１、２２ ｎＭＯＳトランジスタ
４０ 埋め込み酸化膜
７０ 絶縁膜
Ｓ 接続点
Ｖｉｎ 入力端子
Ｖｏｕｔ 出力端子
Ｖｄｄ ＋端子
Ｖｓｓ グランド端子
【特許請求の範囲】
【請求項１】
複数のｐＭＯＳトランジスタを直列に接続した、又は一のｐＭＯＳトランジスタを備えた複数の並列回路に前記複数のｐＭＯＳトランジスタを直列に接続した、又は前記一のｐＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第１の回路ブロックと、
複数のｎＭＯＳトランジスタを直列に接続した、又は一のｎＭＯＳトランジスタを備えた複数の並列回路に前記複数のｎＭＯＳトランジスタを直列に接続した、又は前記一のｎＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第２の回路ブロックとを備え、
少なくとも１つの前記ｐＭＯＳトランジスタのゲート及び／又は少なくとも１つの前記ｎＭＯＳトランジスタのゲートを入力端子に接続し、
少なくとも１つの他のｐＭＯＳトランジスタのゲート及び／又は少なくとも１つの他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路。
【請求項２】
少なくとも１つのｐＭＯＳトランジスタと一のｐＭＯＳトランジスタを備えた少なくとも１つの並列回路とを直列に接続した第１の回路ブロックと、
少なくとも１つのｎＭＯＳトランジスタと一のｎＭＯＳトランジスタを備えた少なくとも１つの並列回路とを直列に接続した第２の回路ブロックとを備え、
少なくとも１つの前記ｐＭＯＳトランジスタのゲート、及び／又は、少なくとも１つの前記ｎＭＯＳトランジスタのゲートを入力端子に接続し、
少なくとも１つの他のｐＭＯＳトランジスタのゲート、及び／又は、少なくとも１つの他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路。
【請求項３】
複数のｐＭＯＳトランジスタを直列に接続した、又は一のｐＭＯＳトランジスタを備えた複数の並列回路に前記御複数のｐＭＯＳトランジスタを直列に接続した、又は前記一のｐＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第１の回路ブロックと、
複数のｎＭＯＳトランジスタを直列に接続した、又は一のｎＭＯＳトランジスタを備えた複数の並列回路に前記複数のｎＭＯＳトランジスタを直列に接続した、又は前記一のｎＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第２の回路ブロックとを備え、
前記第１の回路ブロックと前記第２の回路ブロックとの接続点を出力端子に接続するとともに、少なくとも１つの前記ｐＭＯＳトランジスタのゲート及び少なくとも１つの前記ｎＭＯＳトランジスタのゲートを共通の入力端子に接続し、
他のｐＭＯＳトランジスタのゲート及び他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路。
【請求項４】
前記ｐＭＯＳトランジスタのオン抵抗と前記ｎＭＯＳトランジスタのオン抵抗とは、略同じ値である請求項１から請求項３のいずれかの項に記載の半導体回路。
【請求項５】
ゲートにオン電圧が印加される前記ＭＯＳトランジスタのオン抵抗は、前記ゲートが入力端子に接続される前記ＭＯＳトランジスタのオン抵抗よりも高い請求項１から請求項３のいずれかの項に記載の半導体回路。
【請求項６】
前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタは、半導体基板上に形成された絶縁膜に形成され、
前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタの各々は、前記絶縁膜まで達する厚みを有する絶縁膜により、互いに離隔されている請求項１から請求項５のいずれかの項に記載の半導体回路。
【請求項７】
前記ｎＭＯＳトランジスタのゲート及び前記ｐＭＯＳトランジスタのボディ領域は、フローティングボディである請求項１から請求項６のいずれかの項に記載の半導体回路。
【請求項８】
請求項１から請求項７のいずれかの項に記載の半導体回路を備えた電子機器。
【請求項１】
複数のｐＭＯＳトランジスタを直列に接続した、又は一のｐＭＯＳトランジスタを備えた複数の並列回路に前記複数のｐＭＯＳトランジスタを直列に接続した、又は前記一のｐＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第１の回路ブロックと、
複数のｎＭＯＳトランジスタを直列に接続した、又は一のｎＭＯＳトランジスタを備えた複数の並列回路に前記複数のｎＭＯＳトランジスタを直列に接続した、又は前記一のｎＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第２の回路ブロックとを備え、
少なくとも１つの前記ｐＭＯＳトランジスタのゲート及び／又は少なくとも１つの前記ｎＭＯＳトランジスタのゲートを入力端子に接続し、
少なくとも１つの他のｐＭＯＳトランジスタのゲート及び／又は少なくとも１つの他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路。
【請求項２】
少なくとも１つのｐＭＯＳトランジスタと一のｐＭＯＳトランジスタを備えた少なくとも１つの並列回路とを直列に接続した第１の回路ブロックと、
少なくとも１つのｎＭＯＳトランジスタと一のｎＭＯＳトランジスタを備えた少なくとも１つの並列回路とを直列に接続した第２の回路ブロックとを備え、
少なくとも１つの前記ｐＭＯＳトランジスタのゲート、及び／又は、少なくとも１つの前記ｎＭＯＳトランジスタのゲートを入力端子に接続し、
少なくとも１つの他のｐＭＯＳトランジスタのゲート、及び／又は、少なくとも１つの他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路。
【請求項３】
複数のｐＭＯＳトランジスタを直列に接続した、又は一のｐＭＯＳトランジスタを備えた複数の並列回路に前記御複数のｐＭＯＳトランジスタを直列に接続した、又は前記一のｐＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第１の回路ブロックと、
複数のｎＭＯＳトランジスタを直列に接続した、又は一のｎＭＯＳトランジスタを備えた複数の並列回路に前記複数のｎＭＯＳトランジスタを直列に接続した、又は前記一のｎＭＯＳトランジスタを備えた複数の並列回路を互いに直列に接続した第２の回路ブロックとを備え、
前記第１の回路ブロックと前記第２の回路ブロックとの接続点を出力端子に接続するとともに、少なくとも１つの前記ｐＭＯＳトランジスタのゲート及び少なくとも１つの前記ｎＭＯＳトランジスタのゲートを共通の入力端子に接続し、
他のｐＭＯＳトランジスタのゲート及び他のｎＭＯＳトランジスタのゲートに、オン電圧を印加する半導体回路。
【請求項４】
前記ｐＭＯＳトランジスタのオン抵抗と前記ｎＭＯＳトランジスタのオン抵抗とは、略同じ値である請求項１から請求項３のいずれかの項に記載の半導体回路。
【請求項５】
ゲートにオン電圧が印加される前記ＭＯＳトランジスタのオン抵抗は、前記ゲートが入力端子に接続される前記ＭＯＳトランジスタのオン抵抗よりも高い請求項１から請求項３のいずれかの項に記載の半導体回路。
【請求項６】
前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタは、半導体基板上に形成された絶縁膜に形成され、
前記ｎＭＯＳトランジスタ及び前記ｐＭＯＳトランジスタの各々は、前記絶縁膜まで達する厚みを有する絶縁膜により、互いに離隔されている請求項１から請求項５のいずれかの項に記載の半導体回路。
【請求項７】
前記ｎＭＯＳトランジスタのゲート及び前記ｐＭＯＳトランジスタのボディ領域は、フローティングボディである請求項１から請求項６のいずれかの項に記載の半導体回路。
【請求項８】
請求項１から請求項７のいずれかの項に記載の半導体回路を備えた電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−８５２７２（Ｐ２０１３−８５２７２Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１２−２６９７７０（Ｐ２０１２−２６９７７０）
【出願日】平成２４年１２月１０日（２０１２．１２．１０）
【分割の表示】特願２０１０−３６１９２（Ｐ２０１０−３６１９２）の分割
【原出願日】平成１６年８月２５日（２００４．８．２５）
【出願人】（０００００６２０８）三菱重工業株式会社 (10,378)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２４年１２月１０日（２０１２．１２．１０）
【分割の表示】特願２０１０−３６１９２（Ｐ２０１０−３６１９２）の分割
【原出願日】平成１６年８月２５日（２００４．８．２５）
【出願人】（０００００６２０８）三菱重工業株式会社 (10,378)
【Ｆターム（参考）】
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