【課題】トランジスタのゲートへの電流を防ぐ。
【解決手段】ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部とを備えるトランジスタ回路を提供する。 （もっと読む）

【課題】スイング領域を変換せずに、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトすることができる回路を提供する。
【解決手段】第１の電源電圧ＶＤＤ１を電源として用い、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐを受信して、そのスイング基準レベルを第２のレベルに切り換えて降圧ＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌとして出力するスイングレベル切換部２２０と、第２の電源電圧ＶＤＤ２を電源として用い、スイングレベル切換部２２０から伝達される降圧ＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿ＬをバッファリングするＣＭＬクロック伝達バッファリング部２４０と、第１の電源電圧ＶＤＤ１を電源として用い、ソースクロックＣＭＬ＿ＩＮをバッファリングして、ＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐを生成した後、スイングレベル切換部２２０に提供するＣＭＬクロック生成バッファリング部２００とを備える。 （もっと読む）

【課題】過電圧低減保護対策ができ、かつバスリークを防止することができる出力回路を提供すること。
【解決手段】出力回路は、バスライン４２と電源配線４１との間に接続される過電圧保護部と、電源配線４１と過電圧保護部との間に接続されるＮｃｈトランジスタＮ３と、バスライン４２の電圧に応じてトランジスタＮ３のオン・オフを制御する制御回路２３とを有する。過電圧保護部は、バスライン４２とトランジスタＮ３との間に接続されるＰｃｈトランジスタＰ１と、トランジスタＰ１のバックゲートと電源配線４１との間に接続されるＮｃｈトランジスタＮ２とを有する。 （もっと読む）

【課題】
本発明の課題は、論理回路が占める面積の増大が少なく、かつ、回路の反応速度の低下がないように、ソフトエラー耐性の強化を図ったラッチ回路を提供することにある。
【解決手段】
上記の課題を解決するため、反転回路から構成されており、２以上の入力端子を有するフィードバック回路と、フィードバック回路の入力端子に、クロックに同期して、入力信号又は入力信号と同相の信号を入力する入力回路と、を備え、フィードバック回路は、２以上の入力端子に、同時に入力信号又は前記入力信号と同相の信号が入力されたときのみ、入力端子に予め決められた増幅段数で正帰還がかかる構成となっていることを特徴とするラッチ回路を提供する。 （もっと読む）

【課題】半導体集積回路に搭載されるラッチ回路のソフトエラーレートを低減でき、救済情報等をラッチした場合にハードエラーと認識されるエラーの救済を可能とする。
【解決手段】不良アドレス等の情報を記憶した複数のフューズ素子１０と、この複数のフューズ素子から並列に転送される複数の情報をラッチする複数の第１のラッチ回路１１と、この複数の第１のラッチ回路から並列またはシリアルに転送される複数の情報をラッチする複数の第２のラッチ回路１２と、これらの各ラッチ回路に入力する情報の転送を制御する転送制御回路１３とを具備し、ラッチ回路にリフレッシュ機能を持たせている。 （もっと読む）