トランジスタ回路、双方向スイッチ回路、ダイオード回路及びトランジスタ回路の製造方法
【課題】トランジスタのゲートへの電流を防ぐ。
【解決手段】ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部とを備えるトランジスタ回路を提供する。
【解決手段】ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部とを備えるトランジスタ回路を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ回路、双方向スイッチ回路、ダイオード回路及びトランジスタ回路の製造方法に関する。
【背景技術】
【０００２】
従来、ＨＥＭＴを始めとするノーマリーオン型トランジスタをノーマリーオフ型のデバイスとして使用することを目的として、ノーマリーオン型トランジスタとノーマリーオフ型トランジスタとをカスコード接続していた（例えば、特許文献１参照）。
特許文献１ 特開２００１−２９３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ノーマリーオン型トランジスタとノーマリーオフ型トランジスタとをカスコード接続する場合には、ノーマリーオフ型トランジスタのドレイン端子がノーマリーオン型トランジスタのソース端子に接続され、且つ、ノーマリーオフ型トランジスタのソース端子がノーマリーオン型トランジスタのゲート端子に接続される。一般に、ＭＯＳＦＥＴ等によるノーマリーオフ型トランジスタには、ソース−ドレイン間に寄生ダイオードが形成される。
【０００４】
ところが、ノーマリーオフ型トランジスタのソースと、ノーマリーオン型トランジスタのドレインとの間に印加される電圧が、ノーマリーオン型トランジスタのビルトイン電圧よりも大きくなると、ノーマリーオン型トランジスタのゲートに電流が流れてしまう。ここで、ノーマリーオフ型トランジスタが内蔵するダイオードのビルトイン電圧が、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧よりも高い場合には、ノーマリーオン型トランジスタのゲート電極に電流が流れやすくなる。このため、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧が小さいと、当該ゲートに電流が流れやすくなり、ノーマリーオン型トランジスタのゲートが過電流によって破壊される場合がある。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部とを備えるトランジスタ回路を提供する。一例として、第１電流抑制部は、抵抗及び第１ダイオードの少なくとも１つを有する。
【０００６】
例えば、第１電流制御部は、カソードが第１トランジスタのゲートに接続され、アノードが第２トランジスタのソースに接続された第１ダイオードを有する。第１電流抑制部は、抵抗と、抵抗に直列に接続された第１ダイオードとを有してもよい。第１電流抑制部は、抵抗と、抵抗に並列に接続された第１ダイオードとを有してもよい。
【０００７】
第１電流抑制部は、互いに直列又は並列に接続された複数の第１ダイオードを有してもよい。複数の第１ダイオードは、一例として、互いに同じ向きに直列に接続されている。複数の第１ダイオードは、互いに反対の向きに並列に接続されていてもよい。
【０００８】
例えば、第１ダイオードは、第１トランジスタのゲート電極パッド上にポリシリコンで形成されている。第１トランジスタは、ゲート配線が延設された１つのゲート電極パッド、または、互いにゲート配線で接続された複数のゲート電極パッドを有し、第１ダイオードのアノード及びカソードは、ゲート配線の途中に設けられていてもよい。
【０００９】
本発明の第２の態様においては、順番にカスコード接続された、ノーマリーオフ型の第３トランジスタ、ノーマリーオン型の第１双方向スイッチ、および、ノーマリーオフ型の第２トランジスタと、第２トランジスタの第１双方向スイッチと接続されないソースドレイン端子と、第１双方向スイッチの第１ゲートとの間に設けられ、当該ソースドレイン端子から第１ゲートへと流れる電流を抑制する第１電流抑制部と、第３トランジスタの第１双方向スイッチと接続されないソースドレイン端子と、第１双方向スイッチの第２ゲートとの間に設けられ、当該ソースドレイン端子から第２ゲートへと流れる電流を抑制する第２電流抑制部とを更に備える双方向スイッチ回路。
【００１０】
例えば第１電流抑制部は、カソードが第１双方向スイッチの前記第１ゲートに接続され、アノードが第２トランジスタの第１双方向スイッチと接続されないソースドレイン端子に接続された第１ダイオードを有し、第２電流抑制部は、カソードが第１双方向スイッチの第２ゲートに接続され、アノードが第３トランジスタの第１双方向スイッチと接続されないソースドレイン端子に接続された第２ダイオードを有する。
【００１１】
双方向スイッチ回路は、第２トランジスタの第１双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、第１双方向スイッチの基板にアノードが接続された第１バイアスダイオードと、第３トランジスタの第１双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、第１双方向スイッチの基板にアノードが接続された第２バイアスダイオードとをさらに備えてもよい。
【００１２】
本発明の第３の態様においては、ノーマリーオン型の第１トランジスタと、カソードが、第１トランジスタのソースと接続されたダイオードと、ダイオードのアノードと第１トランジスタのゲートとの間に設けられた、ダイオードのアノードから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部とを備えるダイオード回路を提供する。
【００１３】
本発明の第４の態様においては、ノーマリーオン型の第１トランジスタを形成する段階と、第１トランジスタのゲート電極パッド上に第１ポリシリコン膜を形成する段階と、第１ポリシリコン膜に第１導電型のドーパントを注入する段階と、第１ポリシリコン膜上に第２ポリシリコン膜を形成する段階と、第２ポリシリコン膜上に第１導電型と反対の導電型の第２導電型のドーパントを注入する段階と、第１トランジスタのソースに、第２トランジスタのドレインを接続する段階と、第２ポリシリコン膜に第２トランジスタのソースを接続する段階とを備えるトランジスタ回路の製造方法を提供する。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】本実施形態に係るトランジスタ回路の構成例を示す。
【図２】本実施形態に係るトランジスタ回路の他の構成例を示す。
【図３】本実施形態に係るトランジスタ回路の他の構成例成を示す。
【図４】本実施形態に係るトランジスタ回路の他の構成例を示す。
【図５】本実施形態に係るトランジスタ回路の他の構成例を示す。
【図６】本実施形態に係るトランジスタ回路の他の構成例を示す。
【図７】本実施形態に係るトランジスタ回路の他の構成例を示す。
【図８Ａ】本実施形態に係るトランジスタ回路の実装例を示す。
【図８Ｂ】ゲート配線の途中に設けられるダイオード１３２の構成例を示す。
【図８Ｃ】ゲート配線の途中に設けられるダイオード１３２の他の構成例を示す。
【図９】他の実施形態に係るトランジスタの構成を示す。
【図１０】他の実施形態に係るトランジスタの構成を示す。
【図１１】他の実施形態に係るトランジスタの構成を示す。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、本実施形態に係るトランジスタ回路１００の構成例を示す。トランジスタ回路１００は、第１トランジスタ１１０、第２トランジスタ１２０及び電流抑制部１３０を備える。第１トランジスタ１１０は、ノーマリーオン型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間で電流を流す。第１トランジスタ１１０は、例えばＨＥＭＴ（High Electron Mobility Transistor）である。第１トランジスタ１１０は、ショットキー接合を有するＨＥＭＴであってもよく、ＭＩＳ（Metal Insulator Semiconductor）構造を有するＨＥＭＴであってもよい。第１トランジスタ１１０のドレインには、端子２１０が接続されている。
【００１８】
第２トランジスタ１２０は、ノーマリーオフ型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間に電流を流さない。第２トランジスタ１２０は、例えば電界効果トランジスタである。第２トランジスタ１２０のゲートには、端子２３０が接続され、第２トランジスタ１２０のソースには、端子２２０が接続されている。
【００１９】
第２トランジスタ１２０は第１トランジスタ１１０にカスコード接続している。具体的には、第２トランジスタ１２０のドレインと第１トランジスタ１１０のソースとが接続されている。第２トランジスタ１２０のソースは、電流抑制部１３０を介して第１トランジスタ１１０のゲートに接続されている。
【００２０】
第２トランジスタ１２０は、ソースとドレインとの間に寄生ダイオード１２２を有する。第２トランジスタ１２０は、例えば電界効果トランジスタであり、ダイオード１２２は、第２トランジスタ１２０のソースとドレインとの間に形成されるｐｎ接合である。端子２２０に印加される電圧が当該ビルトイン電圧よりも大きい場合にはダイオード１２２が導通状態になるので、第２トランジスタ１２０のソースからドレインに向けて電流が流れる。
【００２１】
電流抑制部１３０は、第２トランジスタ１２０のソースと第１トランジスタ１１０のゲートとの間に設けられている。電流抑制部１３０は、第２トランジスタ１２０のソースから第１トランジスタ１１０のゲートへと流れる電流を抑制する。電流抑制部１３０は、第２トランジスタ１２０のソースから第１トランジスタ１１０のゲートへと電流を流さないことが好ましい。
【００２２】
なお、第２トランジスタ１２０および電流抑制部１３０を１チップで形成してよい。例えば第２トランジスタ１２０および電流抑制部１３０を同一のシリコンチップに形成し、第１トランジスタ１１０を窒化物半導体で形成してよい。
【００２３】
図２は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。図２における電流抑制部１３０は、ダイオード１３２を有する。ダイオード１３２は、端子２２０にアノードが接続され、第１トランジスタ１１０のゲートにカソードが接続されている。ダイオード１３２は、ツェナーダイオード以外のダイオードである。例えば、ダイオード１３２は、トランジスタ回路１００の使用電圧範囲内に降伏電圧を有しない。トランジスタ回路１００の使用電圧範囲は、トランジスタ回路１００の製品仕様値であってよい。具体的には、ダイオード１３２のビルトイン電圧は、１．２Ｖ以上であってよい。
【００２４】
電流抑制部１３０がダイオード１３２を有することにより、端子２２０に印加される電圧がダイオード１３２のビルトイン電圧と第１トランジスタ１１０のゲートにおけるビルトイン電圧との和よりも大きくなるまでは、端子２２０から第１トランジスタ１１０のゲートに対して電流が流れない。
【００２５】
ダイオード１３２の逆方向電圧は、第１トランジスタ１１０の閾値電圧と第２トランジスタ１２０のソース−ドレイン間耐圧との和より小さいことが好ましい。なお、ダイオード１３２の逆方向電圧とは、ダイオード１３２のリーク電流と、第１トランジスタ１１０のゲートリーク電流とが等しくなる電圧を指す。この場合には、第２トランジスタ１２０に過大な電圧が印加される前に、ダイオード１３２を介して第１トランジスタ１１０のゲートから端子２２０に電流が流れるので、第２トランジスタ１２０が破壊されることを防止できる。
【００２６】
図３は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。図３における電流抑制部１３０は、ダイオード１３２と直列に接続された抵抗１３４を有する。電流抑制部１３０が抵抗１３４を有することにより、ダイオード１３２のビルトイン電圧と第１トランジスタ１１０のゲートにおけるビルトイン電圧との和よりも大きな電圧が端子２２０に印加された場合に、端子２２０から第１トランジスタ１１０のゲートに流入する電流を抑制することができる。
【００２７】
図４は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。図４における電流抑制部１３０は、ダイオード１３２と並列に接続された抵抗１３４を有する。電流抑制部１３０が抵抗１３４をダイオード１３２と並列に有することにより、ダイオード１３２がオープンモードで故障した場合においても、第２トランジスタ１２０のソースと第１トランジスタ１１０のゲートとの接続を維持しつつ、第１トランジスタ１１０のゲートに流入する電流を抑制することにより第１トランジスタ１１０の破壊を防ぐことができる。
【００２８】
図５は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。第１電流抑制部１３０は、互いに並列に接続された複数のダイオードを有してもよい。図５に示した電流抑制部１３０は、ダイオード１３２と並列に接続されたダイオード１３６をさらに有する。ダイオード１３６のカソードは、ダイオード１３２のアノード及び第２トランジスタ１２０のソースに接続されている。ダイオード１３６のアノードは、ダイオード１３２のカソード及び第１トランジスタ１１０のゲートに接続されている。
【００２９】
電流抑制部１３０がダイオード１３６を更に有することにより、電流抑制部１３０の逆方向電圧を小さくすることができる。このため、電流抑制部１３０の逆方向電圧を、第１トランジスタ１１０の閾値電圧と第２トランジスタ１２０のソースドレイン間耐圧との和よりも小さくすることが容易になる。このため、第２トランジスタ１２０に過大な電圧が印加されて破壊されることを防止できる。
【００３０】
図６は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。電流抑制部１３０は、互いに直列に接続された複数のダイオードを有してもよい。図６に示した電流抑制部１３０は、図２に示した電流抑制部１３０に対して、ダイオード１３２と直列に接続されたダイオード１３８をさらに有する。ダイオード１３８のアノードは端子２２０に接続され、ダイオード１３８のカソードは、ダイオード１３２のアノードに接続されている。電流抑制部１３０は、直列接続された、より多くのダイオードを有してもよい。
【００３１】
電流抑制部１３０が直列接続された複数のダイオードを有することにより、電流抑制部１３０のビルトイン電圧を大きくすることができる。したがって、電流抑制部１３０がダイオード１３２のみを有している場合に比べて、より高い電圧が端子２２０に印加されても、電流抑制部１３０は、第１トランジスタ１１０に電流が流れることを抑制することができる。また、電流抑制部１３０は、図３から図５に示したいずれかの構成において、カソードが第１トランジスタ１１０側に配置される直列接続された複数のダイオードを有してもよい。
【００３２】
図７は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。図７に示した電流抑制部１３０は、図３に示した電流抑制部１３０に比べて、ダイオード１３２に並列に接続されたコンデンサ１４０をさらに有する。トランジスタ回路１００がオフ状態からオン状態になるときに、ダイオード１３２の容量が小さいと第１トランジスタ１１０のゲート電位が不安定になる場合がある。これに対し、コンデンサ１４０を設けることで、第１トランジスタ１１０のゲート電位が不安定になることを防ぐことができる。
【００３３】
図８Ａは、本実施形態に係るトランジスタ回路１００の実装例を示す。図８Ａにおいて、トランジスタ回路１００は、ゲート電極パッド１１２、ゲート電極パッド１１３、ゲート配線１０９、ゲート電極１０８、補助配線１１１、ソース電極パッド１１６、複数の櫛型ソース電極１１７、ドレイン電極パッド１１８、複数の櫛型ドレイン電極１１９及びダイオード１３２を備える。
【００３４】
ソース電極パッド１１６及びドレイン電極パッド１１８は、互いに対向して配置される。それぞれの櫛型ソース電極１１７は、ソース電極パッド１１６からドレイン電極パッド１１８に向かって並列に延伸して形成される。それぞれの櫛型ドレイン電極１１９は、ドレイン電極パッド１１８からソース電極パッド１１６に向かって並列に延伸して形成される。櫛型ドレイン電極１１９及び櫛型ソース電極１１７は、延伸方向とは垂直な水平方向において、交互に所定の距離ずつ離間して設けられる。
【００３５】
ゲート電極パッド１１２及びゲート電極パッド１１３は、図２に示した第１トランジスタ１１０のゲート電極パッドである。ゲート電極パッド１１２及びゲート電極パッド１１３は、ゲート配線１０９、ゲート電極１０８及び補助配線１１１を介して互いに接続されている。また、ゲート電極１０８の長さが短い場合には、ゲート電極パッド１１３が無くてもよい。本例においてゲート電極パッド１１２及びゲート電極パッド１１３は、水平方向においてソース電極パッド１１６の両側に形成される。
【００３６】
ゲート配線１０９は、ソース電極パッド１１６に沿って形成され、一端がゲート電極パッド１１２またはゲート電極パッド１１３に接続され、他端がゲート電極１０８及び補助配線１１１に接続される。ゲート配線１０９は、分岐点１１５においてゲート電極１０８及び補助配線１１１に接続される。分岐点１１５は、水平方向に伸ばした直線が櫛型ソース電極１１７と交差し、且つ、櫛型ドレイン電極１１９と交差しない位置に設けられる。
【００３７】
ゲート電極１０８は、櫛型ソース電極１１７及び櫛型ドレイン電極１１９の間に設けられる。また、ゲート電極１０８は、最も外側の櫛型ソース電極１１７及び櫛型ドレイン電極１１９の更に外側にも形成される。ゲート電極１０８は、櫛型ソース電極１１７及び櫛型ドレイン電極１１９から所定の一定距離を保つように形成される。
【００３８】
補助配線１１１は、ゲート電極１０８の所定の長さ毎に、ゲート電極１０８と接続される。本例の補助配線１１１は、２つの分岐点１１５の間を直線で接続する。本例の補助配線１１１は、櫛型ソース電極１１７と層間絶縁膜等により絶縁される。
【００３９】
ダイオード１３２は、ゲート電極パッド１１２または１１３上に形成されてよく、ゲート配線１０９の途中に形成されてもよい。図８Ａにおいては、ゲート電極パッド１１２上、および、ゲート配線１０９の途中にダイオード１３２が形成されているが、いずれか一方にだけダイオード１３２が形成されてよい。一例として、ダイオード１３２はポリシリコンにより形成されている。ダイオード１３２をポリシリコンにより形成する場合には、ゲート電極パッド１１２または１１３上にポリシリコンを成膜することにより、容易にダイオード１３２を形成することができる。また、ゲート電極パッド１１２または１１３上に、ダイオード１３２を含むシリコンチップを載置してもよい。
【００４０】
具体的には、ゲート電極パッド１１２上のダイオード１３２は、第１導電型のドーパントが注入された第１ポリシリコン膜と、第１ポリシリコン膜の上に成膜された第２導電型のドーパントが注入された第２ポリシリコン膜とを有する。ゲート電極パッド１１２上に、順次第１ポリシリコン膜及び第２ポリシリコン膜を形成することにより、縦型構造のダイオード１３２を形成することができる。
【００４１】
より具体的には、ゲート電極パッド１１２に接する第１ポリシリコン膜にｎ型のドーパントを注入し、第１ポリシリコン膜の上に成膜される第２ポリシリコン膜にｐ型のドーパントを注入することにより、図２に示した状態で接続されたトランジスタ回路１００及びダイオード１３２を製造することができる。
【００４２】
第２ポリシリコン膜の上に、ｎ型のドーパントを注入した第３ポリシリコン膜を成膜し、第３ポリシリコン膜の上に、ｐ型のドーパントを注入した第４ポリシリコン膜を成膜することで、図６に示したダイオード１３２及びダイオード１３８が直列に接続された電流抑制部１３０を製造することができる。
【００４３】
また上述したように、ゲート電極パッド１１３の上にダイオードを形成してもよい。例えば、図８Ａに示した構成に加えて、ゲート電極パッド１１３の上に、導電型が異なる２つのポリシリコン膜が成膜されたダイオードを、ダイオード１３２と逆の積層順で形成することにより、図６に示した電流抑制部１３０を形成することができる。具体的には、ゲート電極パッド１１２に接する第１ポリシリコン膜にｎ型のドーパントが注入されている場合には、ゲート電極パッド１１３に接するポリシリコン膜にｐ型のドーパントを注入すればよい。
【００４４】
以上の手順でダイオード１３２を形成した後に、ソース電極パッド１１６に、図２に示した第２トランジスタ１２０のドレインを接続するとともに、ダイオード１３２の第２ポリシリコン膜に第２トランジスタ１２０のソースを、例えばワイヤボンディングにより接続することで、トランジスタ回路１００を製造することができる。
【００４５】
ダイオード１３２は、ゲート配線１０９の途中に設けられてもよい。ゲート配線１０９に接してｎ型のドーパントを注入したポリシリコン膜を形成し、当該ポリシリコン膜の上に、ｐ型のドーパントを注入したポリシリコン膜を形成することで、図２に示したダイオード１３２を形成してもよい。
【００４６】
図８Ｂは、ゲート配線１０９の途中に設けられるダイオード１３２の構成例を示す。図８Ｂは、図８ＡにおけるＡ−Ａ'断面を示す。ダイオード１３２は、アノード１３１およびカソード１３３を有する。アノード１３１は、ゲート電極パッド１１３に接続されるゲート配線１０９と、カソード１３３との間に形成される。カソード１３３は、分岐点１１５に接続されるゲート配線１０９と、アノード１３１との間に形成される。本例のダイオード１３２も、ポリシリコンで形成されてよい。
【００４７】
図８Ｃは、ゲート配線１０９の途中に設けられるダイオード１３２の他の構成例を示す。図８Ｃは、図８ＡにおけるＡ−Ａ'断面を示す。ダイオード１３２は、アノード電極１３５およびカソード電極１３７を有する。また、本例における第１トランジスタ１１０は、ＧａＮ層１２６およびＡｌＧａＮ層１２４を有し、ＧａＮ層１２６およびＡｌＧａＮ層１２４のヘテロ接合により生じる２次元電子ガスがチャネルとして機能する。
【００４８】
アノード電極１３５は、ゲート電極パッド１１３に接続されるゲート配線１０９に接続して設けられる。アノード電極１３５は、ＡｌＧａＮ層１２４とショットキー接触する材料で形成される。例えばアノード電極１３５として、Ｎｉ／Ａｕの積層構造を用いることができる。
【００４９】
カソード電極１３７は、分岐点１１５に接続されるゲート配線１０９に接続して、且つ、アノード電極１３５から離隔して設けられる。カソード電極１３７は、ＧａＮ層１２６にオーミック接触する材料で形成される。例えばカソード電極１３７として、Ｔｉ／Ａｌの積層構造を用いることができる。なお、ゲート配線１０９およびＡｌＧａＮ層１２４の間には絶縁膜１１４が配置される。
【００５０】
図９は、他の実施形態に係る双方向スイッチ回路２００の構成を示す。双方向スイッチ回路２００は、図１に示したトランジスタ回路１００に対して、第３トランジスタ１５０及び電流抑制部１６０を更に備える。なお、第１トランジスタ１１０は、双方向スイッチの一例である。第１トランジスタ１１０は、例えばソース端子およびドレイン端子の機能および構造が対称なＭＯＳトランジスタである。また、それぞれのトランジスタのソースおよびドレイン端子を、ソースドレイン端子（ＳＤ端子）と称する。また、第２トランジスタ１２０および第３トランジスタ１５０は、例えば縦型のＳｉ−ＭＯＳＦＥＴである。
【００５１】
第３トランジスタ１５０、第１トランジスタ１１０および第２トランジスタ１２０は、順番にカスコード接続される。つまり、第３トランジスタ１５０の一方のＳＤ端子Ａは端子２４０に接続され、他方のＳＤ端子Ｂは第１トランジスタ１１０に接続される。第１トランジスタ１１０の一方のＳＤ端子Ｃは第３トランジスタ１５０のＳＤ端子Ｂに接続され、他方のＳＤ端子Ｄは第２トランジスタ１２０のＳＤ端子Ｅに接続される。第２トランジスタ１２０の一方のＳＤ端子Ｅは第１トランジスタのＳＤ端子Ｄに接続され、他方のＳＤ端子Ｆは端子２２０に接続される。また、第２トランジスタ１２０のゲートは端子２３０に接続され、第３トランジスタ１５０のゲートは端子２５０に接続される。
【００５２】
電流抑制部１３０は、第２トランジスタ１２０のＳＤ端子Ｆと、第１トランジスタ１１０の第１ゲートとの間に設けられる。電流抑制部１６０は、第３トランジスタ１５０のＳＤ端子Ａと、第１トランジスタ１１０の第２ゲートとの間に設けられる。電流抑制部１６０は、第３トランジスタ１５０のＳＤ端子Ａから、第１トランジスタ１１０の第２ゲートへと流れる電流を抑制する。電流抑制部１６０は、図２から図７に基づいて説明した電流抑制部１３０のいずれかの構成と同じ構成を有する。
【００５３】
双方向スイッチ回路２００は、端子２２０に印加される電圧と端子２４０に印加される電圧とに応じて、双方向スイッチとして動作する。すなわち、端子２２０に印加される電圧が端子２４０に印加される電圧よりも大きい場合には、端子２２０から端子２４０の向きに電流が流れる。この場合には、電流抑制部１３０が第１トランジスタ１１０のゲートに流れる電流を抑制する。端子２２０に印加される電圧が端子２４０に印加される電圧よりも小さい場合には、端子２４０から端子２２０の向きに電流が流れる。この場合には、電流抑制部１６０が第１トランジスタ１１０のゲートに流れる電流を抑制する。
【００５４】
図１０は、他の実施形態に係る双方向スイッチ回路３００の構成を示す。双方向スイッチ回路３００は、図９に示した双方向スイッチ回路２００に対して、バイアス回路１８０をさらに備える。なお、図１０に示した第１トランジスタ１１０は、図９に示した第１トランジスタ１１０と同一の機能および構成を有するが、図１０においては第１トランジスタ１１０の基板１７２を合わせて示す。
【００５５】
バイアス回路１８０は、バイアスダイオード１８２及びバイアスダイオード１８４を有する。バイアスダイオード１８２は、第２トランジスタ１２０の第１トランジスタ１１０側のＳＤ端子Ｅにカソードが接続され、かつ、第１トランジスタ１１０の基板１７２にアノードが接続されている。バイアスダイオード１８４は、第３トランジスタ１５０の第１トランジスタ１１０側のＳＤ端子Ｂにカソードが接続され、かつ、第１トランジスタ１１０の基板１７２にアノードが接続されている。双方向スイッチ回路３００は、基板１７２に接続されたバイアス回路１８０を有することにより、第１トランジスタ１７０の電位が固定されるので、スイッチングした場合に基板電位が変動することを防止できる。
【００５６】
図１１は、他の実施形態に係るダイオード回路４００の構成を示す。ダイオード回路４００は、図２に示したトランジスタ回路１００における第２トランジスタ１２０に代えてダイオード１９０を有する。ダイオード１９０は、カソードが第１トランジスタ１１０のソースに接続されている。電流抑制部１３０は、ダイオード１９０のアノードと第１トランジスタ１１０のゲートとの間に設けられ、ダイオード１９０のアノードから第１トランジスタ１１０のゲートへと流れる電流を抑制する。ダイオード１９０は、例えばシリコンダイオードである。ダイオード１９０は、ポリシリコンダイオードであってもよい。
【００５７】
ダイオード回路４００の順方向特性は、ダイオード１９０により定まるので、ビルトイン電圧の低いシリコン等を用いることで、大電流の順方向特性を得ることができる。また、逆方向特性は、第１トランジスタ１１０により定まるので、高耐圧のＧａＮ等を用いることで、高耐圧化することができる。つまり、大電流高耐圧の回路を実現できる。
【００５８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５９】
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６０】
１００ トランジスタ回路、１０８ ゲート電極、１０９ ゲート配線、１１０ 第１トランジスタ、１１１ 補助配線、１１２ ゲート電極パッド、１１３ ゲート電極パッド、１１４ 絶縁膜、１１５ 分岐点、１１６ ソース電極パッド、１１７ 櫛型ソース電極、１１８ ドレイン電極パッド、１１９ 櫛型ドレイン電極、１２０ 第２トランジスタ、１２２ ダイオード、１２４ ＡｌＧａＮ層、１２６ ＧａＮ層、１３０ 電流抑制部、１３１ アノード、１３２ ダイオード、１３３ カソード、１３４ 抵抗、１３５ アノード電極、１３６ ダイオード、１３７ カソード電極、１３８ ダイオード、１４０ コンデンサ、１５０ 第３トランジスタ、１６０ 電流抑制部、１７０ 第１トランジスタ、１７２ 基板、１８０ バイアス回路、１８２ バイアスダイオード、１８４ バイアスダイオード、１９０ ダイオード、２００ 双方向スイッチ回路、２１０ 端子、２２０ 端子、２３０ 端子、２４０ 端子、２５０ 端子、３００ 双方向スイッチ回路、４００ ダイオード回路
【技術分野】
【０００１】
本発明は、トランジスタ回路、双方向スイッチ回路、ダイオード回路及びトランジスタ回路の製造方法に関する。
【背景技術】
【０００２】
従来、ＨＥＭＴを始めとするノーマリーオン型トランジスタをノーマリーオフ型のデバイスとして使用することを目的として、ノーマリーオン型トランジスタとノーマリーオフ型トランジスタとをカスコード接続していた（例えば、特許文献１参照）。
特許文献１ 特開２００１−２９３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ノーマリーオン型トランジスタとノーマリーオフ型トランジスタとをカスコード接続する場合には、ノーマリーオフ型トランジスタのドレイン端子がノーマリーオン型トランジスタのソース端子に接続され、且つ、ノーマリーオフ型トランジスタのソース端子がノーマリーオン型トランジスタのゲート端子に接続される。一般に、ＭＯＳＦＥＴ等によるノーマリーオフ型トランジスタには、ソース−ドレイン間に寄生ダイオードが形成される。
【０００４】
ところが、ノーマリーオフ型トランジスタのソースと、ノーマリーオン型トランジスタのドレインとの間に印加される電圧が、ノーマリーオン型トランジスタのビルトイン電圧よりも大きくなると、ノーマリーオン型トランジスタのゲートに電流が流れてしまう。ここで、ノーマリーオフ型トランジスタが内蔵するダイオードのビルトイン電圧が、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧よりも高い場合には、ノーマリーオン型トランジスタのゲート電極に電流が流れやすくなる。このため、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧が小さいと、当該ゲートに電流が流れやすくなり、ノーマリーオン型トランジスタのゲートが過電流によって破壊される場合がある。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部とを備えるトランジスタ回路を提供する。一例として、第１電流抑制部は、抵抗及び第１ダイオードの少なくとも１つを有する。
【０００６】
例えば、第１電流制御部は、カソードが第１トランジスタのゲートに接続され、アノードが第２トランジスタのソースに接続された第１ダイオードを有する。第１電流抑制部は、抵抗と、抵抗に直列に接続された第１ダイオードとを有してもよい。第１電流抑制部は、抵抗と、抵抗に並列に接続された第１ダイオードとを有してもよい。
【０００７】
第１電流抑制部は、互いに直列又は並列に接続された複数の第１ダイオードを有してもよい。複数の第１ダイオードは、一例として、互いに同じ向きに直列に接続されている。複数の第１ダイオードは、互いに反対の向きに並列に接続されていてもよい。
【０００８】
例えば、第１ダイオードは、第１トランジスタのゲート電極パッド上にポリシリコンで形成されている。第１トランジスタは、ゲート配線が延設された１つのゲート電極パッド、または、互いにゲート配線で接続された複数のゲート電極パッドを有し、第１ダイオードのアノード及びカソードは、ゲート配線の途中に設けられていてもよい。
【０００９】
本発明の第２の態様においては、順番にカスコード接続された、ノーマリーオフ型の第３トランジスタ、ノーマリーオン型の第１双方向スイッチ、および、ノーマリーオフ型の第２トランジスタと、第２トランジスタの第１双方向スイッチと接続されないソースドレイン端子と、第１双方向スイッチの第１ゲートとの間に設けられ、当該ソースドレイン端子から第１ゲートへと流れる電流を抑制する第１電流抑制部と、第３トランジスタの第１双方向スイッチと接続されないソースドレイン端子と、第１双方向スイッチの第２ゲートとの間に設けられ、当該ソースドレイン端子から第２ゲートへと流れる電流を抑制する第２電流抑制部とを更に備える双方向スイッチ回路。
【００１０】
例えば第１電流抑制部は、カソードが第１双方向スイッチの前記第１ゲートに接続され、アノードが第２トランジスタの第１双方向スイッチと接続されないソースドレイン端子に接続された第１ダイオードを有し、第２電流抑制部は、カソードが第１双方向スイッチの第２ゲートに接続され、アノードが第３トランジスタの第１双方向スイッチと接続されないソースドレイン端子に接続された第２ダイオードを有する。
【００１１】
双方向スイッチ回路は、第２トランジスタの第１双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、第１双方向スイッチの基板にアノードが接続された第１バイアスダイオードと、第３トランジスタの第１双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、第１双方向スイッチの基板にアノードが接続された第２バイアスダイオードとをさらに備えてもよい。
【００１２】
本発明の第３の態様においては、ノーマリーオン型の第１トランジスタと、カソードが、第１トランジスタのソースと接続されたダイオードと、ダイオードのアノードと第１トランジスタのゲートとの間に設けられた、ダイオードのアノードから第１トランジスタのゲートへと流れる電流を抑制する電流抑制部とを備えるダイオード回路を提供する。
【００１３】
本発明の第４の態様においては、ノーマリーオン型の第１トランジスタを形成する段階と、第１トランジスタのゲート電極パッド上に第１ポリシリコン膜を形成する段階と、第１ポリシリコン膜に第１導電型のドーパントを注入する段階と、第１ポリシリコン膜上に第２ポリシリコン膜を形成する段階と、第２ポリシリコン膜上に第１導電型と反対の導電型の第２導電型のドーパントを注入する段階と、第１トランジスタのソースに、第２トランジスタのドレインを接続する段階と、第２ポリシリコン膜に第２トランジスタのソースを接続する段階とを備えるトランジスタ回路の製造方法を提供する。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】本実施形態に係るトランジスタ回路の構成例を示す。
【図２】本実施形態に係るトランジスタ回路の他の構成例を示す。
【図３】本実施形態に係るトランジスタ回路の他の構成例成を示す。
【図４】本実施形態に係るトランジスタ回路の他の構成例を示す。
【図５】本実施形態に係るトランジスタ回路の他の構成例を示す。
【図６】本実施形態に係るトランジスタ回路の他の構成例を示す。
【図７】本実施形態に係るトランジスタ回路の他の構成例を示す。
【図８Ａ】本実施形態に係るトランジスタ回路の実装例を示す。
【図８Ｂ】ゲート配線の途中に設けられるダイオード１３２の構成例を示す。
【図８Ｃ】ゲート配線の途中に設けられるダイオード１３２の他の構成例を示す。
【図９】他の実施形態に係るトランジスタの構成を示す。
【図１０】他の実施形態に係るトランジスタの構成を示す。
【図１１】他の実施形態に係るトランジスタの構成を示す。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、本実施形態に係るトランジスタ回路１００の構成例を示す。トランジスタ回路１００は、第１トランジスタ１１０、第２トランジスタ１２０及び電流抑制部１３０を備える。第１トランジスタ１１０は、ノーマリーオン型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間で電流を流す。第１トランジスタ１１０は、例えばＨＥＭＴ（High Electron Mobility Transistor）である。第１トランジスタ１１０は、ショットキー接合を有するＨＥＭＴであってもよく、ＭＩＳ（Metal Insulator Semiconductor）構造を有するＨＥＭＴであってもよい。第１トランジスタ１１０のドレインには、端子２１０が接続されている。
【００１８】
第２トランジスタ１２０は、ノーマリーオフ型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間に電流を流さない。第２トランジスタ１２０は、例えば電界効果トランジスタである。第２トランジスタ１２０のゲートには、端子２３０が接続され、第２トランジスタ１２０のソースには、端子２２０が接続されている。
【００１９】
第２トランジスタ１２０は第１トランジスタ１１０にカスコード接続している。具体的には、第２トランジスタ１２０のドレインと第１トランジスタ１１０のソースとが接続されている。第２トランジスタ１２０のソースは、電流抑制部１３０を介して第１トランジスタ１１０のゲートに接続されている。
【００２０】
第２トランジスタ１２０は、ソースとドレインとの間に寄生ダイオード１２２を有する。第２トランジスタ１２０は、例えば電界効果トランジスタであり、ダイオード１２２は、第２トランジスタ１２０のソースとドレインとの間に形成されるｐｎ接合である。端子２２０に印加される電圧が当該ビルトイン電圧よりも大きい場合にはダイオード１２２が導通状態になるので、第２トランジスタ１２０のソースからドレインに向けて電流が流れる。
【００２１】
電流抑制部１３０は、第２トランジスタ１２０のソースと第１トランジスタ１１０のゲートとの間に設けられている。電流抑制部１３０は、第２トランジスタ１２０のソースから第１トランジスタ１１０のゲートへと流れる電流を抑制する。電流抑制部１３０は、第２トランジスタ１２０のソースから第１トランジスタ１１０のゲートへと電流を流さないことが好ましい。
【００２２】
なお、第２トランジスタ１２０および電流抑制部１３０を１チップで形成してよい。例えば第２トランジスタ１２０および電流抑制部１３０を同一のシリコンチップに形成し、第１トランジスタ１１０を窒化物半導体で形成してよい。
【００２３】
図２は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。図２における電流抑制部１３０は、ダイオード１３２を有する。ダイオード１３２は、端子２２０にアノードが接続され、第１トランジスタ１１０のゲートにカソードが接続されている。ダイオード１３２は、ツェナーダイオード以外のダイオードである。例えば、ダイオード１３２は、トランジスタ回路１００の使用電圧範囲内に降伏電圧を有しない。トランジスタ回路１００の使用電圧範囲は、トランジスタ回路１００の製品仕様値であってよい。具体的には、ダイオード１３２のビルトイン電圧は、１．２Ｖ以上であってよい。
【００２４】
電流抑制部１３０がダイオード１３２を有することにより、端子２２０に印加される電圧がダイオード１３２のビルトイン電圧と第１トランジスタ１１０のゲートにおけるビルトイン電圧との和よりも大きくなるまでは、端子２２０から第１トランジスタ１１０のゲートに対して電流が流れない。
【００２５】
ダイオード１３２の逆方向電圧は、第１トランジスタ１１０の閾値電圧と第２トランジスタ１２０のソース−ドレイン間耐圧との和より小さいことが好ましい。なお、ダイオード１３２の逆方向電圧とは、ダイオード１３２のリーク電流と、第１トランジスタ１１０のゲートリーク電流とが等しくなる電圧を指す。この場合には、第２トランジスタ１２０に過大な電圧が印加される前に、ダイオード１３２を介して第１トランジスタ１１０のゲートから端子２２０に電流が流れるので、第２トランジスタ１２０が破壊されることを防止できる。
【００２６】
図３は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。図３における電流抑制部１３０は、ダイオード１３２と直列に接続された抵抗１３４を有する。電流抑制部１３０が抵抗１３４を有することにより、ダイオード１３２のビルトイン電圧と第１トランジスタ１１０のゲートにおけるビルトイン電圧との和よりも大きな電圧が端子２２０に印加された場合に、端子２２０から第１トランジスタ１１０のゲートに流入する電流を抑制することができる。
【００２７】
図４は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。図４における電流抑制部１３０は、ダイオード１３２と並列に接続された抵抗１３４を有する。電流抑制部１３０が抵抗１３４をダイオード１３２と並列に有することにより、ダイオード１３２がオープンモードで故障した場合においても、第２トランジスタ１２０のソースと第１トランジスタ１１０のゲートとの接続を維持しつつ、第１トランジスタ１１０のゲートに流入する電流を抑制することにより第１トランジスタ１１０の破壊を防ぐことができる。
【００２８】
図５は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。第１電流抑制部１３０は、互いに並列に接続された複数のダイオードを有してもよい。図５に示した電流抑制部１３０は、ダイオード１３２と並列に接続されたダイオード１３６をさらに有する。ダイオード１３６のカソードは、ダイオード１３２のアノード及び第２トランジスタ１２０のソースに接続されている。ダイオード１３６のアノードは、ダイオード１３２のカソード及び第１トランジスタ１１０のゲートに接続されている。
【００２９】
電流抑制部１３０がダイオード１３６を更に有することにより、電流抑制部１３０の逆方向電圧を小さくすることができる。このため、電流抑制部１３０の逆方向電圧を、第１トランジスタ１１０の閾値電圧と第２トランジスタ１２０のソースドレイン間耐圧との和よりも小さくすることが容易になる。このため、第２トランジスタ１２０に過大な電圧が印加されて破壊されることを防止できる。
【００３０】
図６は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。電流抑制部１３０は、互いに直列に接続された複数のダイオードを有してもよい。図６に示した電流抑制部１３０は、図２に示した電流抑制部１３０に対して、ダイオード１３２と直列に接続されたダイオード１３８をさらに有する。ダイオード１３８のアノードは端子２２０に接続され、ダイオード１３８のカソードは、ダイオード１３２のアノードに接続されている。電流抑制部１３０は、直列接続された、より多くのダイオードを有してもよい。
【００３１】
電流抑制部１３０が直列接続された複数のダイオードを有することにより、電流抑制部１３０のビルトイン電圧を大きくすることができる。したがって、電流抑制部１３０がダイオード１３２のみを有している場合に比べて、より高い電圧が端子２２０に印加されても、電流抑制部１３０は、第１トランジスタ１１０に電流が流れることを抑制することができる。また、電流抑制部１３０は、図３から図５に示したいずれかの構成において、カソードが第１トランジスタ１１０側に配置される直列接続された複数のダイオードを有してもよい。
【００３２】
図７は、本実施形態に係るトランジスタ回路１００の他の構成例を示す。図７に示した電流抑制部１３０は、図３に示した電流抑制部１３０に比べて、ダイオード１３２に並列に接続されたコンデンサ１４０をさらに有する。トランジスタ回路１００がオフ状態からオン状態になるときに、ダイオード１３２の容量が小さいと第１トランジスタ１１０のゲート電位が不安定になる場合がある。これに対し、コンデンサ１４０を設けることで、第１トランジスタ１１０のゲート電位が不安定になることを防ぐことができる。
【００３３】
図８Ａは、本実施形態に係るトランジスタ回路１００の実装例を示す。図８Ａにおいて、トランジスタ回路１００は、ゲート電極パッド１１２、ゲート電極パッド１１３、ゲート配線１０９、ゲート電極１０８、補助配線１１１、ソース電極パッド１１６、複数の櫛型ソース電極１１７、ドレイン電極パッド１１８、複数の櫛型ドレイン電極１１９及びダイオード１３２を備える。
【００３４】
ソース電極パッド１１６及びドレイン電極パッド１１８は、互いに対向して配置される。それぞれの櫛型ソース電極１１７は、ソース電極パッド１１６からドレイン電極パッド１１８に向かって並列に延伸して形成される。それぞれの櫛型ドレイン電極１１９は、ドレイン電極パッド１１８からソース電極パッド１１６に向かって並列に延伸して形成される。櫛型ドレイン電極１１９及び櫛型ソース電極１１７は、延伸方向とは垂直な水平方向において、交互に所定の距離ずつ離間して設けられる。
【００３５】
ゲート電極パッド１１２及びゲート電極パッド１１３は、図２に示した第１トランジスタ１１０のゲート電極パッドである。ゲート電極パッド１１２及びゲート電極パッド１１３は、ゲート配線１０９、ゲート電極１０８及び補助配線１１１を介して互いに接続されている。また、ゲート電極１０８の長さが短い場合には、ゲート電極パッド１１３が無くてもよい。本例においてゲート電極パッド１１２及びゲート電極パッド１１３は、水平方向においてソース電極パッド１１６の両側に形成される。
【００３６】
ゲート配線１０９は、ソース電極パッド１１６に沿って形成され、一端がゲート電極パッド１１２またはゲート電極パッド１１３に接続され、他端がゲート電極１０８及び補助配線１１１に接続される。ゲート配線１０９は、分岐点１１５においてゲート電極１０８及び補助配線１１１に接続される。分岐点１１５は、水平方向に伸ばした直線が櫛型ソース電極１１７と交差し、且つ、櫛型ドレイン電極１１９と交差しない位置に設けられる。
【００３７】
ゲート電極１０８は、櫛型ソース電極１１７及び櫛型ドレイン電極１１９の間に設けられる。また、ゲート電極１０８は、最も外側の櫛型ソース電極１１７及び櫛型ドレイン電極１１９の更に外側にも形成される。ゲート電極１０８は、櫛型ソース電極１１７及び櫛型ドレイン電極１１９から所定の一定距離を保つように形成される。
【００３８】
補助配線１１１は、ゲート電極１０８の所定の長さ毎に、ゲート電極１０８と接続される。本例の補助配線１１１は、２つの分岐点１１５の間を直線で接続する。本例の補助配線１１１は、櫛型ソース電極１１７と層間絶縁膜等により絶縁される。
【００３９】
ダイオード１３２は、ゲート電極パッド１１２または１１３上に形成されてよく、ゲート配線１０９の途中に形成されてもよい。図８Ａにおいては、ゲート電極パッド１１２上、および、ゲート配線１０９の途中にダイオード１３２が形成されているが、いずれか一方にだけダイオード１３２が形成されてよい。一例として、ダイオード１３２はポリシリコンにより形成されている。ダイオード１３２をポリシリコンにより形成する場合には、ゲート電極パッド１１２または１１３上にポリシリコンを成膜することにより、容易にダイオード１３２を形成することができる。また、ゲート電極パッド１１２または１１３上に、ダイオード１３２を含むシリコンチップを載置してもよい。
【００４０】
具体的には、ゲート電極パッド１１２上のダイオード１３２は、第１導電型のドーパントが注入された第１ポリシリコン膜と、第１ポリシリコン膜の上に成膜された第２導電型のドーパントが注入された第２ポリシリコン膜とを有する。ゲート電極パッド１１２上に、順次第１ポリシリコン膜及び第２ポリシリコン膜を形成することにより、縦型構造のダイオード１３２を形成することができる。
【００４１】
より具体的には、ゲート電極パッド１１２に接する第１ポリシリコン膜にｎ型のドーパントを注入し、第１ポリシリコン膜の上に成膜される第２ポリシリコン膜にｐ型のドーパントを注入することにより、図２に示した状態で接続されたトランジスタ回路１００及びダイオード１３２を製造することができる。
【００４２】
第２ポリシリコン膜の上に、ｎ型のドーパントを注入した第３ポリシリコン膜を成膜し、第３ポリシリコン膜の上に、ｐ型のドーパントを注入した第４ポリシリコン膜を成膜することで、図６に示したダイオード１３２及びダイオード１３８が直列に接続された電流抑制部１３０を製造することができる。
【００４３】
また上述したように、ゲート電極パッド１１３の上にダイオードを形成してもよい。例えば、図８Ａに示した構成に加えて、ゲート電極パッド１１３の上に、導電型が異なる２つのポリシリコン膜が成膜されたダイオードを、ダイオード１３２と逆の積層順で形成することにより、図６に示した電流抑制部１３０を形成することができる。具体的には、ゲート電極パッド１１２に接する第１ポリシリコン膜にｎ型のドーパントが注入されている場合には、ゲート電極パッド１１３に接するポリシリコン膜にｐ型のドーパントを注入すればよい。
【００４４】
以上の手順でダイオード１３２を形成した後に、ソース電極パッド１１６に、図２に示した第２トランジスタ１２０のドレインを接続するとともに、ダイオード１３２の第２ポリシリコン膜に第２トランジスタ１２０のソースを、例えばワイヤボンディングにより接続することで、トランジスタ回路１００を製造することができる。
【００４５】
ダイオード１３２は、ゲート配線１０９の途中に設けられてもよい。ゲート配線１０９に接してｎ型のドーパントを注入したポリシリコン膜を形成し、当該ポリシリコン膜の上に、ｐ型のドーパントを注入したポリシリコン膜を形成することで、図２に示したダイオード１３２を形成してもよい。
【００４６】
図８Ｂは、ゲート配線１０９の途中に設けられるダイオード１３２の構成例を示す。図８Ｂは、図８ＡにおけるＡ−Ａ'断面を示す。ダイオード１３２は、アノード１３１およびカソード１３３を有する。アノード１３１は、ゲート電極パッド１１３に接続されるゲート配線１０９と、カソード１３３との間に形成される。カソード１３３は、分岐点１１５に接続されるゲート配線１０９と、アノード１３１との間に形成される。本例のダイオード１３２も、ポリシリコンで形成されてよい。
【００４７】
図８Ｃは、ゲート配線１０９の途中に設けられるダイオード１３２の他の構成例を示す。図８Ｃは、図８ＡにおけるＡ−Ａ'断面を示す。ダイオード１３２は、アノード電極１３５およびカソード電極１３７を有する。また、本例における第１トランジスタ１１０は、ＧａＮ層１２６およびＡｌＧａＮ層１２４を有し、ＧａＮ層１２６およびＡｌＧａＮ層１２４のヘテロ接合により生じる２次元電子ガスがチャネルとして機能する。
【００４８】
アノード電極１３５は、ゲート電極パッド１１３に接続されるゲート配線１０９に接続して設けられる。アノード電極１３５は、ＡｌＧａＮ層１２４とショットキー接触する材料で形成される。例えばアノード電極１３５として、Ｎｉ／Ａｕの積層構造を用いることができる。
【００４９】
カソード電極１３７は、分岐点１１５に接続されるゲート配線１０９に接続して、且つ、アノード電極１３５から離隔して設けられる。カソード電極１３７は、ＧａＮ層１２６にオーミック接触する材料で形成される。例えばカソード電極１３７として、Ｔｉ／Ａｌの積層構造を用いることができる。なお、ゲート配線１０９およびＡｌＧａＮ層１２４の間には絶縁膜１１４が配置される。
【００５０】
図９は、他の実施形態に係る双方向スイッチ回路２００の構成を示す。双方向スイッチ回路２００は、図１に示したトランジスタ回路１００に対して、第３トランジスタ１５０及び電流抑制部１６０を更に備える。なお、第１トランジスタ１１０は、双方向スイッチの一例である。第１トランジスタ１１０は、例えばソース端子およびドレイン端子の機能および構造が対称なＭＯＳトランジスタである。また、それぞれのトランジスタのソースおよびドレイン端子を、ソースドレイン端子（ＳＤ端子）と称する。また、第２トランジスタ１２０および第３トランジスタ１５０は、例えば縦型のＳｉ−ＭＯＳＦＥＴである。
【００５１】
第３トランジスタ１５０、第１トランジスタ１１０および第２トランジスタ１２０は、順番にカスコード接続される。つまり、第３トランジスタ１５０の一方のＳＤ端子Ａは端子２４０に接続され、他方のＳＤ端子Ｂは第１トランジスタ１１０に接続される。第１トランジスタ１１０の一方のＳＤ端子Ｃは第３トランジスタ１５０のＳＤ端子Ｂに接続され、他方のＳＤ端子Ｄは第２トランジスタ１２０のＳＤ端子Ｅに接続される。第２トランジスタ１２０の一方のＳＤ端子Ｅは第１トランジスタのＳＤ端子Ｄに接続され、他方のＳＤ端子Ｆは端子２２０に接続される。また、第２トランジスタ１２０のゲートは端子２３０に接続され、第３トランジスタ１５０のゲートは端子２５０に接続される。
【００５２】
電流抑制部１３０は、第２トランジスタ１２０のＳＤ端子Ｆと、第１トランジスタ１１０の第１ゲートとの間に設けられる。電流抑制部１６０は、第３トランジスタ１５０のＳＤ端子Ａと、第１トランジスタ１１０の第２ゲートとの間に設けられる。電流抑制部１６０は、第３トランジスタ１５０のＳＤ端子Ａから、第１トランジスタ１１０の第２ゲートへと流れる電流を抑制する。電流抑制部１６０は、図２から図７に基づいて説明した電流抑制部１３０のいずれかの構成と同じ構成を有する。
【００５３】
双方向スイッチ回路２００は、端子２２０に印加される電圧と端子２４０に印加される電圧とに応じて、双方向スイッチとして動作する。すなわち、端子２２０に印加される電圧が端子２４０に印加される電圧よりも大きい場合には、端子２２０から端子２４０の向きに電流が流れる。この場合には、電流抑制部１３０が第１トランジスタ１１０のゲートに流れる電流を抑制する。端子２２０に印加される電圧が端子２４０に印加される電圧よりも小さい場合には、端子２４０から端子２２０の向きに電流が流れる。この場合には、電流抑制部１６０が第１トランジスタ１１０のゲートに流れる電流を抑制する。
【００５４】
図１０は、他の実施形態に係る双方向スイッチ回路３００の構成を示す。双方向スイッチ回路３００は、図９に示した双方向スイッチ回路２００に対して、バイアス回路１８０をさらに備える。なお、図１０に示した第１トランジスタ１１０は、図９に示した第１トランジスタ１１０と同一の機能および構成を有するが、図１０においては第１トランジスタ１１０の基板１７２を合わせて示す。
【００５５】
バイアス回路１８０は、バイアスダイオード１８２及びバイアスダイオード１８４を有する。バイアスダイオード１８２は、第２トランジスタ１２０の第１トランジスタ１１０側のＳＤ端子Ｅにカソードが接続され、かつ、第１トランジスタ１１０の基板１７２にアノードが接続されている。バイアスダイオード１８４は、第３トランジスタ１５０の第１トランジスタ１１０側のＳＤ端子Ｂにカソードが接続され、かつ、第１トランジスタ１１０の基板１７２にアノードが接続されている。双方向スイッチ回路３００は、基板１７２に接続されたバイアス回路１８０を有することにより、第１トランジスタ１７０の電位が固定されるので、スイッチングした場合に基板電位が変動することを防止できる。
【００５６】
図１１は、他の実施形態に係るダイオード回路４００の構成を示す。ダイオード回路４００は、図２に示したトランジスタ回路１００における第２トランジスタ１２０に代えてダイオード１９０を有する。ダイオード１９０は、カソードが第１トランジスタ１１０のソースに接続されている。電流抑制部１３０は、ダイオード１９０のアノードと第１トランジスタ１１０のゲートとの間に設けられ、ダイオード１９０のアノードから第１トランジスタ１１０のゲートへと流れる電流を抑制する。ダイオード１９０は、例えばシリコンダイオードである。ダイオード１９０は、ポリシリコンダイオードであってもよい。
【００５７】
ダイオード回路４００の順方向特性は、ダイオード１９０により定まるので、ビルトイン電圧の低いシリコン等を用いることで、大電流の順方向特性を得ることができる。また、逆方向特性は、第１トランジスタ１１０により定まるので、高耐圧のＧａＮ等を用いることで、高耐圧化することができる。つまり、大電流高耐圧の回路を実現できる。
【００５８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５９】
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６０】
１００ トランジスタ回路、１０８ ゲート電極、１０９ ゲート配線、１１０ 第１トランジスタ、１１１ 補助配線、１１２ ゲート電極パッド、１１３ ゲート電極パッド、１１４ 絶縁膜、１１５ 分岐点、１１６ ソース電極パッド、１１７ 櫛型ソース電極、１１８ ドレイン電極パッド、１１９ 櫛型ドレイン電極、１２０ 第２トランジスタ、１２２ ダイオード、１２４ ＡｌＧａＮ層、１２６ ＧａＮ層、１３０ 電流抑制部、１３１ アノード、１３２ ダイオード、１３３ カソード、１３４ 抵抗、１３５ アノード電極、１３６ ダイオード、１３７ カソード電極、１３８ ダイオード、１４０ コンデンサ、１５０ 第３トランジスタ、１６０ 電流抑制部、１７０ 第１トランジスタ、１７２ 基板、１８０ バイアス回路、１８２ バイアスダイオード、１８４ バイアスダイオード、１９０ ダイオード、２００ 双方向スイッチ回路、２１０ 端子、２２０ 端子、２３０ 端子、２４０ 端子、２５０ 端子、３００ 双方向スイッチ回路、４００ ダイオード回路
【特許請求の範囲】
【請求項１】
ノーマリーオン型の第１トランジスタと、
ドレインが、前記第１トランジスタのソースと接続され、前記第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、
前記第２トランジスタのソースと前記第１トランジスタのゲートとの間に設けられた、前記第２トランジスタのソースから前記第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部と
を備えるトランジスタ回路。
【請求項２】
前記第１電流抑制部は、抵抗及び第１ダイオードの少なくとも１つを有する請求項１に記載のトランジスタ回路。
【請求項３】
前記第１電流抑制部は、カソードが前記第１トランジスタのゲートに接続され、アノードが前記第２トランジスタのソースに接続された前記第１ダイオードを有する請求項２に記載のトランジスタ回路。
【請求項４】
前記第１電流抑制部は、前記抵抗と、前記抵抗に直列に接続された前記第１ダイオードとを有する請求項３に記載のトランジスタ回路。
【請求項５】
前記第１電流抑制部は、前記抵抗と、前記抵抗に並列に接続された前記第１ダイオードとを有する請求項３に記載のトランジスタ回路。
【請求項６】
前記第１電流抑制部は、互いに直列又は並列に接続された前記第１ダイオードを複数有する請求項２から５のいずれか一項に記載のトランジスタ回路。
【請求項７】
複数の前記第１ダイオードは、互いに同じ向きに直列に接続されている請求項６に記載のトランジスタ回路。
【請求項８】
複数の前記第１ダイオードは、互いに反対の向きに並列に接続されている請求項６に記載のトランジスタ回路。
【請求項９】
前記第１ダイオードは、前記第１トランジスタのゲート電極パッド上にポリシリコンで形成されている請求項２から８のいずれか一項に記載のトランジスタ回路。
【請求項１０】
前記第１ダイオードは、前記第１トランジスタのゲート電極パッド上に載置されたシリコンチップに形成される
請求項２から８のいずれか一項に記載のトランジスタ回路。
【請求項１１】
前記第１トランジスタは、互いにゲート配線で接続された複数のゲート電極パッドを有し、
前記第１ダイオードのアノード及びカソードは、前記ゲート配線の途中に設けられている請求項２から８のいずれか一項に記載のトランジスタ回路。
【請求項１２】
前記第１ダイオードの逆方向電圧は、前記第１トランジスタの閾値電圧と、前記第２トランジスタのソース−ドレイン間耐圧との和より小さい
請求項２から１１のいずれか一項に記載のトランジスタ回路。
【請求項１３】
前記第２トランジスタおよび前記電流抑制部が、同一のシリコンチップに形成される
請求項１から８のいずれか一項に記載のトランジスタ回路。
【請求項１４】
順番にカスコード接続された、ノーマリーオフ型の第３トランジスタ、ノーマリーオン型の第１双方向スイッチ、および、ノーマリーオフ型の第２トランジスタと、
前記第２トランジスタの前記第１双方向スイッチと接続されないソースドレイン端子と、前記第１双方向スイッチの第１ゲートとの間に設けられ、当該ソースドレイン端子から前記第１ゲートへと流れる電流を抑制する第１電流抑制部と、
前記第３トランジスタの前記第１双方向スイッチと接続されないソースドレイン端子と、前記第１双方向スイッチの第２ゲートとの間に設けられ、当該ソースドレイン端子から前記第２ゲートへと流れる電流を抑制する第２電流抑制部と
を更に備える双方向スイッチ回路。
【請求項１５】
前記第１電流抑制部は、カソードが前記第１双方向スイッチの前記第１ゲートに接続され、アノードが前記第２トランジスタの前記第１双方向スイッチと接続されないソースドレイン端子に接続された第１ダイオードを有し、
前記第２電流抑制部は、カソードが前記第１双方向スイッチの前記第２ゲートに接続され、アノードが前記第３トランジスタの前記第１双方向スイッチと接続されないソースドレイン端子に接続された第２ダイオードを有する請求項１４に記載の双方向スイッチ回路。
【請求項１６】
前記第２トランジスタの前記第１双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、前記第１双方向スイッチの基板にアノードが接続された第１バイアスダイオードと、
前記第３トランジスタの前記第１双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、前記第１双方向スイッチの基板にアノードが接続された第２バイアスダイオードと
をさらに備える請求項１４又は１５に記載の双方向スイッチ回路。
【請求項１７】
ノーマリーオン型の第１トランジスタと、
カソードが、前記第１トランジスタのソースと接続されたダイオードと、
前記ダイオードのアノードと前記第１トランジスタのゲートとの間に設けられた、前記ダイオードのアノードから前記第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と
を備えるダイオード回路。
【請求項１８】
ノーマリーオン型の第１トランジスタを形成する段階と、
前記第１トランジスタのゲート電極パッド上に第１ポリシリコン膜を形成する段階と、
前記第１ポリシリコン膜に第１導電型のドーパントを注入する段階と、
前記第１ポリシリコン膜上に第２ポリシリコン膜を形成する段階と、
前記第２ポリシリコン膜上に第１導電型と反対の導電型の第２導電型のドーパントを注入する段階と、
前記第１トランジスタのソースに、第２トランジスタのドレインを接続する段階と、
前記第２ポリシリコン膜に前記第２トランジスタのソースを接続する段階と
を備えるトランジスタ回路の製造方法。
【請求項１】
ノーマリーオン型の第１トランジスタと、
ドレインが、前記第１トランジスタのソースと接続され、前記第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、
前記第２トランジスタのソースと前記第１トランジスタのゲートとの間に設けられた、前記第２トランジスタのソースから前記第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部と
を備えるトランジスタ回路。
【請求項２】
前記第１電流抑制部は、抵抗及び第１ダイオードの少なくとも１つを有する請求項１に記載のトランジスタ回路。
【請求項３】
前記第１電流抑制部は、カソードが前記第１トランジスタのゲートに接続され、アノードが前記第２トランジスタのソースに接続された前記第１ダイオードを有する請求項２に記載のトランジスタ回路。
【請求項４】
前記第１電流抑制部は、前記抵抗と、前記抵抗に直列に接続された前記第１ダイオードとを有する請求項３に記載のトランジスタ回路。
【請求項５】
前記第１電流抑制部は、前記抵抗と、前記抵抗に並列に接続された前記第１ダイオードとを有する請求項３に記載のトランジスタ回路。
【請求項６】
前記第１電流抑制部は、互いに直列又は並列に接続された前記第１ダイオードを複数有する請求項２から５のいずれか一項に記載のトランジスタ回路。
【請求項７】
複数の前記第１ダイオードは、互いに同じ向きに直列に接続されている請求項６に記載のトランジスタ回路。
【請求項８】
複数の前記第１ダイオードは、互いに反対の向きに並列に接続されている請求項６に記載のトランジスタ回路。
【請求項９】
前記第１ダイオードは、前記第１トランジスタのゲート電極パッド上にポリシリコンで形成されている請求項２から８のいずれか一項に記載のトランジスタ回路。
【請求項１０】
前記第１ダイオードは、前記第１トランジスタのゲート電極パッド上に載置されたシリコンチップに形成される
請求項２から８のいずれか一項に記載のトランジスタ回路。
【請求項１１】
前記第１トランジスタは、互いにゲート配線で接続された複数のゲート電極パッドを有し、
前記第１ダイオードのアノード及びカソードは、前記ゲート配線の途中に設けられている請求項２から８のいずれか一項に記載のトランジスタ回路。
【請求項１２】
前記第１ダイオードの逆方向電圧は、前記第１トランジスタの閾値電圧と、前記第２トランジスタのソース−ドレイン間耐圧との和より小さい
請求項２から１１のいずれか一項に記載のトランジスタ回路。
【請求項１３】
前記第２トランジスタおよび前記電流抑制部が、同一のシリコンチップに形成される
請求項１から８のいずれか一項に記載のトランジスタ回路。
【請求項１４】
順番にカスコード接続された、ノーマリーオフ型の第３トランジスタ、ノーマリーオン型の第１双方向スイッチ、および、ノーマリーオフ型の第２トランジスタと、
前記第２トランジスタの前記第１双方向スイッチと接続されないソースドレイン端子と、前記第１双方向スイッチの第１ゲートとの間に設けられ、当該ソースドレイン端子から前記第１ゲートへと流れる電流を抑制する第１電流抑制部と、
前記第３トランジスタの前記第１双方向スイッチと接続されないソースドレイン端子と、前記第１双方向スイッチの第２ゲートとの間に設けられ、当該ソースドレイン端子から前記第２ゲートへと流れる電流を抑制する第２電流抑制部と
を更に備える双方向スイッチ回路。
【請求項１５】
前記第１電流抑制部は、カソードが前記第１双方向スイッチの前記第１ゲートに接続され、アノードが前記第２トランジスタの前記第１双方向スイッチと接続されないソースドレイン端子に接続された第１ダイオードを有し、
前記第２電流抑制部は、カソードが前記第１双方向スイッチの前記第２ゲートに接続され、アノードが前記第３トランジスタの前記第１双方向スイッチと接続されないソースドレイン端子に接続された第２ダイオードを有する請求項１４に記載の双方向スイッチ回路。
【請求項１６】
前記第２トランジスタの前記第１双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、前記第１双方向スイッチの基板にアノードが接続された第１バイアスダイオードと、
前記第３トランジスタの前記第１双方向スイッチと接続されたソースドレイン端子にカソードが接続され、かつ、前記第１双方向スイッチの基板にアノードが接続された第２バイアスダイオードと
をさらに備える請求項１４又は１５に記載の双方向スイッチ回路。
【請求項１７】
ノーマリーオン型の第１トランジスタと、
カソードが、前記第１トランジスタのソースと接続されたダイオードと、
前記ダイオードのアノードと前記第１トランジスタのゲートとの間に設けられた、前記ダイオードのアノードから前記第１トランジスタのゲートへと流れる電流を抑制する電流抑制部と
を備えるダイオード回路。
【請求項１８】
ノーマリーオン型の第１トランジスタを形成する段階と、
前記第１トランジスタのゲート電極パッド上に第１ポリシリコン膜を形成する段階と、
前記第１ポリシリコン膜に第１導電型のドーパントを注入する段階と、
前記第１ポリシリコン膜上に第２ポリシリコン膜を形成する段階と、
前記第２ポリシリコン膜上に第１導電型と反対の導電型の第２導電型のドーパントを注入する段階と、
前記第１トランジスタのソースに、第２トランジスタのドレインを接続する段階と、
前記第２ポリシリコン膜に前記第２トランジスタのソースを接続する段階と
を備えるトランジスタ回路の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−４２２７０（Ｐ２０１３−４２２７０Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７６６６０（Ｐ２０１１−１７６６６０）
【出願日】平成２３年８月１２日（２０１１．８．１２）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１２日（２０１１．８．１２）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
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