【課題】 電気的特性を向上させた高周波回路装置を提供する。
【解決手段】 高周波回路装置は、一端同士１３３１，１３４１が互いに離間して対向した２つの伝送線路１３３，１３４と、２つの伝送線路の一方の一端に実装され、該実装面となる下面電極３０と、該実装時に下面電極の上方に位置する上面電極３２を備えるキャパシタＣと、２つの伝送線路の対向する一端同士の間の領域に配置され、一端同士を電気的に接続する抵抗素子Ｒと、キャパシタの上面電極と２つの伝送線路の他方との間を電気的に接続する接続導体１３５とを備える。 （もっと読む）

【課題】エピ抵抗や抵抗チップを用いることなく、奇モードのループ発振を抑えること。
【解決手段】本発明は、金属層６０を形成する工程と、複数のＦＥＴそれぞれのゲートフィンガー１４を共通に接続するゲートバスライン２６のパターンのうち一部分を除いたパターンを有するめっき層６４と、一部分の領域を被覆する第２マスク層６６と、をマスクにして金属層６０をパターニングすることで、ゲートバスライン２６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】裏面電極と導通したパッドを破ることなく、複数のバイアホールの検査を短時間で実施できる半導体装置を提供する。
【解決手段】半導体装置は、基板と、該基板の裏面に形成された裏面電極と、該基板を貫通するＮ個（Ｎは２以上の整数）のバイアホール１６のそれぞれを経由して該裏面電極と電気的に接続されるように該基板の表面に形成されたＮ個のパッドと、該Ｎ個のパッドのそれぞれに電気的に接続されたＮ個のエピ抵抗３０とを有する。そして、該Ｎ個のエピ抵抗を介して該Ｎ個のパッドと接続された配線３４と、該配線と接続された検査用パッド３６と、該Ｎ個のパッド、及び該Ｎ個のバイアホールを経由して該裏面電極に電流を流すように該基板の表面に形成された電流印加用パターンと、を備える。 （もっと読む）

【課題】ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供する。
【解決手段】基板１０と、基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子１４０と、基板上に配置され、能動素子のドレイン端子電極と出力端子との間に接続され、負性抵抗の絶対値に等しい抵抗値を有する抵抗Ｒと、抵抗Ｒに並列に接続され、高周波負性抵抗発振の発振周波数に同調するインダクタンスＬとキャパシタンスＣからなるタンク回路とからなる安定化回路１２０とを備え、安定化回路１２０は、発振周波数に、インダクタンスＬとキャパシタンスＣからなる共振周波数を同調することによって、発振周波数において、抵抗Ｒによって負性抵抗をキャンセルする半導体装置。 （もっと読む）

【課題】高電子移動度トランジスタにおいて、ゲート部のドレイン側端部における電界集中を緩和する。
【解決手段】高電子移動度トランジスタ１０は、導電体部２３と第１抵抗部Ｒ１と第２抵抗部Ｒ２を備えている。導電体部２３は、ドレイン電極２１とゲート部２６の間に設けられている。第１抵抗部Ｒ１は、一端がドレイン電極２１に電気的に接続されており、他端が導電体部２３に電気的に接続されている。第２抵抗部Ｒ２は、一端がソース電極２８に電気的に接続されており、他端が導電体部２３に電気的に接続されている。 （もっと読む）

【課題】トランジスタのゲートへの電流を防ぐ。
【解決手段】ノーマリーオン型の第１トランジスタと、ドレインが、第１トランジスタのソースと接続され、第１トランジスタとカスコード接続されたノーマリーオフ型の第２トランジスタと、第２トランジスタのソースと第１トランジスタのゲートとの間に設けられた、第２トランジスタのソースから第１トランジスタのゲートへと流れる電流を抑制する第１電流抑制部とを備えるトランジスタ回路を提供する。 （もっと読む）

【課題】材料の熱膨張係数の差に起因するクラック等を抑制することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１と、基板１上方に形成されたＧａＮ系化合物半導体積層構造３と、基板１とＧａＮ系化合物半導体積層構造３との間に設けられたＡｌＮ系の応力緩和層２と、が設けられている。応力緩和層２のＧａＮ系化合物半導体積層構造３と接する面に、深さが５ｎｍ以上の窪み２ａが２×１０¹⁰ｃｍ^-2以上の個数密度で形成されている。 （もっと読む）

【課題】スイッチ素子のオン抵抗をより一層小さく抑えることができるスイッチ装置を提供する。
【解決手段】スイッチ素子１０は、半導体基板１０４に絶縁膜１５を介して接合された電界印加電極１４を有している。駆動回路２０の電界制御部２２は、スイッチ素子１０の電界印加電極１４およびソース電極１３に接続されており、電界印加電極１４−ソース電極１３間にバイアス電圧Ｖｅを印加する。電界制御部２２は、閾値を超えるバイアス電圧Ｖｅをスイッチ素子１０に印加することによって、電界印加電極１４から半導体基板１０４のヘテロ接合界面に電界を印加する。要するに、スイッチ素子１０がオン状態で、電界印加電極１４から半導体基板１０４に印加される電界は、電界効果によってチャネル領域の電子濃度を高くし、スイッチ素子１０のオン抵抗を小さくするように作用する。 （もっと読む）

【課題】ゲート電極のドレイン端の電界を緩和し、ゲート絶縁膜の破損を低減する。
【解決手段】窒化物半導体で形成されたチャネル層１０８と、チャネル層１０８の上方に、チャネル層よりバンドギャップエネルギーが大きい窒化物半導体で形成された電子供給層１１２と、チャネル層１０８の上方に形成されたソース電極１１６およびドレイン電極１１８と、チャネル層１０８の上方に形成されたゲート電極１２０と、チャネル層１０８の上方に形成され、チャネル層１０８からホールを引き抜くホール引抜部１２６と、ゲート電極１２０およびホール引抜部１２６を、電気的に接続する接続部１２４と、を備える電界効果型トランジスタ１００。 （もっと読む）

【課題】薄膜抵抗又は基板抵抗によって数ｋΩから数十ｋΩの抵抗値を持つゲート抵抗のサイズが基板長さ、基板幅に比べて大きい。
【解決手段】能動層１０を有する半導体基板１１と、半導体基板の能動層１０にオーミック接触するソース電極１３及びドレイン電極１４と、能動層１０の上方に設けられたゲート電極１５と、半導体基板１１に設けられた非活性領域１６と、非活性領域１６上にゲート電極１５の一部が引出されて接触する導体１７と、非活性領域１６上で直流電圧が印加されるパッド電極１８と、パッド電極１８及び導体１７にオーミック接触し、非活性領域１６に設けられたゲート抵抗領域１９とを備え、ゲート抵抗領域１９は半導体基板１１へボロンイオンを注入することによって形成され、ボロンイオンの注入量によりゲート抵抗領域１９上のシート抵抗値を高めたことを備えたことを特徴とする半導体素子の構造が提供される。 （もっと読む）

【課題】ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供する。
【解決手段】窒化物半導体層の主面上に、第１の主電極Ｄｓｗと第２の主電極Ｓｓｗの間に配置された制御電極Ｇｓｗを有するスイッチング素子Ｔｓｗと、スイッチング素子Ｔｓｗの第１の主電極Ｄｓｗにアノード端子が接続された第１の整流素子Ｄ１、第１の整流素子Ｄ１のカソード端子に第１の主電極ＤＤ１が接続され、スイッチング素子Ｔｓｗの制御電極Ｇｓｗに第２の主電極ＳＤ１が接続された第１の駆動素子ＴＤ１、スイッチング素子Ｔｓｗの制御電極Ｇｓｗに第１の主電極ＤＤ２が接続され、スイッチング素子の第２の主電極Ｓｓｗに第２の主電極ＳＤ２が接続された第２の駆動素子ＴＤ２、及び、第１の駆動素子ＴＤ１の制御電極ＧＤ１と第２の駆動素子ＴＤ２の制御電極ＧＤ２にそれぞれ入力される制御信号を受信する入力端子ＩＮ＿Ｈ，ＩＮ＿Ｌを有する駆動回路１０とを備える。 （もっと読む）

【課題】十分な感度を有したｐ型キャリアのホール素子の製造に適した半導体基板を提供する。
【解決手段】表面の全部または一部がシリコン結晶面であるベース基板と、前記ベース基板の上に位置し、前記シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、前記開口の底部の前記シリコン結晶面の上に位置する第１結晶層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第１金属層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第２金属層と、を有し、前記一対の第１金属層のそれぞれを結ぶ第１最短線と、前記一対の第２金属層のそれぞれを結ぶ第２最短線とが、交わる関係、または、ねじれの位置関係にある半導体基板を提供する。 （もっと読む）

【課題】パッシブ発振制御を有する半導体素子を提供する。
【解決手段】ソース電極２０２、ゲート電極２０８およびドレイン電極２０４を有するIII族窒化物トランジスタ２００を含む。ダンピング抵抗器２７０がパッシブ発振制御をIII族窒化物トランジスタ２００に提供するように構成される。ダンピング抵抗器２７０が少なくとも一つの集中抵抗器Ｒ１を含む。 （もっと読む）

【課題】駆動回路への要求を緩和した使いやすい高速動作の窒化物半導体装置を提供する。
【解決手段】実施形態によれば、窒化物半導体を含む、ｎチャンネル型の第１〜第４トランジスタと、抵抗と、を備えた窒化物半導体装置が提供される。第１トランジスタは、第１ゲートと、第１ソースと、第１ドレインと、を有する。第２トランジスタは、第２ゲートと、第１ゲートと接続された第２ソースと、第２ドレインと、を有する。第３トランジスタは、第３ゲートと、第１ソースと接続された第３ソースと、第１ゲート及び第２ソースと接続された第３ドレインと、を有する。第４トランジスタは、第３ゲートと接続された第４ゲートと、第１ソース及び第３ソースと接続された第４ソースと、第２ゲートと接続された第４ドレインと、を有する。抵抗の一端は第２ドレインと接続され、他端は第２ゲート及び第４ドレインと接続される。 （もっと読む）

【課題】マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制する。
【解決手段】ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルと、マルチフィンガー単位ＦＥＴセルのゲートフィンガーを並列接続する指定ゲートバスラインと、指定ゲートバスラインに接続されたゲート引き出しラインとを備え、ゲート引き出しラインと指定ゲートバスラインの接続点をマルチフィンガー単位ＦＥＴセル内の中心からずらすことによって、接続点の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くする。 （もっと読む）

【課題】半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善する。
【解決手段】ＦＥＴ１において、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられる複数のソース電極６を有するソース配線３と、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられて複数のソース電極６に対して並列方向に交互に配置される複数のドレイン電極７を有するドレイン配線４と、化合物半導体基板上に形成され、少なくとも前記並列方向に互いに隣り合うソース電極６とドレイン電極７との電極間に位置する部分を有するゲート配線５と、ゲート配線５が形成される領域にてゲート配線５下に形成され、複数のソース電極６と複数のドレイン電極７との各電極間に独立して設けられる複数の埋め込みゲート層８とを備えた。 （もっと読む）

【課題】部品の洗浄効率を向上することができる半導体製造装置の洗浄装置及びそれを用いた半導体装置の製造方法を提供する。
【解決手段】半導体製造装置の洗浄装置１には、半導体製造装置の部品に付着した付着物の表面の酸化物を除去する酸化物除去部３と、酸化物除去部３により表面の酸化物が除去された付着物を除去する付着物除去部２と、が設けられている。 （もっと読む）

【課題】化合物半導体層のクラックをより一層低減することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基材１と、基材１の上方に形成された初期層２と、初期層２上に形成され、III−V族化合物半導体を含むコア層３と、が設けられている。初期層３として、コア層３に含まれるIII-V族化合物半導体のIII族原子の層が形成されている。 （もっと読む）

【課題】最小ループと２セルループのオッドモード発振を共に抑制する高周波回路を提供する。
【解決手段】半導体基板上に並列に配列された複数のトランジスタと、第１の絶縁基板上に配置され、複数のトランジスタのゲート端子電極にそれぞれ接続された複数の入力整合回路と、第１の絶縁基板上に配置され、入力整合回路に隣接して配置された入力側第４発振抑制抵抗と、入力側第４発振抑制抵抗に直列接続された入力側第１キャパシタと、隣接する入力整合回路間を繋ぐ伝送線路上の点と入力側第１キャパシタ間に接続された入力側第１インダクタとを有する入力側発振抑制回路とを備え、入力側第１インダクタのインダクタンス値をＬ１、入力側第１キャパシタのキャパシタンス値をＣ１とすると、１／{２π（Ｌ１×Ｃ１）^1/2}で表される入力側第１インダクタと入力側第１キャパシタの共振周波数が、２セルループの発振周波数fosc2に等しい高周波回路。 （もっと読む）

【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。 （もっと読む）