半導体装置
【課題】裏面電極と導通したパッドを破ることなく、複数のバイアホールの検査を短時間で実施できる半導体装置を提供する。
【解決手段】半導体装置は、基板と、該基板の裏面に形成された裏面電極と、該基板を貫通するＮ個（Ｎは２以上の整数）のバイアホール１６のそれぞれを経由して該裏面電極と電気的に接続されるように該基板の表面に形成されたＮ個のパッドと、該Ｎ個のパッドのそれぞれに電気的に接続されたＮ個のエピ抵抗３０とを有する。そして、該Ｎ個のエピ抵抗を介して該Ｎ個のパッドと接続された配線３４と、該配線と接続された検査用パッド３６と、該Ｎ個のパッド、及び該Ｎ個のバイアホールを経由して該裏面電極に電流を流すように該基板の表面に形成された電流印加用パターンと、を備える。
【解決手段】半導体装置は、基板と、該基板の裏面に形成された裏面電極と、該基板を貫通するＮ個（Ｎは２以上の整数）のバイアホール１６のそれぞれを経由して該裏面電極と電気的に接続されるように該基板の表面に形成されたＮ個のパッドと、該Ｎ個のパッドのそれぞれに電気的に接続されたＮ個のエピ抵抗３０とを有する。そして、該Ｎ個のエピ抵抗を介して該Ｎ個のパッドと接続された配線３４と、該配線と接続された検査用パッド３６と、該Ｎ個のパッド、及び該Ｎ個のバイアホールを経由して該裏面電極に電流を流すように該基板の表面に形成された電流印加用パターンと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高周波帯域などで用いられる半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、基板を貫通するように形成された複数のバイアホールを有する半導体装置が開示されている。バイアホールは、基板の表面のパッドをグランドパターンである裏面電極と接続するために形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１１２４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バイアホールが正常に形成され、パッドと裏面電極が導通していることの検査は、パッドに直接プローブ針をあててバイアホール毎に行っていた。そのため、検査に長い時間がかかっていた。また、バイアホールの直上にはパッドなどの薄いメタル膜が形成されているだけであるので、この部分にプローブ針をあてるとパッドが破れることがあった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、裏面電極と導通したパッドを破ることなく、複数のバイアホールの検査を短時間で実施できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の発明に係る半導体装置は、基板と、該基板の裏面に形成された裏面電極と、該基板を貫通するＮ個（Ｎは２以上の整数）のバイアホールのそれぞれを経由して該裏面電極と電気的に接続されるように該基板の表面に形成されたＮ個のパッドと、該Ｎ個のパッドのそれぞれに電気的に接続されたＮ個のエピ抵抗と、該Ｎ個のエピ抵抗を介して該Ｎ個のパッドと接続された配線と、該配線と接続された検査用パッドと、該Ｎ個のパッド、及び該Ｎ個のバイアホールを経由して該裏面電極に電流を流すように該基板の表面に形成された電流印加用パターンと、を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、複数のバイアホールの出来を一括して検査するので、検査を短時間で実施できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態に係る半導体装置を示す図である。
【図２】エピ抵抗の接続を示す図である。
【図３】図２のＩＩＩ−ＩＩＩ破線における断面図である。
【図４】図１のＩＶ−ＩＶ破線における断面図である。
【図５】本発明の実施の形態に係る半導体装置の回路図である。
【図６】バイアホールがオープンとなっている場合の電流経路を示す回路図である。
【図７】バイアホールなどがＮ個形成された場合における本発明の半導体装置の回路図である。
【発明を実施するための形態】
【０００９】
実施の形態．
図１は、本発明の実施の形態に係る半導体装置を示す図である。半導体装置１０は複数のゲートフィンガーを有するＦＥＴを備えるものである。半導体装置１０は、基板１２を備えている。基板１２にはソースパッド１４ａ、１４ｂ、１４ｃが形成されている。ソースパッド１４ａ、１４ｂ、１４ｃにはソース１５が接続されている。また、ソースパッド１４ａ、１４ｂ、１４ｃの下にはそれぞれバイアホール１６ａ、１６ｂ、１６ｃが形成されている。つまり、ソースパッド１４ａ、１４ｂ、１４ｃは、それぞれバイアホール１６ａ、１６ｂ、１６ｃの直上を含む部分に形成されている。バイアホール１６ａ、１６ｂ、１６ｃは破線で示されている。
【００１０】
基板１２には、ゲートパッド１８ａ、１８ｂが形成されている。ゲートパッド１８ａ、１８ｂにはゲートフィンガー１９が接続されている。基板１２にはドレインパッド２０ａ、２０ｂが形成されている。ドレインパッド２０ａ、２０ｂにはドレイン２１が接続されている。前述のゲートフィンガー１９は、ソース１５とドレイン２１に挟まれるように形成されている。
【００１１】
ソースパッド１４ａ、１４ｂ、１４ｃには、それぞれエピ抵抗３０ａ、３０ｂ、３０ｃが電気的に接続されている。エピ抵抗３０ａ、３０ｂ、３０ｃは基板１２に形成されており、ソースパッド１４ａ、１４ｂ、１４ｃよりも下層に位置する。このエピ抵抗３０ａ、３０ｂ、３０ｃは、ソースパッド１４ａ、１４ｂ、１４ｃの下方からソースパッド１４ａ、１４ｂ、１４ｃの外側へ伸びている。エピ抵抗３０ａ、３０ｂ、３０ｃには１本の配線３４が接続されている。配線３４は、エピ抵抗３０ａ、３０ｂ、３０ｃを介してソースパッド１４ａ、１４ｂ、１４ｃに接続されている。この配線３４には検査用パッド３６が接続されている。
【００１２】
図２は、エピ抵抗の接続を示す図である。図２では、エピ抵抗３０ａの接続について説明するために、半導体装置１０の一部を省略し、かつソースパッド１４ａとバイアホール１６ａを破線で示した。ソースパッド１４ａの直下にはソース側コンタクト領域４０が形成されている。ソース側コンタクト領域４０は、その上に形成された電極４４などを経由してソースパッド１４ａと電気的に接続されている。ソースパッド１４ａの外側には配線側コンタクト領域４２が形成されている。配線側コンタクト領域４２は配線３４と接続されている。そして、ソース側コンタクト領域４０と配線側コンタクト領域４２はエピ抵抗３０ａによって接続されている。
【００１３】
こうして、ソースパッド１４ａから、ソース側コンタクト領域４０、エピ抵抗３０ａ、配線側コンタクト領域４２、及び配線３４を経由して検査用パッド３６に至る電流経路が形成されている。図２ではエピ抵抗３０ａの接続を示したが、エピ抵抗３０ｂ、３０ｃについても同様の電流経路が形成されている。
【００１４】
図３は、図２のＩＩＩ−ＩＩＩ破線における断面図である。なお、図３では、図２と異なり、半導体装置１０の要素を省略なく、かつ各要素の上下関係を正確に表現している。電極４４と配線３４は、基板１２の上に形成されている。電極４４の上にはメタル４６及び給電層４８を介してソースパッド１４ａが形成されている。配線３４の上にはパッシベーション膜５０が形成されている。
【００１５】
次に基板１２の中について説明する。基板１２にはエピ抵抗３０ａが形成されている。エピ抵抗３０ａは、ｉ−ＧａＮを材料とするチャネル層で形成されている。図３から明らかなように、エピ抵抗３０ａは、ソースパッド１４ａの直下領域に形成されている。エピ抵抗３０ａのうちソース側コンタクト領域４０と配線側コンタクト領域４２の間の部分がエピ抵抗として機能する。エピ抵抗３０ａの上には、ｉ−ＡｌＧａＮ層５２が形成されている。
【００１６】
ソース側コンタクト領域４０と配線側コンタクト領域４２は、ｉ−ＡｌＧａＮ層５２からエピ抵抗３０ａに及ぶようにｎ＋注入することで形成されている。また、基板１２にはイオン注入により半絶縁化された領域５４が形成されている。他のエピ抵抗３０ｂ、３０ｃも同様に形成されている。
【００１７】
図４は、図１のＩＶ−ＩＶ破線における断面図である。バイアホール１６ａは基板１２を貫通するように形成されている。基板１２の裏面には裏面電極６０が形成されている。裏面電極６０は、バイアホール１６ａの側壁及び底面に至るように形成されている。これにより、バイアホール１６ａを経由してソースパッド１４ａと裏面電極６０とが電気的に接続されている。
【００１８】
続いて、半導体装置１０のバイアホール１６ａ、１６ｂ、１６ｃの検査について説明する。図５は、本発明の実施の形態に係る半導体装置の回路図である。検査用パッド３６には、検査用パッド３６に流れ込む電流を測定する電流計が接続される。まずゲートパッド１８ａ、１８ｂに電圧を印加して、ドレイン２１−ソース１５間に電流が流れるようにする。そして、ドレインパッド２０ａ、２０ｂに電圧を印加すると、バイアホールによりソースパッドと裏面電極が導通しているときは、ドレイン２１からソースパッドを経由して裏面電極に電流が流れる。全てのバイアホールが正常に形成されていれば、すべての電流が裏面電極に流れるので、電流計は電流を検出しない。
【００１９】
一方、バイアホールが正常に形成されなかった場合について、バイアホール１６ｂが正常に形成されずオープン（貫通していない）となっていると想定して説明する。図６は、バイアホールがオープンとなっている場合の電流経路を示す回路図である。この場合、ソースパッド１４ｂからエピ抵抗３０ｂを経由して検査用パッド３６に電流が流れ込む。そして電流計で電流を検出してバイアホールの異常を検出することができる。このように、本発明の実施の形態に係る半導体装置１０によれば、１回の測定（検査）で全てのバイアホール１６ａ、１６ｂ、１６ｃの導通検査ができる。よって検査を短時間で実施できる。
【００２０】
ところで、バイアホール１６ａ、１６ｂ、１６ｃの直上のソースパッド１４ａ、１４ｂ、１４ｃに直接プローブ針を当てると、ソースパッド１４ａ、１４ｂ、１４ｃが破れることがある。しかしながら、本発明の実施の形態に係る半導体装置では、検査用パッド３６を設けているので、ソースパッド１４ａ、１４ｂ、１４ｃに直接プローブ針をあてる必要がない。よって、ソースパッド１４ａ、１４ｂ、１４ｃを破ることなくバイアホール１６ａ、１６ｂ、１６ｃを検査できる。
【００２１】
さらに、エピ抵抗３０ａ、３０ｂ、３０ｃを基板１２内に形成したので、ソースパッド１４ａ、１４ｂ、１４ｃの下にそれぞれエピ抵抗３０ａ、３０ｂ、３０ｃを形成することができる。よって、半導体装置１０は省スペース化に好適である。
【００２２】
本発明の実施の形態に係る半導体装置１０における、ソースパッド、バイアホール、ゲートパッド、ドレインパッド、及びエピ抵抗の数は複数であれば特に限定されない。すなわち、バイアホールはＮ個（Ｎは２以上の整数）形成されてもよい。その場合、ソースパッドは、Ｎ個のバイアホールのそれぞれを経由して裏面電極と電気的に接続されるようにＮ個形成される。また、エピ抵抗はＮ個のソースパッドのそれぞれに電気的に接続されるようにＮ個形成される。配線３４は、Ｎ個のエピ抵抗を介してＮ個のソースパッドと接続される。図７は、バイアホールなどがＮ個形成された場合における本発明の半導体装置の回路図である。
【００２３】
本発明の実施の形態では、ソースパッド１４ａ、１４ｂ、１４ｃ、及びバイアホール１６ａ、１６ｂ、１６ｃを経由して裏面電極６０に電流を流すために、基板の表面に形成された複数のゲートフィンガーを有するＦＥＴを用いたが本発明はこれに限定されない。本発明は、複数のバイアホールを一括して検査するものであるので、必ずしもＦＥＴを必要としない。つまり、ソースパッドに対応するＮ個のパッド、及びＮ個のバイアホールを経由して裏面電極に電流を流すように構成された電流印加用パターンが基板表面に形成されていればよい。
【符号の説明】
【００２４】
１０ 半導体装置、 １２ 基板、 １４ａ,１４ｂ,１４ｃ ソースパッド、 １５ ソース、 １６ａ,１６ｂ,１６ｃ バイアホール、 １８ａ,１８ｂ ゲートパッド、 １９ ゲートフィンガー、 ２０ａ,２０ｂ ドレインパッド、 ２１ ドレイン、 ３０ａ,３０ｂ,３０ｃ エピ抵抗、 ３４ 配線、 ３６ 検査用パッド、 ４０ ソース側コンタクト領域、 ４２ 配線側コンタクト領域、 ４４ 電極、 ４６ メタル、 ４８ 給電層、 ５０ パッシベーション膜、 ５２ ｉ−ＡｌＧａＮ層、 ５４ 半絶縁化された領域、 ６０ 裏面電極
【技術分野】
【０００１】
本発明は、例えば高周波帯域などで用いられる半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、基板を貫通するように形成された複数のバイアホールを有する半導体装置が開示されている。バイアホールは、基板の表面のパッドをグランドパターンである裏面電極と接続するために形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１１２４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バイアホールが正常に形成され、パッドと裏面電極が導通していることの検査は、パッドに直接プローブ針をあててバイアホール毎に行っていた。そのため、検査に長い時間がかかっていた。また、バイアホールの直上にはパッドなどの薄いメタル膜が形成されているだけであるので、この部分にプローブ針をあてるとパッドが破れることがあった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、裏面電極と導通したパッドを破ることなく、複数のバイアホールの検査を短時間で実施できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の発明に係る半導体装置は、基板と、該基板の裏面に形成された裏面電極と、該基板を貫通するＮ個（Ｎは２以上の整数）のバイアホールのそれぞれを経由して該裏面電極と電気的に接続されるように該基板の表面に形成されたＮ個のパッドと、該Ｎ個のパッドのそれぞれに電気的に接続されたＮ個のエピ抵抗と、該Ｎ個のエピ抵抗を介して該Ｎ個のパッドと接続された配線と、該配線と接続された検査用パッドと、該Ｎ個のパッド、及び該Ｎ個のバイアホールを経由して該裏面電極に電流を流すように該基板の表面に形成された電流印加用パターンと、を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、複数のバイアホールの出来を一括して検査するので、検査を短時間で実施できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態に係る半導体装置を示す図である。
【図２】エピ抵抗の接続を示す図である。
【図３】図２のＩＩＩ−ＩＩＩ破線における断面図である。
【図４】図１のＩＶ−ＩＶ破線における断面図である。
【図５】本発明の実施の形態に係る半導体装置の回路図である。
【図６】バイアホールがオープンとなっている場合の電流経路を示す回路図である。
【図７】バイアホールなどがＮ個形成された場合における本発明の半導体装置の回路図である。
【発明を実施するための形態】
【０００９】
実施の形態．
図１は、本発明の実施の形態に係る半導体装置を示す図である。半導体装置１０は複数のゲートフィンガーを有するＦＥＴを備えるものである。半導体装置１０は、基板１２を備えている。基板１２にはソースパッド１４ａ、１４ｂ、１４ｃが形成されている。ソースパッド１４ａ、１４ｂ、１４ｃにはソース１５が接続されている。また、ソースパッド１４ａ、１４ｂ、１４ｃの下にはそれぞれバイアホール１６ａ、１６ｂ、１６ｃが形成されている。つまり、ソースパッド１４ａ、１４ｂ、１４ｃは、それぞれバイアホール１６ａ、１６ｂ、１６ｃの直上を含む部分に形成されている。バイアホール１６ａ、１６ｂ、１６ｃは破線で示されている。
【００１０】
基板１２には、ゲートパッド１８ａ、１８ｂが形成されている。ゲートパッド１８ａ、１８ｂにはゲートフィンガー１９が接続されている。基板１２にはドレインパッド２０ａ、２０ｂが形成されている。ドレインパッド２０ａ、２０ｂにはドレイン２１が接続されている。前述のゲートフィンガー１９は、ソース１５とドレイン２１に挟まれるように形成されている。
【００１１】
ソースパッド１４ａ、１４ｂ、１４ｃには、それぞれエピ抵抗３０ａ、３０ｂ、３０ｃが電気的に接続されている。エピ抵抗３０ａ、３０ｂ、３０ｃは基板１２に形成されており、ソースパッド１４ａ、１４ｂ、１４ｃよりも下層に位置する。このエピ抵抗３０ａ、３０ｂ、３０ｃは、ソースパッド１４ａ、１４ｂ、１４ｃの下方からソースパッド１４ａ、１４ｂ、１４ｃの外側へ伸びている。エピ抵抗３０ａ、３０ｂ、３０ｃには１本の配線３４が接続されている。配線３４は、エピ抵抗３０ａ、３０ｂ、３０ｃを介してソースパッド１４ａ、１４ｂ、１４ｃに接続されている。この配線３４には検査用パッド３６が接続されている。
【００１２】
図２は、エピ抵抗の接続を示す図である。図２では、エピ抵抗３０ａの接続について説明するために、半導体装置１０の一部を省略し、かつソースパッド１４ａとバイアホール１６ａを破線で示した。ソースパッド１４ａの直下にはソース側コンタクト領域４０が形成されている。ソース側コンタクト領域４０は、その上に形成された電極４４などを経由してソースパッド１４ａと電気的に接続されている。ソースパッド１４ａの外側には配線側コンタクト領域４２が形成されている。配線側コンタクト領域４２は配線３４と接続されている。そして、ソース側コンタクト領域４０と配線側コンタクト領域４２はエピ抵抗３０ａによって接続されている。
【００１３】
こうして、ソースパッド１４ａから、ソース側コンタクト領域４０、エピ抵抗３０ａ、配線側コンタクト領域４２、及び配線３４を経由して検査用パッド３６に至る電流経路が形成されている。図２ではエピ抵抗３０ａの接続を示したが、エピ抵抗３０ｂ、３０ｃについても同様の電流経路が形成されている。
【００１４】
図３は、図２のＩＩＩ−ＩＩＩ破線における断面図である。なお、図３では、図２と異なり、半導体装置１０の要素を省略なく、かつ各要素の上下関係を正確に表現している。電極４４と配線３４は、基板１２の上に形成されている。電極４４の上にはメタル４６及び給電層４８を介してソースパッド１４ａが形成されている。配線３４の上にはパッシベーション膜５０が形成されている。
【００１５】
次に基板１２の中について説明する。基板１２にはエピ抵抗３０ａが形成されている。エピ抵抗３０ａは、ｉ−ＧａＮを材料とするチャネル層で形成されている。図３から明らかなように、エピ抵抗３０ａは、ソースパッド１４ａの直下領域に形成されている。エピ抵抗３０ａのうちソース側コンタクト領域４０と配線側コンタクト領域４２の間の部分がエピ抵抗として機能する。エピ抵抗３０ａの上には、ｉ−ＡｌＧａＮ層５２が形成されている。
【００１６】
ソース側コンタクト領域４０と配線側コンタクト領域４２は、ｉ−ＡｌＧａＮ層５２からエピ抵抗３０ａに及ぶようにｎ＋注入することで形成されている。また、基板１２にはイオン注入により半絶縁化された領域５４が形成されている。他のエピ抵抗３０ｂ、３０ｃも同様に形成されている。
【００１７】
図４は、図１のＩＶ−ＩＶ破線における断面図である。バイアホール１６ａは基板１２を貫通するように形成されている。基板１２の裏面には裏面電極６０が形成されている。裏面電極６０は、バイアホール１６ａの側壁及び底面に至るように形成されている。これにより、バイアホール１６ａを経由してソースパッド１４ａと裏面電極６０とが電気的に接続されている。
【００１８】
続いて、半導体装置１０のバイアホール１６ａ、１６ｂ、１６ｃの検査について説明する。図５は、本発明の実施の形態に係る半導体装置の回路図である。検査用パッド３６には、検査用パッド３６に流れ込む電流を測定する電流計が接続される。まずゲートパッド１８ａ、１８ｂに電圧を印加して、ドレイン２１−ソース１５間に電流が流れるようにする。そして、ドレインパッド２０ａ、２０ｂに電圧を印加すると、バイアホールによりソースパッドと裏面電極が導通しているときは、ドレイン２１からソースパッドを経由して裏面電極に電流が流れる。全てのバイアホールが正常に形成されていれば、すべての電流が裏面電極に流れるので、電流計は電流を検出しない。
【００１９】
一方、バイアホールが正常に形成されなかった場合について、バイアホール１６ｂが正常に形成されずオープン（貫通していない）となっていると想定して説明する。図６は、バイアホールがオープンとなっている場合の電流経路を示す回路図である。この場合、ソースパッド１４ｂからエピ抵抗３０ｂを経由して検査用パッド３６に電流が流れ込む。そして電流計で電流を検出してバイアホールの異常を検出することができる。このように、本発明の実施の形態に係る半導体装置１０によれば、１回の測定（検査）で全てのバイアホール１６ａ、１６ｂ、１６ｃの導通検査ができる。よって検査を短時間で実施できる。
【００２０】
ところで、バイアホール１６ａ、１６ｂ、１６ｃの直上のソースパッド１４ａ、１４ｂ、１４ｃに直接プローブ針を当てると、ソースパッド１４ａ、１４ｂ、１４ｃが破れることがある。しかしながら、本発明の実施の形態に係る半導体装置では、検査用パッド３６を設けているので、ソースパッド１４ａ、１４ｂ、１４ｃに直接プローブ針をあてる必要がない。よって、ソースパッド１４ａ、１４ｂ、１４ｃを破ることなくバイアホール１６ａ、１６ｂ、１６ｃを検査できる。
【００２１】
さらに、エピ抵抗３０ａ、３０ｂ、３０ｃを基板１２内に形成したので、ソースパッド１４ａ、１４ｂ、１４ｃの下にそれぞれエピ抵抗３０ａ、３０ｂ、３０ｃを形成することができる。よって、半導体装置１０は省スペース化に好適である。
【００２２】
本発明の実施の形態に係る半導体装置１０における、ソースパッド、バイアホール、ゲートパッド、ドレインパッド、及びエピ抵抗の数は複数であれば特に限定されない。すなわち、バイアホールはＮ個（Ｎは２以上の整数）形成されてもよい。その場合、ソースパッドは、Ｎ個のバイアホールのそれぞれを経由して裏面電極と電気的に接続されるようにＮ個形成される。また、エピ抵抗はＮ個のソースパッドのそれぞれに電気的に接続されるようにＮ個形成される。配線３４は、Ｎ個のエピ抵抗を介してＮ個のソースパッドと接続される。図７は、バイアホールなどがＮ個形成された場合における本発明の半導体装置の回路図である。
【００２３】
本発明の実施の形態では、ソースパッド１４ａ、１４ｂ、１４ｃ、及びバイアホール１６ａ、１６ｂ、１６ｃを経由して裏面電極６０に電流を流すために、基板の表面に形成された複数のゲートフィンガーを有するＦＥＴを用いたが本発明はこれに限定されない。本発明は、複数のバイアホールを一括して検査するものであるので、必ずしもＦＥＴを必要としない。つまり、ソースパッドに対応するＮ個のパッド、及びＮ個のバイアホールを経由して裏面電極に電流を流すように構成された電流印加用パターンが基板表面に形成されていればよい。
【符号の説明】
【００２４】
１０ 半導体装置、 １２ 基板、 １４ａ,１４ｂ,１４ｃ ソースパッド、 １５ ソース、 １６ａ,１６ｂ,１６ｃ バイアホール、 １８ａ,１８ｂ ゲートパッド、 １９ ゲートフィンガー、 ２０ａ,２０ｂ ドレインパッド、 ２１ ドレイン、 ３０ａ,３０ｂ,３０ｃ エピ抵抗、 ３４ 配線、 ３６ 検査用パッド、 ４０ ソース側コンタクト領域、 ４２ 配線側コンタクト領域、 ４４ 電極、 ４６ メタル、 ４８ 給電層、 ５０ パッシベーション膜、 ５２ ｉ−ＡｌＧａＮ層、 ５４ 半絶縁化された領域、 ６０ 裏面電極
【特許請求の範囲】
【請求項１】
基板と、
前記基板の裏面に形成された裏面電極と、
前記基板を貫通するＮ個（Ｎは２以上の整数）のバイアホールのそれぞれを経由して前記裏面電極と電気的に接続されるように前記基板の表面に形成されたＮ個のパッドと、
前記Ｎ個のパッドのそれぞれに電気的に接続されたＮ個のエピ抵抗と、
前記Ｎ個のエピ抵抗を介して前記Ｎ個のパッドと接続された配線と、
前記配線と接続された検査用パッドと、
前記Ｎ個のパッド、及び前記Ｎ個のバイアホールを経由して前記裏面電極に電流を流すように前記基板の表面に形成された電流印加用パターンと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記Ｎ個のパッドは、それぞれ前記Ｎ個のバイアホールの直上を含む部分に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｎ個のエピ抵抗は前記基板中のチャネル層で形成され、
前記Ｎ個のエピ抵抗はそれぞれ前記Ｎ個のパッドの下方から前記Ｎ個のパッドの外側へ伸びるように形成されたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記電圧印加用パターンは、前記基板の表面に形成された複数のゲートフィンガーを有するＦＥＴで形成され、
前記Ｎ個のパッドは前記ＦＥＴのソースパッドであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項１】
基板と、
前記基板の裏面に形成された裏面電極と、
前記基板を貫通するＮ個（Ｎは２以上の整数）のバイアホールのそれぞれを経由して前記裏面電極と電気的に接続されるように前記基板の表面に形成されたＮ個のパッドと、
前記Ｎ個のパッドのそれぞれに電気的に接続されたＮ個のエピ抵抗と、
前記Ｎ個のエピ抵抗を介して前記Ｎ個のパッドと接続された配線と、
前記配線と接続された検査用パッドと、
前記Ｎ個のパッド、及び前記Ｎ個のバイアホールを経由して前記裏面電極に電流を流すように前記基板の表面に形成された電流印加用パターンと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記Ｎ個のパッドは、それぞれ前記Ｎ個のバイアホールの直上を含む部分に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｎ個のエピ抵抗は前記基板中のチャネル層で形成され、
前記Ｎ個のエピ抵抗はそれぞれ前記Ｎ個のパッドの下方から前記Ｎ個のパッドの外側へ伸びるように形成されたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記電圧印加用パターンは、前記基板の表面に形成された複数のゲートフィンガーを有するＦＥＴで形成され、
前記Ｎ個のパッドは前記ＦＥＴのソースパッドであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−８０８７２（Ｐ２０１３−８０８７２Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２２１１０７（Ｐ２０１１−２２１１０７）
【出願日】平成２３年１０月５日（２０１１．１０．５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月５日（２０１１．１０．５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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