【課題】データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置のＤＣテストの実施には、振幅を維持できないという問題がある。そのため、データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置であって、ＤＣテストを可能にする半導体装置が、望まれる。
【解決手段】半導体装置は、データ信号を外部に出力するメインドライバと、データ信号が伝達する配線と接続されているコンデンサと、一端がコンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、バイアス電圧源と終端抵抗との間に接続されている第１のスイッチと、を含むＡＣ結合部と、テストモード時にＡＣ結合部のバイアス電圧源と終端抵抗との接続を、第１のスイッチにより遮断する制御回路と、を備える。 （もっと読む）

【課題】非導通状態におけるトランジスタから漏出するリーク電流を正確に測定することができるテスト回路を実現する。
【解決手段】遅延回路は、制御トランジスタ、測定対象トランジスタおよびコンデンサを備える。制御トランジスタは、入力端子の電位に応じて導通状態および非導通状態のうちのいずれかに移行することにより出力端子の電位を変化させる。チャネルの極性が前記制御トランジスタと同一の測定対象トランジスタは、電源とアースとの間において制御トランジスタに直列に接続される。コンデンサは、制御トランジスタが導通状態から非導通状態へ移行した場合に測定対象トランジスタから漏出したリーク電流の値に応じて出力端子の電位の変化を遅延させる。反転回路は、出力端子の電位を反転して前記入力端子に帰還させる。 （もっと読む）

【課題】例えばＣＣＤ、ＣＭＯＳセンサ等の高歩留まりが要求される製品に使用される高品質ウェーハに関して、接合リーク電流特性を高精度で評価することが可能な半導体基板の評価方法および評価用半導体基板を提供する。
【解決手段】評価する半導体基板１に、複数のＰＮ接合５と、該複数のＰＮ接合５同士を分離する分離酸化膜６と、該分離酸化膜６の下に位置するチャネルストップ層３とを形成してから、前記複数のＰＮ接合５における接合リーク電流を測定して評価を行う半導体基板の評価方法。 （もっと読む）

【課題】半導体集積回路に含まれる終端抵抗の抵抗値を４端子法によって測定をするためには、必要となる端子が増加し、半導体集積回路のチップサイズが増加するという問題がある。そのため、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、望まれる。
【解決手段】半導体集積回路は、第１乃至第４のパッドと、第２のパッドと第４のパッドの間に接続される第１の抵抗と、第３のパッドと第４のパッドの間に接続される第２の抵抗と、第１のパッドと第２のパッドの間に接続される第１のスイッチと、第１のパッド及び第３のパッドを４端子法における電圧測定端子として、第２のパッド及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、第１のスイッチをオンする制御回路と、を備える。 （もっと読む）

【課題】十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することを課題とする。
【解決手段】切断済みと未切断とで抵抗値が異なる第１のヒューズ素子（１１５）と、通常モードと試験モードとで異なる抵抗値を有する第１の抵抗回路（７０１，７０２）と、前記第１のヒューズ素子の抵抗値及び前記第１の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路（１０１）とを有することを特徴とするヒューズ素子読み出し回路が提供される。 （もっと読む）

【課題】消費電力を低減することが可能な半導体装置および電源供給方法を提供することである。
【解決手段】本発明にかかる半導体装置は、内部回路３に電源を供給する電源供給部４と、内部回路３の複数の場所における特性をモニタする複数のモニタ部１_１〜１_Ｎと、複数のモニタ部１_１〜１_Ｎから出力された信号Ｃ_１〜Ｃ_Ｎに基づき算出されたモニタ値Ｃ_ＡＶＥと、設定された比較値ＣＯＭＰとの比較結果に応じて電源供給部４を制御する制御部２と、を備える。制御部２は、複数のモニタ部１_１〜１_Ｎにおける特性のばらつきに応じて比較値ＣＯＭＰを設定する。 （もっと読む）

【課題】裏面電極と導通したパッドを破ることなく、複数のバイアホールの検査を短時間で実施できる半導体装置を提供する。
【解決手段】半導体装置は、基板と、該基板の裏面に形成された裏面電極と、該基板を貫通するＮ個（Ｎは２以上の整数）のバイアホール１６のそれぞれを経由して該裏面電極と電気的に接続されるように該基板の表面に形成されたＮ個のパッドと、該Ｎ個のパッドのそれぞれに電気的に接続されたＮ個のエピ抵抗３０とを有する。そして、該Ｎ個のエピ抵抗を介して該Ｎ個のパッドと接続された配線３４と、該配線と接続された検査用パッド３６と、該Ｎ個のパッド、及び該Ｎ個のバイアホールを経由して該裏面電極に電流を流すように該基板の表面に形成された電流印加用パターンと、を備える。 （もっと読む）

【課題】マルチＩＣデバイスをテストするための方法および装置を提供する。
【解決手段】集積回路は、入力信号を受け取るように構成される第１の入力相互接続と、テスト・イネーブル信号を受け取るように構成される第１のテスト・イネーブル相互接続と、前記入力信号に対応する値に基づいて該集積回路のテストを実行するためのコントローラと、入力ポートと、前記第１の入力相互接続、前記コントローラ、および前記入力ポートに結合され、前記テスト・イネーブル信号がアサートされていないことに応答して前記入力信号を前記入力ポートに渡し、前記テスト・イネーブル信号がアサートされていることに応答して前記入力信号を前記コントローラに渡すように制御可能である第１のマルチプレクサとを備える。 （もっと読む）

【課題】スキャンチェーンを構成する回路でバーンイン試験を行う際に、シフトモードとキャプチャモードを切り替えるスキャンモードコントロール信号が接続された回路に対してもストレス印加を可能にする半導体テスト回路を提供する。
【解決手段】半導体テスト回路は、シフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、スキャンチェーンのスキャンフリップフロップ回路に供給する内部クロック信号を生成するスキャンチェーン制御信号生成部を備える。スキャンチェーン制御信号生成部は、スキャンフリップフロップ回路の出力を遷移させる内部クロック信号のエッジのタイミングにおいて、内部スキャンモードコントロール信号がシフトモードになるように、内部スキャンモードコントロール信号と内部クロック信号の相互のタイミングを制御する。 （もっと読む）

【課題】ゲート絶縁膜の漏れ電流試験に影響を与えることなく、ゲート・ソース間に抵抗を挿入した半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置は、ゲート電極及びソース電極間に抵抗が挿入されたトランジスタを内蔵する半導体装置であって、ゲート電極及びソース電極間に、抵抗に対して直列に挿入されたダイオードを備えることを特徴とする。 （もっと読む）

【課題】スキャンチェーンから出力される複数の被試験回路の試験結果情報に基づいて、不良の被試験回路を効率的に特定する半導体回路及びテスト方法を提供する。
【解決手段】複数の被試験回路と、試験回路に対応して設けられた複数の第１のラッチ回路と、第２のラッチ回路と、パターンアドレスに対応して入力信号が規定されたテストパターンのパターンアドレス順に入力される入力信号に基づいて、被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、複数の良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を第２のラッチ回路に出力する総合判定回路と、複数の第１のラッチ回路と第２のラッチ回路とを、第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、スキャンチェーンは、入力信号がスキャン出力モードを示す時に、第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する。 （もっと読む）

【課題】製品組立後の経年劣化による接続不良を含め、簡単な構成で被実装基板との接続不良を検出する。
【解決手段】集積回路に、同一の電位が与えられる２以上の比較電圧用パッドと、比較電圧用パッドにかかる電圧を比較して、その比較結果に基づいて被実装基板との接続不良の有無を示す信号を出力する比較判別回路とを設け、比較判別回路において、少なくとも２つの比較電圧用パッドにかかる電圧の電位差が所定の値を超えた場合に、接続不良を示す信号を出力させる。 （もっと読む）

【課題】大規模な被測定素子の測定を短時間で行うことができ、且つ、高抵抗状態の短絡不良が発生した場合でも、不良の発生箇所を容易に特定することができるようにする。
【解決手段】直列接続された第１の被評価パターン１０１、及び該第１の評価パターンと隣接して配置された第２の被評価パターン１０２と、第２の被評価パターンとそれぞれ電気的に接続可能に設けられたノード情報伝達回路１０５とを備えている。第１の被評価パターンと第２の被評価パターンとは、互いに対向する領域により被測定素子１０３が構成されている。複数の第１の被評価パターンには、外部から所定の電圧が印加され、第２の被評価パターンとノード情報伝達回路とが電気的に接続されることにより、被測定素子の評価結果である第２の被評価パターンの電位がノード情報伝達回路に入力される。ノード情報伝達回路は入力された第２の被評価パターンの電位を外部へ順次出力する。 （もっと読む）

【課題】半導体ウエハ上の半導体チップのアナログ特性の測定を精度良く行えるようにする。
【解決手段】半導体チップ１の被測定部３は半導体素子３ａ、回路３ｂである。被測定部３のアナログ特性を測定する測定回路４を設けている。測定回路４は、外部電源からプローブ針Ｐａ、Ｐｂを介して給電され、内部で測定用印加電圧を生成し、配線パターン５を介して被測定部３に印加する。測定回路４は、被測定部３の出力を配線パターン５から入力し、デジタルデータに変換する。測定回路４と配線パターン７を介して半導体チップ２の不揮発性メモリ６に接続され、デジタルデータが転送記憶される。一連の測定が終了した後に、不揮発性メモリ６からデジタルデータを取り出す。プローブ針の接触抵抗や浮遊容量の影響を低減して精度良いアナログ特性の測定ができる。 （もっと読む）

【課題】電源端子または接地端子の接続不良を容易に検出する。
【解決手段】半導体装置の電源端子ＴＣと第１の入出力端子Ｔ１との間には、電源端子ＴＣがカソード側となり、第１の入出力端子Ｔ１がアノード側となるようにダイオードＤ１１が設けられる。判定部１０Ａは、電源電圧Ｖｃｃに等しいハイレベルの信号が第１の入出力端子Ｔ１に入力されたとき、電源端子ＴＣの電圧が第１の入出力端子Ｔ１の電圧よりも低いか否かを判定する。 （もっと読む）

【課題】メモリのテスト時の消費電流を抑え、メモリテスト時の周波数を高速化する。
【解決手段】制御回路１０３は、第１及び第２のテストパタンジェネレータ１０４、１０５によるテストがともにライトの場合、一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、一方のテストパタンジェネレータからメモリグループ１０１、１０２の対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、一方のグループのライトのテストサイクル単位で時間的にずらし、一方のテストパタンジェネレータによる一方のグループのライトの終了後、他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する。 （もっと読む）

【課題】ウェハ上の単一チップに形成された貫通ビアの不良の可否をテストすることができ、またパッケージングされた半導体集積回路に形成された貫通ビアの不良の可否をテストすることができる半導体集積回路のテスト回路及び方法を提供する。
【解決手段】半導体集積回路のテスト回路１は貫通ビア１００、電圧駆動部２００及び判定部３００を含む。前記貫通ビア１００は入力電圧Ｖ１を受信する。前記電圧駆動部２００は前記貫通ビア１００と連結されて前記入力電圧Ｖ１を受信し、テスト制御信号ＥＮ＿Ｐ，ＥＮ＿Ｎに応答して前記入力電圧Ｖ１のレベルを変化させてテスト電圧ＶＴを生成する。前記判定部３００は前記入力電圧Ｖ１及び前記テスト電圧ＶＴを比較して結果信号を出力する。 （もっと読む）

【課題】ＴＥＧによる検査結果を容易に確認できるようにしつつ、ＴＥＧの占有面積を小さくする。
【解決手段】ＴＥＧ群３００は、第１テスト用パッド３１０、第２テスト用パッド３１２、及び複数のＴＥＧ（例えば第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０）を有している。複数のＴＥＧは、電気回路上、第１テスト用パッド３１０と第２テスト用パッド３１２の間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない。本実施形態において、ＴＥＧ群３００を構成するＴＥＧは、ＯＢＲＩＣＨ（Optical Beam Induced Resistance Change）用のＴＥＧである。 （もっと読む）

【課題】ＭＯＳトランジスタ集積回路中のリング発振器では、使用期間が長くなるとそれを構成しているＭＯＳトランジスタの特性に劣化が生じ、発振周期が大になって来る。従って、劣化度合を量的に把握する必要があったが、個別の集積回路につき、ＭＯＳトランジスタの劣化度合を算出するようにしたものは従来なかった。
【解決手段】リング発振器２を集積するＭＯＳトランジスタ集積回路１内に、ＮＭＯＳトランジスタの劣化のみ生ずる構成にしたリング発振器４、ＰＭＯＳトランジスタの劣化のみ生ずる構成にしたリング発振器５を作り込む。それらの現時点での発振周期もしくは製造当初の発振周期を基に、劣化による増加遅延時間や発振周期を模擬算出装置７で算出する。 （もっと読む）

【課題】半導体集積回路にスキャンパスを組み込んでスキャンテストを行う際に、シングルサイクルパスとマルチサイクルパスが混在している論理回路において、シングルサイクルパスの実動作速度によるテストを可能にすること。
【解決手段】実動作モードでタイミング解析を行い、マルチサイクルパスを抽出する。次に、シングルサイクルパスとマルチサイクルパスの分岐点と、シングルサイクルパスとマルチサイクルパスの合流点を抽出する。そして、上記分岐点から出力側のマルチサイクルパス側の経路上と、上記合流点から入力側のマルチサイクルパス側の経路上に、出力固定回路を挿入する。但し、出力固定回路は、マルチサイクルテスト時には、入力と同じ信号を出力し、シングルサイクルテスト時には、任意の固定値を出力する回路である。 （もっと読む）