半導体テスト回路
【課題】スキャンチェーンを構成する回路でバーンイン試験を行う際に、シフトモードとキャプチャモードを切り替えるスキャンモードコントロール信号が接続された回路に対してもストレス印加を可能にする半導体テスト回路を提供する。
【解決手段】半導体テスト回路は、シフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、スキャンチェーンのスキャンフリップフロップ回路に供給する内部クロック信号を生成するスキャンチェーン制御信号生成部を備える。スキャンチェーン制御信号生成部は、スキャンフリップフロップ回路の出力を遷移させる内部クロック信号のエッジのタイミングにおいて、内部スキャンモードコントロール信号がシフトモードになるように、内部スキャンモードコントロール信号と内部クロック信号の相互のタイミングを制御する。
【解決手段】半導体テスト回路は、シフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、スキャンチェーンのスキャンフリップフロップ回路に供給する内部クロック信号を生成するスキャンチェーン制御信号生成部を備える。スキャンチェーン制御信号生成部は、スキャンフリップフロップ回路の出力を遷移させる内部クロック信号のエッジのタイミングにおいて、内部スキャンモードコントロール信号がシフトモードになるように、内部スキャンモードコントロール信号と内部クロック信号の相互のタイミングを制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体テスト回路に関する。特に、本発明は、バーンイン試験時の回路活性化率向上の技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路のテストにおいて、故障検出率を向上させるため、スキャンテストが行われている。特に、車載製品に関しては、使用する環境条件が厳しいことから、バーンイン試験によって半導体集積回路の内部回路を活性化したテストを行う要求が高まっている。このような要求に対し、半導体テスト回路では、スキャン機能付きフリップフロップ回路（以下、スキャンフリップフロップ回路という）と論理回路を組み合わせた擬似乱数発生回路を設けることにより、バーンイン試験時に乱数パターンを発生させて、回路にストレス印加を行う手法が検討されている。
【０００３】
例えば、特許文献１には、半導体集積回路のバーンイン試験において、スキャンチェーンの後部ｎ段のスキャンフリップフロップ回路で擬似乱数発生回路を構成し、発生した擬似乱数をストレス印加のパターンとして供給するテスト回路が開示されている。図１３は、特許文献１に記載された従来の半導体集積回路のテスト回路装置のブロック図である。図１３に示すように、後部ｎ段のスキャンフリップフロップ回路６４の出力をＥＸ−ＯＲ（Ｅｘｃｕｌｕｓｉｖｅ−ＯＲ；排他的論理和）組み合わせ回路６８に入力して論理演算を行うことにより、擬似乱数ｆを発生させている。バーンイン試験時には、バーンインモード選択回路７１において擬似乱数ｆが選択され、スキャンチェーンの初段のスキャンフリップフロップ回路６４に入力される。この擬似乱数ｆの入力により、組み合わせ回路６５を含めた内部回路全体にストレス印加を行うことができる。一方、バーンイン試験時以外では、バーンインモード選択回路７１において、信号入力端子６０からのスキャンイン信号が選択され、スキャンチェーンのシフト動作、及び組み合わせ回路６５の出力をキャプチャするキャプチャ動作により、スキャンテストを行うこともできる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２２７４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明により与えられる。
【０００６】
しかしながら、特許文献１に記載された従来の半導体集積回路のテスト回路装置において、後部ｎ段のスキャンフリップフロップ回路を用いて擬似乱数発生回路として動作させるためには、スキャンチェーンをシフトレジスタとして動作させる必要性からシフトモードに固定しておく必要がある。具体的には、図１３のシフト／キャプチャモード切換端子６２の信号（スキャンモードコントロール信号）をシフトモードに固定しなければならない。そのため、図１３の従来のテスト回路装置では、シフト／キャプチャモード切換端子６２の信号を受ける部分の回路（図１３のスキャンフリップフロップ回路６４内のセレクタ等）に対して、ストレス印加を行うことができない。
【０００７】
しかし、半導体集積回路の通常使用時には、スキャンチェーンをキャプチャモードで使用するため、バーンイン試験時ではスキャンモードコントロール信号をトグルさせて、スキャンモードコントロール信号を受ける部分の回路に対しても、ストレスを印加する必要がある。
【０００８】
以上のように、従来技術による半導体集積回路のテスト回路装置には、バーンイン試験において解決すべき問題が存在する。
【課題を解決するための手段】
【０００９】
本発明の第１の視点による半導体テスト回路は、複数の組み合わせ回路と、前記複数の組み合わせ回路を挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路（以下、スキャンフリップフロップ回路という）とからなり、前記複数のスキャンフリップフロップ回路をシフトレジスタとして動作させるシフトモードと、前記複数の組み合わせ論理回路の出力をキャプチャするキャプチャモードのいずれかで動作するスキャンチェーン保有部と、外部クロック信号より、前記シフトモードと前記キャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、前記複数のスキャンフリップフロップ回路に供給する内部クロック信号とを生成するスキャンチェーン制御信号生成部と、を備え、前記スキャンチェーン制御信号生成部は、前記複数のスキャンフリップフロップ回路の出力を遷移させる前記内部クロック信号のエッジのタイミングにおいて、前記内部スキャンモードコントロール信号が前記シフトモードになるように、前記内部スキャンモードコントロール信号と前記内部クロック信号の相互のタイミングを制御する。
【発明の効果】
【００１０】
本発明の半導体テスト回路によれば、半導体集積回路のバーンイン試験において、シフトモードとキャプチャモードを交互に切り替えながら、ストレス印加を行うことが可能な半導体テスト回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係る半導体テスト回路のブロック図である。
【図２】本発明の実施例１に係る半導体テスト回路におけるスキャンチェーン制御信号生成部のブロック図である。
【図３】本発明の実施例１に係る半導体テスト回路の動作を示すタイミングチャートである。
【図４】本発明の実施例２に係る半導体テスト回路におけるスキャンチェーン制御信号生成部のブロック図である。
【図５】本発明の実施例２に係る半導体テスト回路の動作を示すタイミングチャートである。
【図６】本発明の実施例３に係る半導体テスト回路におけるスキャンチェーン制御信号生成部のブロック図である。
【図７】本発明の実施例３に係る半導体テスト回路の動作を示すタイミングチャートである。
【図８】本発明の実施例３の変形例に係る半導体テスト回路におけるスキャンチェーン制御信号生成部のブロック図である。
【図９】本発明の実施例３の変形例に係る半導体テスト回路の動作を示すタイミングチャートである。
【図１０】本発明の実施例４に係る半導体テスト回路におけるスキャンチェーン制御信号生成部の詳細ブロック図である。
【図１１】図１０のＥＮ信号発生器のブロック図である。
【図１２】本発明の実施例４に係る半導体テスト回路の動作を示すタイミングチャートである。
【図１３】従来技術の半導体テスト回路のブロック図である。
【発明を実施するための形態】
【００１２】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１３】
本発明による第１の実施形態に係る半導体テスト回路１０は、図１に示すように、複数の組み合わせ回路１３と、複数の組み合わせ回路１３を挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路１２（スキャンフリップフロップ回路１２）とからなり、複数のスキャンフリップフロップ回路１２をシフトレジスタとして動作させるシフトモードと、複数の組み合わせ回路１３の出力をキャプチャするキャプチャモードのいずれかで動作するスキャンチェーン保有部１５と、外部クロック信号１８より、シフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号２と、複数のスキャンフリップフロップ回路１２に供給する内部クロック信号３とを生成するスキャンチェーン制御信号生成部１と、を備え、スキャンチェーン制御信号生成部１は、複数のスキャンフリップフロップ回路１２の出力を遷移させる内部クロック信号３のエッジのタイミングにおいて、内部スキャンモードコントロール信号２がシフトモードになるように、内部スキャンモードコントロール信号２と内部クロック信号３の相互のタイミングを制御する。
【００１４】
このような構成により、半導体テスト回路１０によりバーンイン試験を行う際に、内部スキャンモードコントロール信号２をシフトモードとキャプチャモードに交互に切り替えても、スキャンチェーン保有部１５のスキャンフリップフロップ回路１２によるシフト動作を、シフトモードに固定した場合の動作と変わらないようにすることができる。
【００１５】
また、半導体テスト回路１０は、スキャンチェーン保有部１５の複数のスキャンフリップフロップ回路１２の内のｎ個（但し、ｎは３〜スキャンフリップフロップ回路１２の総数）のスキャンフリップフロップ回路１２の出力を入力とする排他的論理和（ＥＸ−ＯＲ組み合わせ回路２１による）により擬似乱数を発生して、スキャンチェーン保有部１５の初段に擬似乱数を供給する擬似乱数発生回路１４をさらに備えるようにしてもよい。
【００１６】
このような構成により、半導体テスト回路１０によりバーンイン試験を行う際に、内部スキャンモードコントロール信号２をシフトモードとキャプチャモードに交互に切り替えても、スキャンチェーン保有部１５のシフト動作、及び擬似乱数発生回路１４の動作を、シフトモードに固定した場合の動作と変わらないようにすることができる。
【００１７】
図４に示すように、スキャンチェーン制御信号生成部１０１は、外部クロック信号１８を所定の時間遅延させる遅延回路１５１を備えるようにしてもよく、遅延回路１５１の出力を内部スキャンモードコントロール信号２とするようにしてもよい。
【００１８】
また、図２に示すように、スキャンチェーン制御信号生成部１は、外部クロック信号１８を所定の時間遅延させる遅延回路５１と、外部クロック信号１８と遅延回路５１の出力を論理演算して内部スキャンモードコントロール信号２及び内部クロック信号３を生成する論理回路５２、５３と、を備えるようにしてもよい。
【００１９】
また、図６に示すように、スキャンチェーン制御信号生成部２０１は、外部クロック信号１８のハイレベル期間を、内部スキャンモードコントロール信号２と内部クロック信号３へ交互に分配するクロック分配器２５１を備えるようにしてもよい。
【００２０】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２１】
［実施例１の構成］
図１は、本発明の実施例１に係る半導体テスト回路１０のブロック図である。図１に示すように、半導体テスト回路１０は、スキャンチェーン保有部１５、擬似乱数発生回路１４、及びスキャンチェーン制御部４１によって構成される。
【００２２】
まず、スキャンチェーン保有部１５は、複数の組み合わせ回路１３と、それらを挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路１２（スキャンフリップフロップ回路１２）とからなる。各スキャンフリップフロップ回路１２は、図１に示すように、フリップフロップ回路２３とセレクタ２２で構成される。セレクタ２２は、シフトモード時のデータ経路Ｔとキャプチャモード時のデータ経路Ｎのいずれかを選択し、フリップフロップ回路２３のデータ入力端子に供給する。キャプチャモード時のデータ経路Ｎは、組み合わせ回路１３を含んでいる。一方、シフトモード時のデータ経路Ｔには、何も含まれない。セレクタ２２を切り替える制御信号は、スキャンチェーン制御部４１から供給されるスキャンモードコントロール信号６である。スキャンモードコントロール信号６は、スキャンチェーン保有部１５の動作モードを切り替える制御信号でもある。シフトモードの時、スキャンモードコントロール信号６はＬｏｗレベルとなり、セレクタ２２はシフトモード時のデータ経路Ｔを選択する。このとき、スキャンチェーン保有部１５の複数のスキャンフリップフロップ回路１２は、複数の組み合わせ回路１３をスルーパスして互いに直列に接続され、シフトレジスタとして動作するスキャンチェーンを構成する。一方、キャプチャモードの時、スキャンモードコントロール信号６はＨｉｇｈレベルとなり、セレクタ２２はキャプチャモード時のデータ経路Ｎを選択する。このとき、スキャンフリップフロップ回路１２は、組み合わせ回路１３の出力をキャプチャする。
【００２３】
また、スキャンチェーン保有部１５の複数のフリップフロップ回路２３のクロック入力端子には、スキャンチェーン制御部４１よりクロック信号７が供給される。また、スキャンチェーン保有部１５の複数のフリップフロップ回路２３のリセット入力端子には、外部リセット信号１７が供給される。
【００２４】
次に、擬似乱数発生回路１４は、スキャンチェーン保有部１５の後部ｎ段のスキャンフリップフロップ回路１２と、ＥＸ−ＯＲ（排他的論理和）組み合わせ回路２１により構成される。図１に示すように、後部ｎ段のスキャンフリップフロップ回路１２の出力が、それぞれＥＸ−ＯＲ組み合わせ回路２１の入力端子に供給され、ＥＸ−ＯＲ組み合わせ回路２１の出力端子から擬似乱数が発生されて、スキャンイン信号切替セレクタ１１の入力端子の一方に供給される。ここで、ｎ＝３〜スキャンフリップフロップ回路１２の総数である。ｎ＝１または２の場合には、望ましい擬似乱数の性能が得られないため、ｎを３以上とすることが必要である。擬似乱数発生回路１４は、特許文献１に記載されたもの（図１３のＥＸ−ＯＲ組み合わせ回路６８、ｎ段シフトレジスタ構成部６９）と同様の構成を用いている。特許文献１に記載されているように、発生される擬似乱数の周期は、（２ｎ−１）＋（スキャンチェーンの段数−ｎ）となる。ここで、スキャンチェーンの段数とは、スキャンチェーン保有部１５のスキャンフリップの総数のことである。
【００２５】
また、スキャンイン信号切替セレクタ１１は、外部スキャンイン信号３０とＥＸ−ＯＲ組み合わせ回路２１の出力（すなわち、擬似乱数発生回路１４が発生した擬似乱数）のいずれかを選択し、スキャンチェーン保有部１５の初段に供給する。スキャンイン信号切替セレクタ１１の制御信号は、バーンイン試験モード信号１９である。バーンイン試験モード信号１９がＬｏｗレベルの時、スキャンイン信号切替セレクタ１１は外部スキャンイン信号３０を選択する。一方、バーンイン試験モード信号１９がＨｉｇｈレベルの時、スキャンイン信号切替セレクタ１１はＥＸ−ＯＲ組み合わせ回路２１の出力を選択し、擬似乱数発生回路１４で発生した擬似乱数が、スキャンチェーン保有部１５の初段に入力される。具体的には、擬似乱数は初段のスキャンフリップフロップ回路１２、及び初段の組み合わせ回路１３に供給される。
【００２６】
次に、スキャンチェーン制御部４１は、スキャンチェーン制御信号生成部１と、スキャンモードコントロール信号切替セレクタ４（第１のセレクタ）と、クロック信号切替セレクタ５（第２のセレクタ）により構成される。スキャンチェーン制御信号生成部１は、外部クロック信号１８を入力し、スキャンチェーン保有部１５の動作モードであるシフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号２と、スキャンチェーン保有部１５の複数のスキャンフリップフロップ回路１２に供給する内部クロック信号３を生成する。
【００２７】
また、スキャンモードコントロール信号切替セレクタ４は、外部スキャンモードコントロール信号１６と内部スキャンモードコントロール信号２のいずれかを選択し、スキャンモードコントロール信号６として、スキャンチェーン保有部１５の各セレクタ２２に供給する。また、クロック信号切替セレクタ５は、外部クロック信号１８と内部クロック信号３のいずれかを選択し、クロック信号７として、スキャンチェーン保有部１５のフリップフロップ１２のクロック入力端子に供給する。上記の２つのセレクタ（４、５）は、バーンイン試験モード信号１９により切り替え制御がなされる。バーンイン試験モード信号１９がＨｉｇｈレベルの時、内部スキャンモードコントロール信号２、及び内部クロック信号３が選択され、バーンイン試験モード信号１９がＬｏｗレベルの時、外部スキャンモードコントロール信号１６、及び外部クロック信号１８が選択される。
【００２８】
尚、以降、外部スキャンモードコントロール信号１６を外部ＳＭＣ信号１６、内部スキャンモードコントロール信号２を内部ＳＭＣ信号２、スキャンモードコントロール信号６をＳＭＣ信号６という。
【００２９】
このように、バーンイン試験モード信号１９により、バーンイン試験時（バーンイン試験モード信号１９がＨｉｇｈレベル）とそれ以外の時（バーンイン試験モード信号１９がＬｏｗレベル）とで、スキャンチェーン保有部１５に供給するＳＭＣ信号６及びクロック信号７を切り替えており、その点が、図１３に示す従来の半導体テスト回路とは異なっている。従来の半導体テスト回路では、バーンイン試験時には、シフト／キャプチャモード切換端子６２をシフトモードに固定している。
【００３０】
次に、図２は、半導体テスト回路１０におけるスキャンチェーン制御信号生成部１のブロック図である。スキャンチェーン制御信号生成部１は、バーンイン試験時（バーンイン試験モード信号１９がＨｉｇｈレベル）に使用する内部ＳＭＣ信号２と内部クロック信号３を、外部クロック信号１８より生成する。従来の半導体テスト回路（図１３）には、実施例１のスキャンチェーン制御信号生成部１に相当する機能を持つ構成要素は存在していない。
【００３１】
図２に示すように、スキャンチェーン制御信号生成部１は、遅延回路５１と組み合わせ回路５２、５３により構成される。遅延回路５１は外部クロック信号１８を入力し、所定の時間だけ遅延した信号を出力する。組み合わせ回路５２は、遅延回路５１の出力信号と外部クロック信号１８の反転信号を入力し、それらの論理積を内部ＳＭＣ信号２として出力する。また、組み合わせ回路５３は、遅延回路５１の出力信号の反転信号と、外部クロック信号１８を入力し、それらの論理積を内部クロック信号３として出力する。
【００３２】
［実施例１の動作］
次に、実施例１の動作について説明する。まず、半導体テスト回路１０の動作モードについて説明する。半導体テスト回路１０の動作モードは、通常動作モード、スキャンインモード、キャプチャモード、スキャンアウトモード、及びバーンイン試験モードを含んでいる。
【００３３】
まず、半導体テスト回路１０の通常動作モードでは、バーンイン試験モード信号１９はＬｏｗレベルに設定される。その場合、ＳＭＣ信号６、クロック信号７は、それぞれ外部ＳＭＣ信号１６、外部クロック信号１８が選択される。このモードでは、外部ＳＭＣ信号１６をＨｉｇｈレベルで固定し、それによりスキャンチェーン保有部１５の動作モードはキャプチャモードになる。この状態で、初段の組み合わせ回路１３には、実動作のデータが入力され、通常動作が行われる。
【００３４】
次に、半導体テスト回路１０のスキャンインモードでは、バーンイン試験モード信号１９はＬｏｗレベルに設定される。その場合、ＳＭＣ信号６、クロック信号７は、それぞれ外部ＳＭＣ信号１６、外部クロック信号１８が選択される。このモードでは、外部ＳＭＣ信号１６をＬｏｗレベルで固定し、それによりスキャンチェーン保有部１５の動作モードはシフトレジスタとして動作するシフトモードになる。この状態で、外部スキャンイン信号３０をスキャンチェーン保有部１５に供給し、各スキャンフリップフロップ回路１２にテストデータを設定する。
【００３５】
次に、半導体テスト回路１０のキャプチャモードでは、バーンイン試験モード信号１９はＬｏｗレベルに設定される。その場合、ＳＭＣ信号６、クロック信号７は、それぞれ外部ＳＭＣ信号１６、外部クロック信号１８が選択される。このモードでは、外部ＳＭＣ信号１６をＨｉｇｈレベルに設定し、それによりスキャンチェーン保有部１５の動作モードはキャプチャモードになる。この状態で、スキャンインモードで入力したデータに対する組み合わせ回路１３の出力を、各スキャンフリップフロップ回路１２でキャプチャする。
【００３６】
次に、半導体テスト回路１０のスキャンアウトモードでは、バーンイン試験モード信号１９はＬｏｗレベルに設定される。その場合、ＳＭＣ信号６、クロック信号７は、それぞれ外部ＳＭＣ信号１６、外部クロック信号１８が選択される。このモードでは、外部ＳＭＣ信号１６をＬｏｗレベルで固定し、それによりスキャンチェーン保有部１５の動作モードはシフトレジスタとして動作するシフトモードになる。この状態で、キャプチャモードでキャプチャした各スキャンフリップフロップ回路１２のデータを、シフトアウトし、期待値と比較を行うことにより動作検証が行われる。
【００３７】
以上のように、実施例１に係る半導体テスト回路１０では、スキャンインモード、キャプチャモード、スキャンアウトモードにより、従来の論理ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）方式による半導体集積回路のテストが可能である。
【００３８】
次に、半導体テスト回路１０のバーンイン試験モードでは、バーンイン試験モード信号はＨｉｇｈレベルに設定される。その場合、ＳＭＣ信号６、クロック信号７は、それぞれ内部ＳＭＣ信号２、内部クロック信号３が選択される。次に、図３を参照しながら、バーンイン試験モード時のスキャンチェーン制御信号生成部１の動作を説明する。
【００３９】
図３は、実施例１に係る半導体テスト回路１０のスキャンチェーン制御信号生成部１の動作を示すタイミングチャートである。上から、外部リセット信号１７、バーンイン試験モード信号１９、外部クロック信号１８、遅延回路５１の出力信号、内部ＳＭＣ信号２、及び内部クロック信号３の波形を示している。ＳＭＣ信号６、クロック信号７の波形は図示していないが、バーンイン試験モード信号１９がＨｉｇｈレベルの状態では、それぞれ内部ＳＭＣ信号２、内部クロック信号３と同じになる。そこで、以降のバーンイン試験モードの説明では、内部ＳＭＣ信号２、ＳＭＣ信号６のいずれかのみを説明し、内部クロック信号３、クロック信号７のいずれかのみを説明することとする。
【００４０】
まず、バーンイン試験モード信号１９をＬｏｗレベルからＨｉｇｈレベルに遷移させて、バーンイン試験モードに設定する（タイミングＴ１）。バーンイン試験モード信号１９がＨｉｇｈレベルになることで、スキャンイン信号切替セレクタ１１は、ＥＸ−ＯＲ組み合わせ回路２１の出力信号（擬似乱数発生回路１４の出力）を選択して出力する。次に、外部リセット信号１７をＨｉｇｈレベルからＬｏｗレベルに遷移させて、スキャンフリップフロップ回路１２を初期化する（タイミングＴ２）。このようにスキャンフリップフロップ回路１２は外部クロック信号１８とは非同期に初期化されて初期値を維持する。
【００４１】
次に、外部リセット信号１７をＬｏｗレベルからＨｉｇｈレベルに遷移させて、スキャンフリップフロップ回路１２をクロック動作可能とする（タイミングＴ３）。次に、外部クロック信号１８が立ち上がり、ＬｏｗレベルからＨｉｇｈレベルに遷移する（タイミングＴ４）。このタイミングＴ４において、遅延回路５１の出力はＬｏｗレベルのままである。従って、組み合わせ論理回路５２の出力（すなわち、内部ＳＭＣ信号２）もＬｏｗレベルのままである。一方、組み合わせ論理回路５３では、遅延回路５１の出力はＬｏｗレベルのままであるが、外部クロック信号１８がＨｉｇｈレベルとなることで、組み合わせ論理回路５３の出力（すなわち、内部クロック信号３）はＨｉｇｈレベルとなる。この状態で、ＳＭＣ信号６もＬｏｗレベルのままであり、スキャンチェーン保有部１５はシフトモードを維持する。また、内部クロック信号３がＨｉｇｈレベルとなることで、クロック信号７もＨｉｇｈレベルとなり、クロック信号７はスキャンフリップフロップ回路１２にアクティブエッジを供給する。アクティブエッジは、スキャンフリップフロップ回路１２の出力を遷移させるクロック信号７のエッジであり、そのタイミングを図３の内部クロック信号３の波形に上矢印で示している。
【００４２】
また、ＳＭＣ信号６がＬｏｗレベルであるため、初段のスキャンフリップフロップ回路１２は、ＥＸ−ＯＲ組み合わせ回路２１の出力信号を選択して入力し、次段以降のスキャンフリップフロップ回路１２は前段のスキャンフリップフロップ回路１２の出力信号であるシフト動作時のデータ経路Ｔを選択し入力する。このとき、各スキャンフリップフロップ回路１２はシフトモードで同期動作している。また、擬似乱数発生回路１４は、シフトモードで同期動作により変化したスキャンフリップフロップ回路１２の出力をＥＸ−ＯＲ組み合わせ回路２１で演算し、擬似乱数値を次の値へ変化させる。
【００４３】
次に、遅延回路５１は、外部クロック信号１８がＨｉｇｈレベルに遷移した後、遅延時間Ｔ８の後に、出力信号がＨｉｇｈレベルになる（タイミングＴ５）。組み合わせ回路５２は、外部クロック信号１８がＨｉｇｈレベルのままであるため、内部ＳＭＣ信号２はＬｏｗレベルのままとなり、スキャンチェーン保有部１５はシフトモードを維持する。一方、組み合わせ回路５３は、遅延回路５１の出力信号がＨｉｇｈレベルに遷移したことで、内部クロック信号３がＬｏｗレベルになる。
【００４４】
次に、外部クロック信号１８が立ち下がり、Ｌｏｗレベルに遷移する（タイミングＴ６）。遅延回路５１の出力信号は、Ｈｉｇｈレベルのままである。組み合わせ回路５２は、外部クロック信号１８がＬｏｗレベルとなることで、内部ＳＭＣ信号２がＨｉｇｈレベルに遷移する。一方、組み合わせ回路５３は、遅延回路５１の出力信号がＨｉｇｈレベルのままであるため、内部クロック信号３はＬｏｗレベルのままである。ここで、内部ＳＭＣ信号２が、Ｈｉｇｈレベルとなるため、スキャンチェーン保有部１５はキャプチャモードに遷移する。このとき、ＳＭＣ信号６が接続された回路、すなわち、セレクタ２２に対してＨｉｇｈレベルのストレスを印加した状態となる。このとき、クロック信号７は、Ｌｏｗレベルのままである。また、スキャンフリップフロップ回路１２は、ＳＭＣ信号６がＨｉｇｈレベルとなることで、キャプチャモード時のデータ経路Ｎの信号を選択する。
【００４５】
次に、遅延回路５１は、外部クロック信号１８がＬｏｗレベルとなった後、Ｔ９の遅延時間の後に出力信号をＬｏｗレベルにする（タイミングＴ７）。組み合わせ回路５２は、遅延回路５１の出力信号がＬｏｗレベルとなることで、内部ＳＭＣ信号２はＬｏｗレベルに遷移する。一方、組み合わせ回路５３は、外部クロック信号１８がＬｏｗレベルのままであるため、内部クロック信号３はＬｏｗレベルのままである。ＳＭＣ信号６がＬｏｗレベルに遷移するので、ＳＭＣ信号６が接続された回路、すなわち、セレクタ２２に対してＬｏｗレベルのストレスを印加した状態となる。このとき、クロック信号７は、Ｌｏｗレベルのままである。また、ＳＭＣ信号６がＬｏｗレベルであるので、初段のスキャンフリップフロップ回路１２は、ＥＸ−ＯＲ組み合わせ回路２１の出力信号を選択し、次段以降のスキャンフリップフロップ回路１２は前段のスキャンフリップフロップ回路１２の出力信号であるシフト動作時のデータ経路Ｔを選択する。以降、タイミングＴ４〜Ｔ７の動作が繰り返される。
【００４６】
以上説明したように、実施例１に係る半導体テスト回路１０によれば、バーンイン試験モードの時に、内部ＳＭＣ信号２を活性化することができる。その理由は、外部クロック信号１８より、内部ＳＭＣ信号２と内部クロック信号３を生成するスキャンチェーン制御信号生成部１を設け、スキャンチェーン制御信号生成部１において、内部クロック信号３のアクティブエッジ、すなわち、スキャンフリップフロップ回路１２の出力を遷移させる内部クロック信号３のエッジのタイミングにおいて、内部ＳＭＣ信号がシフトモードになるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御するようにしたためである。換言すれば、スキャンチェーン制御信号生成部１において、内部ＳＭＣ信号２がキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないように制御したためである。
【００４７】
図３を参照すると、内部ＳＭＣ信号２がキャプチャモードのＨｉｇｈレベルであるタイミングＴ６〜Ｔ７の期間は、内部クロック信号３はＬｏｗレベルを維持しており、アクティブエッジが供給されない。すなわち、図３は前述した内部ＳＭＣ信号２がキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないという条件を満たしている。そのため、ＳＭＣ信号６をＬｏｗレベル（シフトモード）とＨｉｇｈレベル（キャプチャモード）でトグルさせても、スキャンチェーン保有部１５のシフト動作に影響を与えないようにすることができる。
【００４８】
また、擬似乱数発生回路１４はタイミングＴ４で変化させた擬似乱数値を維持するため、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとＨｉｇｈレベルのキャプチャモードでトグルさせても、擬似乱数発生回路１４の動作に影響を与えないようにすることができる。
【００４９】
従って、スキャンチェーン保有部１５のシフト動作と擬似乱数発生回路１４の動作は、図３のように内部ＳＭＣ信号２をトグルさせても、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードに固定した場合の動作と、変わらないようにすることができる。それにより、スキャンチェーン保有部１５のシフト動作と擬似乱数発生回路１４の動作に影響を与えずに、ＳＭＣ信号６が接続された回路、すなわちセレクタ２２にも、ストレスを印加することができる。
【実施例２】
【００５０】
次に、本発明の実施例２に係る半導体テスト回路について説明する。実施例２において、実施例１と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例２の半導体テスト回路は、実施例１のスキャンチェーン制御信号生成部１を、図４に示すスキャンチェーン制御信号生成部１０１に置き換えた構成になっている。図４において、スキャンチェーン制御信号生成部１０１は、遅延回路１５１で構成される。遅延回路１５１は外部クロック信号１８を入力とし、所定の時間遅延した信号を内部ＳＭＣ信号２として出力する。また、内部クロック信号３は、外部クロック信号を直接出力した信号する。
【００５１】
図５は、図４の動作を示すタイミングチャートである。バーンイン試験モード信号１９、及び外部リセット信号１７の動作は図３と同じであり、説明は省略する。タイミングＴ１０１以降で、外部クロック信号１８が出力され、それに基づいて、内部ＳＭＣ信号２、及び内部クロック信号３が生成される。図５に示すように、内部クロック信号３は外部クロック信号１８と同じ信号が出力される。遅延回路１５１の出力信号は、外部クロック信号１８に対して所定の時間（図５のＴ１０５）遅延した信号が出力される。内部ＳＭＣ信号２は、その遅延回路１５１の出力信号が出力されている。
【００５２】
図５に示すように、内部クロック信号３のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部１０１は、遅延回路１５１を設けることにより、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御している。換言すれば、内部ＳＭＣ信号２がＨｉｇｈレベルのキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないように相互のタイミングを制御している。
【００５３】
以上説明したように、実施例２に係る半導体テスト回路によれば、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御するようにしたから、実施例１と同様の効果が得られる。さらに、実施例２のスキャンチェーン制御信号生成部１０１では、実施例１のスキャンチェーン制御信号生成部１の組み合わせ回路５２、５３が不要であり、より小規模な回路で実現することができるという効果が得られる。
【実施例３】
【００５４】
次に、本発明の実施例３に係る半導体テスト回路について説明する。実施例３において、実施例１と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例３の半導体テスト回路は、実施例１のスキャンチェーン制御信号生成部１を、図６に示すスキャンチェーン制御信号生成部２０１に置き換えた構成になっている。図６において、スキャンチェーン制御信号生成部２０１は、クロック分配器２５１で構成される。クロック分配器２５１は、外部クロック信号１８を入力とし、外部クロック信号１８のＨｉｇｈレベル期間を、内部ＳＭＣ信号２と内部クロック信号３へ交互に分配する。
【００５５】
図７は、図６の動作を示すタイミングチャートである。バーンイン試験モード信号１９、及び外部リセット信号１７の動作は図３と同じであり、説明は省略する。タイミングＴ２０１以降で、外部クロック信号１８が出力され、それに基づいて、内部ＳＭＣ信号２、及び内部クロック信号３が生成される。図７に示すように、外部クロック信号１８の周期ごとに、外部クロック信号１８のＨｉｇｈレベル期間を、内部ＳＭＣ信号２と内部クロック信号３へ交互に分配している。
【００５６】
図７に示すように、内部クロック信号３のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部２０１は、外部クロック信号１８を内部ＳＭＣ信号２と内部クロック信号３へ交互に分配することにより、この内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御している。換言すれば、内部ＳＭＣ信号２がＨｉｇｈレベルのキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないように相互のタイミングを制御している。
【００５７】
以上説明したように、実施例３に係る半導体テスト回路によれば、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御するようにしたから、実施例１と同様の効果が得られる。
【００５８】
［実施例３の変形例］
次に、実施例３の変形例に係る半導体テスト回路について説明する。実施例３の変形例において、実施例１又は実施例３と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例３の変形例の半導体装置のテスト回路は、実施例３のスキャンチェーン制御信号生成部２０１を、図８に示すスキャンチェーン制御信号生成部２０２に置き換えた構成になっている。図８において、スキャンチェーン制御信号生成部２０２は、クロック分配器２５２と、インバータ回路２５３で構成される。クロック分配器２５２は、外部クロック信号１８のＬｏｗレベル期間を２つの出力端子Ｎ１、Ｎ２へ交互に分配する。そして、出力端子Ｎ１の信号をインバータ回路２５３に入力し、インバータ回路２５３の出力を内部ＳＭＣ信号２とする。一方、出力端子Ｎ２の信号を内部クロック信号３とする。
【００５９】
図９は、図８の動作を示すタイミングチャートである。バーンイン試験モード信号１９、及び外部リセット信号１７の動作は図３と同じであり、説明は省略する。タイミングＴ４０１以降で、外部クロック信号１８が出力され、それに基づいて、内部ＳＭＣ信号２、及び内部クロック信号３が生成される。
【００６０】
図９に示すように、内部クロック信号のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部２０２は、クロック分配器２５２及びインバータ回路２５３により、この内部クロック信号のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御している。換言すれば、内部ＳＭＣ信号２がＨｉｇｈレベルのキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないように相互のタイミングを制御している。
【００６１】
以上説明したように、実施例３の変形例による半導体テスト回路によれば、実施例３と同様の効果が得られる。
【実施例４】
【００６２】
次に、本発明の実施例４に係る半導体テスト回路について説明する。実施例４において、実施例１と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例４の半導体テスト回路は、実施例１のスキャンチェーン制御信号生成部１を、図１０に示すスキャンチェーン制御信号生成部３０１に置き換えた構成になっている。図１０において、スキャンチェーン制御信号生成部３０１は、ＥＮ（ＥＮＡＢＬＥ）信号発生器３５１と、組み合わせ回路３５２と、分周器３５３とで構成される。組み合わせ回路３５２は、ＥＮ信号発生器３５１の出力と外部クロック信号１８を入力し、内部ＳＭＣ信号２を出力する。分周器３５３は外部クロック信号１８を入力し、内部クロック信号３を出力する。分周器３５３は、外部クロック信号１８を２分周するように設定されている。
【００６３】
図１１は、図１０のＥＮ信号発生器３５１の詳細を示すブロック図である。ＥＮ信号発生器３５１は、カウンタ３５４と、比較器３５５で構成される。カウンタ３５４は、外部クロック信号１８を入力し、カウンタ値を出力する。実施例４では３ビットのカウンタとし、カウンタ値として０〜７の値を出力する。比較器３５５は、内部ＳＭＣ信号２を生成するタイミングを決めるＳＭＣ生成カウント値とカウンタ３５４の出力信号を入力し、ＥＮ信号（ＥＮＡＢＬＥ信号）を出力する。ここで、ＳＭＣ生成カウント値は、予め設定しておく固定値であり、実施例４では３に設定しておく。
【００６４】
図１２は、図１０、１１の動作を示すタイミングチャートである。バーンイン試験モード信号１９、及び外部リセット信号１７の動作は図３と同じであり、説明は省略する。図１２に示すように、タイミングＴ３０１以降で外部クロック信号１８が出力され、外部クロック信号１８が立ち上がるタイミング毎に、カウンタ３５４はカウントアップする。また、ＳＭＣ生成カウント値は予め設定した３の値で固定されている。
【００６５】
比較器３５５において、カウンタ３５４の出力とＳＭＣ生成カウント値が比較されたＥＮ信号は、２つの信号が共に３となり一致する期間（図１２のＴ３０９、Ｔ３１０）においてＨｉｇｈレベルとなり、それ以外ではＬｏｗレベルとなる。そして、内部ＳＭＣ信号２は、ＥＮ信号と外部クロック信号１８の論理積演算の出力なので、期間Ｔ３０９、Ｔ３１０において、外部クロック信号１８がＨｉｇｈレベルとなる期間のみ、Ｈｉｇｈレベルとなる。そのため、図１２に示すように、内部ＳＭＣ信号２は、期間Ｔ３０９、Ｔ３１０の前半でＨｉｇｈレベルとなる。
【００６６】
一方、内部クロック信号３は、外部クロック信号１８を２分周した信号になるので、図１２に示すように、内部クロック信号３は、外部クロック信号１８の２倍の周期を持つ信号となる。
【００６７】
図１２に示すように、内部クロック信号３のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部３０１は、ＳＭＣ生成カウント値を適切に設定することによって（図１２では、３に設定）、図１２に示すように、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御している。換言すれば、内部ＳＭＣ信号２がＨｉｇｈレベルのキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないように相互のタイミングを制御している。このように、上記した相互のタイミングは、ＳＭＣ生成カウント値を適切に設定した場合に、満たされる。例えば、ＳＭＣ生成カウントを２または６に設定した場合には、内部クロック信号３のアクティブエッジのタイミングで、内部ＳＭＣ信号２がＬｏｗレベルからＨｉｇｈレベルに遷移することになるので、上記した相互のタイミングの条件は満たされない。従って、予め、ＳＭＣ生成カウント値を上記した相互のタイミングの条件を満たすように設定すればよい。
【００６８】
以上説明したように、実施例４に係る半導体テスト回路によれば、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御するようにしたから、実施例１と同様の効果が得られる。さらに、実施例４では、カウンタ３５４のビット数、ＳＭＣ生成カウント値、分周器３５３の分周比などのパラメータを組み合わせることによって、内部クロック信号３に対する内部ＳＭＣ信号２のタイミングを調整することができるという効果が得られる。
【００６９】
以上、各実施例において、夫々のスキャンチェーン制御信号生成部（１、１０１、２０１、３０１）の構成について説明したが、本発明のスキャンチェーン制御信号生成部は、それに限定されない。すなわち、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２がＬｏｗレベルのシフトモードになるように、相互のタイミングを制御する構成になっていれば、他の構成の回路を適用することができる。
【産業上の利用可能性】
【００７０】
本発明は、半導体集積回路のバーンイン試験において、回路活性化率を向上させたテストが必要な場合に好適に使用される。
【００７１】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７２】
１、１０１、２０１、２０２、３０１：スキャンチェーン制御信号生成部
２：内部スキャンモードコントロール信号（内部ＳＭＣ信号）
３：内部クロック信号
４：スキャンモードコントロール信号切替セレクタ（第１のセレクタ）
５：クロック信号切替セレクタ（第２のセレクタ）
６：スキャンモードコントロール信号（ＳＭＣ信号）
７：クロック信号
１０：半導体テスト回路
１１：スキャンイン信号切替セレクタ
１２：スキャンフリップフロップ回路（スキャン機能を有するフリップフロップ回路）
１３：組み合わせ回路
１４、７０：擬似乱数発生回路
１５：スキャンチェーン保有部
１６：外部スキャンモードコントロール信号（外部ＳＭＣ信号）
１７：外部リセット信号
１８：外部クロック信号
１９：バーンイン試験モード信号
２１、６８：ＥＸ−ＯＲ（排他的論理和）組み合わせ回路
２２：セレクタ
２３：フリップフロップ回路
３０：外部スキャンイン信号
４１：スキャンチェーン制御部
５１、１５１：遅延回路
５２、５３： 組み合わせ回路（論理回路）
６０：信号入力端子
６１：バーンインモード選択回路切換端子
６２：シフト／キャプチャモード切換端子
６３：リセット信号入力端子
６４：スキャン機能付きフリップフロップ回路
６５：組み合わせ回路
６６：ＥＸ−ＯＲ回路
６７：出力判定回路
６９：ｎ段シフトレジスタ構成部
７１：バーンインモード選択回路
２５１、２５２：クロック分配器
２５３：インバータ回路
３５１：ＥＮ（ＥＮＡＢＬＥ）信号発生器
３５２：組み合わせ回路
３５３：分周器
３５４：カウンタ
３５５：比較器
Ｔ：シフトモード時のデータ経路
Ｎ：キャプチャモード時のデータ経路
ＥＮ：ＥＮ信号（ＥＮＡＢＬＥ信号）
【技術分野】
【０００１】
本発明は、半導体テスト回路に関する。特に、本発明は、バーンイン試験時の回路活性化率向上の技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路のテストにおいて、故障検出率を向上させるため、スキャンテストが行われている。特に、車載製品に関しては、使用する環境条件が厳しいことから、バーンイン試験によって半導体集積回路の内部回路を活性化したテストを行う要求が高まっている。このような要求に対し、半導体テスト回路では、スキャン機能付きフリップフロップ回路（以下、スキャンフリップフロップ回路という）と論理回路を組み合わせた擬似乱数発生回路を設けることにより、バーンイン試験時に乱数パターンを発生させて、回路にストレス印加を行う手法が検討されている。
【０００３】
例えば、特許文献１には、半導体集積回路のバーンイン試験において、スキャンチェーンの後部ｎ段のスキャンフリップフロップ回路で擬似乱数発生回路を構成し、発生した擬似乱数をストレス印加のパターンとして供給するテスト回路が開示されている。図１３は、特許文献１に記載された従来の半導体集積回路のテスト回路装置のブロック図である。図１３に示すように、後部ｎ段のスキャンフリップフロップ回路６４の出力をＥＸ−ＯＲ（Ｅｘｃｕｌｕｓｉｖｅ−ＯＲ；排他的論理和）組み合わせ回路６８に入力して論理演算を行うことにより、擬似乱数ｆを発生させている。バーンイン試験時には、バーンインモード選択回路７１において擬似乱数ｆが選択され、スキャンチェーンの初段のスキャンフリップフロップ回路６４に入力される。この擬似乱数ｆの入力により、組み合わせ回路６５を含めた内部回路全体にストレス印加を行うことができる。一方、バーンイン試験時以外では、バーンインモード選択回路７１において、信号入力端子６０からのスキャンイン信号が選択され、スキャンチェーンのシフト動作、及び組み合わせ回路６５の出力をキャプチャするキャプチャ動作により、スキャンテストを行うこともできる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２２７４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明により与えられる。
【０００６】
しかしながら、特許文献１に記載された従来の半導体集積回路のテスト回路装置において、後部ｎ段のスキャンフリップフロップ回路を用いて擬似乱数発生回路として動作させるためには、スキャンチェーンをシフトレジスタとして動作させる必要性からシフトモードに固定しておく必要がある。具体的には、図１３のシフト／キャプチャモード切換端子６２の信号（スキャンモードコントロール信号）をシフトモードに固定しなければならない。そのため、図１３の従来のテスト回路装置では、シフト／キャプチャモード切換端子６２の信号を受ける部分の回路（図１３のスキャンフリップフロップ回路６４内のセレクタ等）に対して、ストレス印加を行うことができない。
【０００７】
しかし、半導体集積回路の通常使用時には、スキャンチェーンをキャプチャモードで使用するため、バーンイン試験時ではスキャンモードコントロール信号をトグルさせて、スキャンモードコントロール信号を受ける部分の回路に対しても、ストレスを印加する必要がある。
【０００８】
以上のように、従来技術による半導体集積回路のテスト回路装置には、バーンイン試験において解決すべき問題が存在する。
【課題を解決するための手段】
【０００９】
本発明の第１の視点による半導体テスト回路は、複数の組み合わせ回路と、前記複数の組み合わせ回路を挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路（以下、スキャンフリップフロップ回路という）とからなり、前記複数のスキャンフリップフロップ回路をシフトレジスタとして動作させるシフトモードと、前記複数の組み合わせ論理回路の出力をキャプチャするキャプチャモードのいずれかで動作するスキャンチェーン保有部と、外部クロック信号より、前記シフトモードと前記キャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、前記複数のスキャンフリップフロップ回路に供給する内部クロック信号とを生成するスキャンチェーン制御信号生成部と、を備え、前記スキャンチェーン制御信号生成部は、前記複数のスキャンフリップフロップ回路の出力を遷移させる前記内部クロック信号のエッジのタイミングにおいて、前記内部スキャンモードコントロール信号が前記シフトモードになるように、前記内部スキャンモードコントロール信号と前記内部クロック信号の相互のタイミングを制御する。
【発明の効果】
【００１０】
本発明の半導体テスト回路によれば、半導体集積回路のバーンイン試験において、シフトモードとキャプチャモードを交互に切り替えながら、ストレス印加を行うことが可能な半導体テスト回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係る半導体テスト回路のブロック図である。
【図２】本発明の実施例１に係る半導体テスト回路におけるスキャンチェーン制御信号生成部のブロック図である。
【図３】本発明の実施例１に係る半導体テスト回路の動作を示すタイミングチャートである。
【図４】本発明の実施例２に係る半導体テスト回路におけるスキャンチェーン制御信号生成部のブロック図である。
【図５】本発明の実施例２に係る半導体テスト回路の動作を示すタイミングチャートである。
【図６】本発明の実施例３に係る半導体テスト回路におけるスキャンチェーン制御信号生成部のブロック図である。
【図７】本発明の実施例３に係る半導体テスト回路の動作を示すタイミングチャートである。
【図８】本発明の実施例３の変形例に係る半導体テスト回路におけるスキャンチェーン制御信号生成部のブロック図である。
【図９】本発明の実施例３の変形例に係る半導体テスト回路の動作を示すタイミングチャートである。
【図１０】本発明の実施例４に係る半導体テスト回路におけるスキャンチェーン制御信号生成部の詳細ブロック図である。
【図１１】図１０のＥＮ信号発生器のブロック図である。
【図１２】本発明の実施例４に係る半導体テスト回路の動作を示すタイミングチャートである。
【図１３】従来技術の半導体テスト回路のブロック図である。
【発明を実施するための形態】
【００１２】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１３】
本発明による第１の実施形態に係る半導体テスト回路１０は、図１に示すように、複数の組み合わせ回路１３と、複数の組み合わせ回路１３を挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路１２（スキャンフリップフロップ回路１２）とからなり、複数のスキャンフリップフロップ回路１２をシフトレジスタとして動作させるシフトモードと、複数の組み合わせ回路１３の出力をキャプチャするキャプチャモードのいずれかで動作するスキャンチェーン保有部１５と、外部クロック信号１８より、シフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号２と、複数のスキャンフリップフロップ回路１２に供給する内部クロック信号３とを生成するスキャンチェーン制御信号生成部１と、を備え、スキャンチェーン制御信号生成部１は、複数のスキャンフリップフロップ回路１２の出力を遷移させる内部クロック信号３のエッジのタイミングにおいて、内部スキャンモードコントロール信号２がシフトモードになるように、内部スキャンモードコントロール信号２と内部クロック信号３の相互のタイミングを制御する。
【００１４】
このような構成により、半導体テスト回路１０によりバーンイン試験を行う際に、内部スキャンモードコントロール信号２をシフトモードとキャプチャモードに交互に切り替えても、スキャンチェーン保有部１５のスキャンフリップフロップ回路１２によるシフト動作を、シフトモードに固定した場合の動作と変わらないようにすることができる。
【００１５】
また、半導体テスト回路１０は、スキャンチェーン保有部１５の複数のスキャンフリップフロップ回路１２の内のｎ個（但し、ｎは３〜スキャンフリップフロップ回路１２の総数）のスキャンフリップフロップ回路１２の出力を入力とする排他的論理和（ＥＸ−ＯＲ組み合わせ回路２１による）により擬似乱数を発生して、スキャンチェーン保有部１５の初段に擬似乱数を供給する擬似乱数発生回路１４をさらに備えるようにしてもよい。
【００１６】
このような構成により、半導体テスト回路１０によりバーンイン試験を行う際に、内部スキャンモードコントロール信号２をシフトモードとキャプチャモードに交互に切り替えても、スキャンチェーン保有部１５のシフト動作、及び擬似乱数発生回路１４の動作を、シフトモードに固定した場合の動作と変わらないようにすることができる。
【００１７】
図４に示すように、スキャンチェーン制御信号生成部１０１は、外部クロック信号１８を所定の時間遅延させる遅延回路１５１を備えるようにしてもよく、遅延回路１５１の出力を内部スキャンモードコントロール信号２とするようにしてもよい。
【００１８】
また、図２に示すように、スキャンチェーン制御信号生成部１は、外部クロック信号１８を所定の時間遅延させる遅延回路５１と、外部クロック信号１８と遅延回路５１の出力を論理演算して内部スキャンモードコントロール信号２及び内部クロック信号３を生成する論理回路５２、５３と、を備えるようにしてもよい。
【００１９】
また、図６に示すように、スキャンチェーン制御信号生成部２０１は、外部クロック信号１８のハイレベル期間を、内部スキャンモードコントロール信号２と内部クロック信号３へ交互に分配するクロック分配器２５１を備えるようにしてもよい。
【００２０】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２１】
［実施例１の構成］
図１は、本発明の実施例１に係る半導体テスト回路１０のブロック図である。図１に示すように、半導体テスト回路１０は、スキャンチェーン保有部１５、擬似乱数発生回路１４、及びスキャンチェーン制御部４１によって構成される。
【００２２】
まず、スキャンチェーン保有部１５は、複数の組み合わせ回路１３と、それらを挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路１２（スキャンフリップフロップ回路１２）とからなる。各スキャンフリップフロップ回路１２は、図１に示すように、フリップフロップ回路２３とセレクタ２２で構成される。セレクタ２２は、シフトモード時のデータ経路Ｔとキャプチャモード時のデータ経路Ｎのいずれかを選択し、フリップフロップ回路２３のデータ入力端子に供給する。キャプチャモード時のデータ経路Ｎは、組み合わせ回路１３を含んでいる。一方、シフトモード時のデータ経路Ｔには、何も含まれない。セレクタ２２を切り替える制御信号は、スキャンチェーン制御部４１から供給されるスキャンモードコントロール信号６である。スキャンモードコントロール信号６は、スキャンチェーン保有部１５の動作モードを切り替える制御信号でもある。シフトモードの時、スキャンモードコントロール信号６はＬｏｗレベルとなり、セレクタ２２はシフトモード時のデータ経路Ｔを選択する。このとき、スキャンチェーン保有部１５の複数のスキャンフリップフロップ回路１２は、複数の組み合わせ回路１３をスルーパスして互いに直列に接続され、シフトレジスタとして動作するスキャンチェーンを構成する。一方、キャプチャモードの時、スキャンモードコントロール信号６はＨｉｇｈレベルとなり、セレクタ２２はキャプチャモード時のデータ経路Ｎを選択する。このとき、スキャンフリップフロップ回路１２は、組み合わせ回路１３の出力をキャプチャする。
【００２３】
また、スキャンチェーン保有部１５の複数のフリップフロップ回路２３のクロック入力端子には、スキャンチェーン制御部４１よりクロック信号７が供給される。また、スキャンチェーン保有部１５の複数のフリップフロップ回路２３のリセット入力端子には、外部リセット信号１７が供給される。
【００２４】
次に、擬似乱数発生回路１４は、スキャンチェーン保有部１５の後部ｎ段のスキャンフリップフロップ回路１２と、ＥＸ−ＯＲ（排他的論理和）組み合わせ回路２１により構成される。図１に示すように、後部ｎ段のスキャンフリップフロップ回路１２の出力が、それぞれＥＸ−ＯＲ組み合わせ回路２１の入力端子に供給され、ＥＸ−ＯＲ組み合わせ回路２１の出力端子から擬似乱数が発生されて、スキャンイン信号切替セレクタ１１の入力端子の一方に供給される。ここで、ｎ＝３〜スキャンフリップフロップ回路１２の総数である。ｎ＝１または２の場合には、望ましい擬似乱数の性能が得られないため、ｎを３以上とすることが必要である。擬似乱数発生回路１４は、特許文献１に記載されたもの（図１３のＥＸ−ＯＲ組み合わせ回路６８、ｎ段シフトレジスタ構成部６９）と同様の構成を用いている。特許文献１に記載されているように、発生される擬似乱数の周期は、（２ｎ−１）＋（スキャンチェーンの段数−ｎ）となる。ここで、スキャンチェーンの段数とは、スキャンチェーン保有部１５のスキャンフリップの総数のことである。
【００２５】
また、スキャンイン信号切替セレクタ１１は、外部スキャンイン信号３０とＥＸ−ＯＲ組み合わせ回路２１の出力（すなわち、擬似乱数発生回路１４が発生した擬似乱数）のいずれかを選択し、スキャンチェーン保有部１５の初段に供給する。スキャンイン信号切替セレクタ１１の制御信号は、バーンイン試験モード信号１９である。バーンイン試験モード信号１９がＬｏｗレベルの時、スキャンイン信号切替セレクタ１１は外部スキャンイン信号３０を選択する。一方、バーンイン試験モード信号１９がＨｉｇｈレベルの時、スキャンイン信号切替セレクタ１１はＥＸ−ＯＲ組み合わせ回路２１の出力を選択し、擬似乱数発生回路１４で発生した擬似乱数が、スキャンチェーン保有部１５の初段に入力される。具体的には、擬似乱数は初段のスキャンフリップフロップ回路１２、及び初段の組み合わせ回路１３に供給される。
【００２６】
次に、スキャンチェーン制御部４１は、スキャンチェーン制御信号生成部１と、スキャンモードコントロール信号切替セレクタ４（第１のセレクタ）と、クロック信号切替セレクタ５（第２のセレクタ）により構成される。スキャンチェーン制御信号生成部１は、外部クロック信号１８を入力し、スキャンチェーン保有部１５の動作モードであるシフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号２と、スキャンチェーン保有部１５の複数のスキャンフリップフロップ回路１２に供給する内部クロック信号３を生成する。
【００２７】
また、スキャンモードコントロール信号切替セレクタ４は、外部スキャンモードコントロール信号１６と内部スキャンモードコントロール信号２のいずれかを選択し、スキャンモードコントロール信号６として、スキャンチェーン保有部１５の各セレクタ２２に供給する。また、クロック信号切替セレクタ５は、外部クロック信号１８と内部クロック信号３のいずれかを選択し、クロック信号７として、スキャンチェーン保有部１５のフリップフロップ１２のクロック入力端子に供給する。上記の２つのセレクタ（４、５）は、バーンイン試験モード信号１９により切り替え制御がなされる。バーンイン試験モード信号１９がＨｉｇｈレベルの時、内部スキャンモードコントロール信号２、及び内部クロック信号３が選択され、バーンイン試験モード信号１９がＬｏｗレベルの時、外部スキャンモードコントロール信号１６、及び外部クロック信号１８が選択される。
【００２８】
尚、以降、外部スキャンモードコントロール信号１６を外部ＳＭＣ信号１６、内部スキャンモードコントロール信号２を内部ＳＭＣ信号２、スキャンモードコントロール信号６をＳＭＣ信号６という。
【００２９】
このように、バーンイン試験モード信号１９により、バーンイン試験時（バーンイン試験モード信号１９がＨｉｇｈレベル）とそれ以外の時（バーンイン試験モード信号１９がＬｏｗレベル）とで、スキャンチェーン保有部１５に供給するＳＭＣ信号６及びクロック信号７を切り替えており、その点が、図１３に示す従来の半導体テスト回路とは異なっている。従来の半導体テスト回路では、バーンイン試験時には、シフト／キャプチャモード切換端子６２をシフトモードに固定している。
【００３０】
次に、図２は、半導体テスト回路１０におけるスキャンチェーン制御信号生成部１のブロック図である。スキャンチェーン制御信号生成部１は、バーンイン試験時（バーンイン試験モード信号１９がＨｉｇｈレベル）に使用する内部ＳＭＣ信号２と内部クロック信号３を、外部クロック信号１８より生成する。従来の半導体テスト回路（図１３）には、実施例１のスキャンチェーン制御信号生成部１に相当する機能を持つ構成要素は存在していない。
【００３１】
図２に示すように、スキャンチェーン制御信号生成部１は、遅延回路５１と組み合わせ回路５２、５３により構成される。遅延回路５１は外部クロック信号１８を入力し、所定の時間だけ遅延した信号を出力する。組み合わせ回路５２は、遅延回路５１の出力信号と外部クロック信号１８の反転信号を入力し、それらの論理積を内部ＳＭＣ信号２として出力する。また、組み合わせ回路５３は、遅延回路５１の出力信号の反転信号と、外部クロック信号１８を入力し、それらの論理積を内部クロック信号３として出力する。
【００３２】
［実施例１の動作］
次に、実施例１の動作について説明する。まず、半導体テスト回路１０の動作モードについて説明する。半導体テスト回路１０の動作モードは、通常動作モード、スキャンインモード、キャプチャモード、スキャンアウトモード、及びバーンイン試験モードを含んでいる。
【００３３】
まず、半導体テスト回路１０の通常動作モードでは、バーンイン試験モード信号１９はＬｏｗレベルに設定される。その場合、ＳＭＣ信号６、クロック信号７は、それぞれ外部ＳＭＣ信号１６、外部クロック信号１８が選択される。このモードでは、外部ＳＭＣ信号１６をＨｉｇｈレベルで固定し、それによりスキャンチェーン保有部１５の動作モードはキャプチャモードになる。この状態で、初段の組み合わせ回路１３には、実動作のデータが入力され、通常動作が行われる。
【００３４】
次に、半導体テスト回路１０のスキャンインモードでは、バーンイン試験モード信号１９はＬｏｗレベルに設定される。その場合、ＳＭＣ信号６、クロック信号７は、それぞれ外部ＳＭＣ信号１６、外部クロック信号１８が選択される。このモードでは、外部ＳＭＣ信号１６をＬｏｗレベルで固定し、それによりスキャンチェーン保有部１５の動作モードはシフトレジスタとして動作するシフトモードになる。この状態で、外部スキャンイン信号３０をスキャンチェーン保有部１５に供給し、各スキャンフリップフロップ回路１２にテストデータを設定する。
【００３５】
次に、半導体テスト回路１０のキャプチャモードでは、バーンイン試験モード信号１９はＬｏｗレベルに設定される。その場合、ＳＭＣ信号６、クロック信号７は、それぞれ外部ＳＭＣ信号１６、外部クロック信号１８が選択される。このモードでは、外部ＳＭＣ信号１６をＨｉｇｈレベルに設定し、それによりスキャンチェーン保有部１５の動作モードはキャプチャモードになる。この状態で、スキャンインモードで入力したデータに対する組み合わせ回路１３の出力を、各スキャンフリップフロップ回路１２でキャプチャする。
【００３６】
次に、半導体テスト回路１０のスキャンアウトモードでは、バーンイン試験モード信号１９はＬｏｗレベルに設定される。その場合、ＳＭＣ信号６、クロック信号７は、それぞれ外部ＳＭＣ信号１６、外部クロック信号１８が選択される。このモードでは、外部ＳＭＣ信号１６をＬｏｗレベルで固定し、それによりスキャンチェーン保有部１５の動作モードはシフトレジスタとして動作するシフトモードになる。この状態で、キャプチャモードでキャプチャした各スキャンフリップフロップ回路１２のデータを、シフトアウトし、期待値と比較を行うことにより動作検証が行われる。
【００３７】
以上のように、実施例１に係る半導体テスト回路１０では、スキャンインモード、キャプチャモード、スキャンアウトモードにより、従来の論理ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）方式による半導体集積回路のテストが可能である。
【００３８】
次に、半導体テスト回路１０のバーンイン試験モードでは、バーンイン試験モード信号はＨｉｇｈレベルに設定される。その場合、ＳＭＣ信号６、クロック信号７は、それぞれ内部ＳＭＣ信号２、内部クロック信号３が選択される。次に、図３を参照しながら、バーンイン試験モード時のスキャンチェーン制御信号生成部１の動作を説明する。
【００３９】
図３は、実施例１に係る半導体テスト回路１０のスキャンチェーン制御信号生成部１の動作を示すタイミングチャートである。上から、外部リセット信号１７、バーンイン試験モード信号１９、外部クロック信号１８、遅延回路５１の出力信号、内部ＳＭＣ信号２、及び内部クロック信号３の波形を示している。ＳＭＣ信号６、クロック信号７の波形は図示していないが、バーンイン試験モード信号１９がＨｉｇｈレベルの状態では、それぞれ内部ＳＭＣ信号２、内部クロック信号３と同じになる。そこで、以降のバーンイン試験モードの説明では、内部ＳＭＣ信号２、ＳＭＣ信号６のいずれかのみを説明し、内部クロック信号３、クロック信号７のいずれかのみを説明することとする。
【００４０】
まず、バーンイン試験モード信号１９をＬｏｗレベルからＨｉｇｈレベルに遷移させて、バーンイン試験モードに設定する（タイミングＴ１）。バーンイン試験モード信号１９がＨｉｇｈレベルになることで、スキャンイン信号切替セレクタ１１は、ＥＸ−ＯＲ組み合わせ回路２１の出力信号（擬似乱数発生回路１４の出力）を選択して出力する。次に、外部リセット信号１７をＨｉｇｈレベルからＬｏｗレベルに遷移させて、スキャンフリップフロップ回路１２を初期化する（タイミングＴ２）。このようにスキャンフリップフロップ回路１２は外部クロック信号１８とは非同期に初期化されて初期値を維持する。
【００４１】
次に、外部リセット信号１７をＬｏｗレベルからＨｉｇｈレベルに遷移させて、スキャンフリップフロップ回路１２をクロック動作可能とする（タイミングＴ３）。次に、外部クロック信号１８が立ち上がり、ＬｏｗレベルからＨｉｇｈレベルに遷移する（タイミングＴ４）。このタイミングＴ４において、遅延回路５１の出力はＬｏｗレベルのままである。従って、組み合わせ論理回路５２の出力（すなわち、内部ＳＭＣ信号２）もＬｏｗレベルのままである。一方、組み合わせ論理回路５３では、遅延回路５１の出力はＬｏｗレベルのままであるが、外部クロック信号１８がＨｉｇｈレベルとなることで、組み合わせ論理回路５３の出力（すなわち、内部クロック信号３）はＨｉｇｈレベルとなる。この状態で、ＳＭＣ信号６もＬｏｗレベルのままであり、スキャンチェーン保有部１５はシフトモードを維持する。また、内部クロック信号３がＨｉｇｈレベルとなることで、クロック信号７もＨｉｇｈレベルとなり、クロック信号７はスキャンフリップフロップ回路１２にアクティブエッジを供給する。アクティブエッジは、スキャンフリップフロップ回路１２の出力を遷移させるクロック信号７のエッジであり、そのタイミングを図３の内部クロック信号３の波形に上矢印で示している。
【００４２】
また、ＳＭＣ信号６がＬｏｗレベルであるため、初段のスキャンフリップフロップ回路１２は、ＥＸ−ＯＲ組み合わせ回路２１の出力信号を選択して入力し、次段以降のスキャンフリップフロップ回路１２は前段のスキャンフリップフロップ回路１２の出力信号であるシフト動作時のデータ経路Ｔを選択し入力する。このとき、各スキャンフリップフロップ回路１２はシフトモードで同期動作している。また、擬似乱数発生回路１４は、シフトモードで同期動作により変化したスキャンフリップフロップ回路１２の出力をＥＸ−ＯＲ組み合わせ回路２１で演算し、擬似乱数値を次の値へ変化させる。
【００４３】
次に、遅延回路５１は、外部クロック信号１８がＨｉｇｈレベルに遷移した後、遅延時間Ｔ８の後に、出力信号がＨｉｇｈレベルになる（タイミングＴ５）。組み合わせ回路５２は、外部クロック信号１８がＨｉｇｈレベルのままであるため、内部ＳＭＣ信号２はＬｏｗレベルのままとなり、スキャンチェーン保有部１５はシフトモードを維持する。一方、組み合わせ回路５３は、遅延回路５１の出力信号がＨｉｇｈレベルに遷移したことで、内部クロック信号３がＬｏｗレベルになる。
【００４４】
次に、外部クロック信号１８が立ち下がり、Ｌｏｗレベルに遷移する（タイミングＴ６）。遅延回路５１の出力信号は、Ｈｉｇｈレベルのままである。組み合わせ回路５２は、外部クロック信号１８がＬｏｗレベルとなることで、内部ＳＭＣ信号２がＨｉｇｈレベルに遷移する。一方、組み合わせ回路５３は、遅延回路５１の出力信号がＨｉｇｈレベルのままであるため、内部クロック信号３はＬｏｗレベルのままである。ここで、内部ＳＭＣ信号２が、Ｈｉｇｈレベルとなるため、スキャンチェーン保有部１５はキャプチャモードに遷移する。このとき、ＳＭＣ信号６が接続された回路、すなわち、セレクタ２２に対してＨｉｇｈレベルのストレスを印加した状態となる。このとき、クロック信号７は、Ｌｏｗレベルのままである。また、スキャンフリップフロップ回路１２は、ＳＭＣ信号６がＨｉｇｈレベルとなることで、キャプチャモード時のデータ経路Ｎの信号を選択する。
【００４５】
次に、遅延回路５１は、外部クロック信号１８がＬｏｗレベルとなった後、Ｔ９の遅延時間の後に出力信号をＬｏｗレベルにする（タイミングＴ７）。組み合わせ回路５２は、遅延回路５１の出力信号がＬｏｗレベルとなることで、内部ＳＭＣ信号２はＬｏｗレベルに遷移する。一方、組み合わせ回路５３は、外部クロック信号１８がＬｏｗレベルのままであるため、内部クロック信号３はＬｏｗレベルのままである。ＳＭＣ信号６がＬｏｗレベルに遷移するので、ＳＭＣ信号６が接続された回路、すなわち、セレクタ２２に対してＬｏｗレベルのストレスを印加した状態となる。このとき、クロック信号７は、Ｌｏｗレベルのままである。また、ＳＭＣ信号６がＬｏｗレベルであるので、初段のスキャンフリップフロップ回路１２は、ＥＸ−ＯＲ組み合わせ回路２１の出力信号を選択し、次段以降のスキャンフリップフロップ回路１２は前段のスキャンフリップフロップ回路１２の出力信号であるシフト動作時のデータ経路Ｔを選択する。以降、タイミングＴ４〜Ｔ７の動作が繰り返される。
【００４６】
以上説明したように、実施例１に係る半導体テスト回路１０によれば、バーンイン試験モードの時に、内部ＳＭＣ信号２を活性化することができる。その理由は、外部クロック信号１８より、内部ＳＭＣ信号２と内部クロック信号３を生成するスキャンチェーン制御信号生成部１を設け、スキャンチェーン制御信号生成部１において、内部クロック信号３のアクティブエッジ、すなわち、スキャンフリップフロップ回路１２の出力を遷移させる内部クロック信号３のエッジのタイミングにおいて、内部ＳＭＣ信号がシフトモードになるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御するようにしたためである。換言すれば、スキャンチェーン制御信号生成部１において、内部ＳＭＣ信号２がキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないように制御したためである。
【００４７】
図３を参照すると、内部ＳＭＣ信号２がキャプチャモードのＨｉｇｈレベルであるタイミングＴ６〜Ｔ７の期間は、内部クロック信号３はＬｏｗレベルを維持しており、アクティブエッジが供給されない。すなわち、図３は前述した内部ＳＭＣ信号２がキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないという条件を満たしている。そのため、ＳＭＣ信号６をＬｏｗレベル（シフトモード）とＨｉｇｈレベル（キャプチャモード）でトグルさせても、スキャンチェーン保有部１５のシフト動作に影響を与えないようにすることができる。
【００４８】
また、擬似乱数発生回路１４はタイミングＴ４で変化させた擬似乱数値を維持するため、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとＨｉｇｈレベルのキャプチャモードでトグルさせても、擬似乱数発生回路１４の動作に影響を与えないようにすることができる。
【００４９】
従って、スキャンチェーン保有部１５のシフト動作と擬似乱数発生回路１４の動作は、図３のように内部ＳＭＣ信号２をトグルさせても、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードに固定した場合の動作と、変わらないようにすることができる。それにより、スキャンチェーン保有部１５のシフト動作と擬似乱数発生回路１４の動作に影響を与えずに、ＳＭＣ信号６が接続された回路、すなわちセレクタ２２にも、ストレスを印加することができる。
【実施例２】
【００５０】
次に、本発明の実施例２に係る半導体テスト回路について説明する。実施例２において、実施例１と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例２の半導体テスト回路は、実施例１のスキャンチェーン制御信号生成部１を、図４に示すスキャンチェーン制御信号生成部１０１に置き換えた構成になっている。図４において、スキャンチェーン制御信号生成部１０１は、遅延回路１５１で構成される。遅延回路１５１は外部クロック信号１８を入力とし、所定の時間遅延した信号を内部ＳＭＣ信号２として出力する。また、内部クロック信号３は、外部クロック信号を直接出力した信号する。
【００５１】
図５は、図４の動作を示すタイミングチャートである。バーンイン試験モード信号１９、及び外部リセット信号１７の動作は図３と同じであり、説明は省略する。タイミングＴ１０１以降で、外部クロック信号１８が出力され、それに基づいて、内部ＳＭＣ信号２、及び内部クロック信号３が生成される。図５に示すように、内部クロック信号３は外部クロック信号１８と同じ信号が出力される。遅延回路１５１の出力信号は、外部クロック信号１８に対して所定の時間（図５のＴ１０５）遅延した信号が出力される。内部ＳＭＣ信号２は、その遅延回路１５１の出力信号が出力されている。
【００５２】
図５に示すように、内部クロック信号３のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部１０１は、遅延回路１５１を設けることにより、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御している。換言すれば、内部ＳＭＣ信号２がＨｉｇｈレベルのキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないように相互のタイミングを制御している。
【００５３】
以上説明したように、実施例２に係る半導体テスト回路によれば、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御するようにしたから、実施例１と同様の効果が得られる。さらに、実施例２のスキャンチェーン制御信号生成部１０１では、実施例１のスキャンチェーン制御信号生成部１の組み合わせ回路５２、５３が不要であり、より小規模な回路で実現することができるという効果が得られる。
【実施例３】
【００５４】
次に、本発明の実施例３に係る半導体テスト回路について説明する。実施例３において、実施例１と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例３の半導体テスト回路は、実施例１のスキャンチェーン制御信号生成部１を、図６に示すスキャンチェーン制御信号生成部２０１に置き換えた構成になっている。図６において、スキャンチェーン制御信号生成部２０１は、クロック分配器２５１で構成される。クロック分配器２５１は、外部クロック信号１８を入力とし、外部クロック信号１８のＨｉｇｈレベル期間を、内部ＳＭＣ信号２と内部クロック信号３へ交互に分配する。
【００５５】
図７は、図６の動作を示すタイミングチャートである。バーンイン試験モード信号１９、及び外部リセット信号１７の動作は図３と同じであり、説明は省略する。タイミングＴ２０１以降で、外部クロック信号１８が出力され、それに基づいて、内部ＳＭＣ信号２、及び内部クロック信号３が生成される。図７に示すように、外部クロック信号１８の周期ごとに、外部クロック信号１８のＨｉｇｈレベル期間を、内部ＳＭＣ信号２と内部クロック信号３へ交互に分配している。
【００５６】
図７に示すように、内部クロック信号３のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部２０１は、外部クロック信号１８を内部ＳＭＣ信号２と内部クロック信号３へ交互に分配することにより、この内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御している。換言すれば、内部ＳＭＣ信号２がＨｉｇｈレベルのキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないように相互のタイミングを制御している。
【００５７】
以上説明したように、実施例３に係る半導体テスト回路によれば、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御するようにしたから、実施例１と同様の効果が得られる。
【００５８】
［実施例３の変形例］
次に、実施例３の変形例に係る半導体テスト回路について説明する。実施例３の変形例において、実施例１又は実施例３と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例３の変形例の半導体装置のテスト回路は、実施例３のスキャンチェーン制御信号生成部２０１を、図８に示すスキャンチェーン制御信号生成部２０２に置き換えた構成になっている。図８において、スキャンチェーン制御信号生成部２０２は、クロック分配器２５２と、インバータ回路２５３で構成される。クロック分配器２５２は、外部クロック信号１８のＬｏｗレベル期間を２つの出力端子Ｎ１、Ｎ２へ交互に分配する。そして、出力端子Ｎ１の信号をインバータ回路２５３に入力し、インバータ回路２５３の出力を内部ＳＭＣ信号２とする。一方、出力端子Ｎ２の信号を内部クロック信号３とする。
【００５９】
図９は、図８の動作を示すタイミングチャートである。バーンイン試験モード信号１９、及び外部リセット信号１７の動作は図３と同じであり、説明は省略する。タイミングＴ４０１以降で、外部クロック信号１８が出力され、それに基づいて、内部ＳＭＣ信号２、及び内部クロック信号３が生成される。
【００６０】
図９に示すように、内部クロック信号のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部２０２は、クロック分配器２５２及びインバータ回路２５３により、この内部クロック信号のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御している。換言すれば、内部ＳＭＣ信号２がＨｉｇｈレベルのキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないように相互のタイミングを制御している。
【００６１】
以上説明したように、実施例３の変形例による半導体テスト回路によれば、実施例３と同様の効果が得られる。
【実施例４】
【００６２】
次に、本発明の実施例４に係る半導体テスト回路について説明する。実施例４において、実施例１と実質的に同じ機能を有する構成要素には同じ符号を付して、その説明を省略する。実施例４の半導体テスト回路は、実施例１のスキャンチェーン制御信号生成部１を、図１０に示すスキャンチェーン制御信号生成部３０１に置き換えた構成になっている。図１０において、スキャンチェーン制御信号生成部３０１は、ＥＮ（ＥＮＡＢＬＥ）信号発生器３５１と、組み合わせ回路３５２と、分周器３５３とで構成される。組み合わせ回路３５２は、ＥＮ信号発生器３５１の出力と外部クロック信号１８を入力し、内部ＳＭＣ信号２を出力する。分周器３５３は外部クロック信号１８を入力し、内部クロック信号３を出力する。分周器３５３は、外部クロック信号１８を２分周するように設定されている。
【００６３】
図１１は、図１０のＥＮ信号発生器３５１の詳細を示すブロック図である。ＥＮ信号発生器３５１は、カウンタ３５４と、比較器３５５で構成される。カウンタ３５４は、外部クロック信号１８を入力し、カウンタ値を出力する。実施例４では３ビットのカウンタとし、カウンタ値として０〜７の値を出力する。比較器３５５は、内部ＳＭＣ信号２を生成するタイミングを決めるＳＭＣ生成カウント値とカウンタ３５４の出力信号を入力し、ＥＮ信号（ＥＮＡＢＬＥ信号）を出力する。ここで、ＳＭＣ生成カウント値は、予め設定しておく固定値であり、実施例４では３に設定しておく。
【００６４】
図１２は、図１０、１１の動作を示すタイミングチャートである。バーンイン試験モード信号１９、及び外部リセット信号１７の動作は図３と同じであり、説明は省略する。図１２に示すように、タイミングＴ３０１以降で外部クロック信号１８が出力され、外部クロック信号１８が立ち上がるタイミング毎に、カウンタ３５４はカウントアップする。また、ＳＭＣ生成カウント値は予め設定した３の値で固定されている。
【００６５】
比較器３５５において、カウンタ３５４の出力とＳＭＣ生成カウント値が比較されたＥＮ信号は、２つの信号が共に３となり一致する期間（図１２のＴ３０９、Ｔ３１０）においてＨｉｇｈレベルとなり、それ以外ではＬｏｗレベルとなる。そして、内部ＳＭＣ信号２は、ＥＮ信号と外部クロック信号１８の論理積演算の出力なので、期間Ｔ３０９、Ｔ３１０において、外部クロック信号１８がＨｉｇｈレベルとなる期間のみ、Ｈｉｇｈレベルとなる。そのため、図１２に示すように、内部ＳＭＣ信号２は、期間Ｔ３０９、Ｔ３１０の前半でＨｉｇｈレベルとなる。
【００６６】
一方、内部クロック信号３は、外部クロック信号１８を２分周した信号になるので、図１２に示すように、内部クロック信号３は、外部クロック信号１８の２倍の周期を持つ信号となる。
【００６７】
図１２に示すように、内部クロック信号３のアクティブエッジのタイミングが上矢印で示されている。スキャンチェーン制御信号生成部３０１は、ＳＭＣ生成カウント値を適切に設定することによって（図１２では、３に設定）、図１２に示すように、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御している。換言すれば、内部ＳＭＣ信号２がＨｉｇｈレベルのキャプチャモードの期間と、内部クロック信号３のアクティブエッジが重ならないように相互のタイミングを制御している。このように、上記した相互のタイミングは、ＳＭＣ生成カウント値を適切に設定した場合に、満たされる。例えば、ＳＭＣ生成カウントを２または６に設定した場合には、内部クロック信号３のアクティブエッジのタイミングで、内部ＳＭＣ信号２がＬｏｗレベルからＨｉｇｈレベルに遷移することになるので、上記した相互のタイミングの条件は満たされない。従って、予め、ＳＭＣ生成カウント値を上記した相互のタイミングの条件を満たすように設定すればよい。
【００６８】
以上説明したように、実施例４に係る半導体テスト回路によれば、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２をＬｏｗレベルのシフトモードとなるように、内部ＳＭＣ信号２と内部クロック信号３の相互のタイミングを制御するようにしたから、実施例１と同様の効果が得られる。さらに、実施例４では、カウンタ３５４のビット数、ＳＭＣ生成カウント値、分周器３５３の分周比などのパラメータを組み合わせることによって、内部クロック信号３に対する内部ＳＭＣ信号２のタイミングを調整することができるという効果が得られる。
【００６９】
以上、各実施例において、夫々のスキャンチェーン制御信号生成部（１、１０１、２０１、３０１）の構成について説明したが、本発明のスキャンチェーン制御信号生成部は、それに限定されない。すなわち、内部クロック信号３のアクティブエッジのタイミングにおいて、内部ＳＭＣ信号２がＬｏｗレベルのシフトモードになるように、相互のタイミングを制御する構成になっていれば、他の構成の回路を適用することができる。
【産業上の利用可能性】
【００７０】
本発明は、半導体集積回路のバーンイン試験において、回路活性化率を向上させたテストが必要な場合に好適に使用される。
【００７１】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７２】
１、１０１、２０１、２０２、３０１：スキャンチェーン制御信号生成部
２：内部スキャンモードコントロール信号（内部ＳＭＣ信号）
３：内部クロック信号
４：スキャンモードコントロール信号切替セレクタ（第１のセレクタ）
５：クロック信号切替セレクタ（第２のセレクタ）
６：スキャンモードコントロール信号（ＳＭＣ信号）
７：クロック信号
１０：半導体テスト回路
１１：スキャンイン信号切替セレクタ
１２：スキャンフリップフロップ回路（スキャン機能を有するフリップフロップ回路）
１３：組み合わせ回路
１４、７０：擬似乱数発生回路
１５：スキャンチェーン保有部
１６：外部スキャンモードコントロール信号（外部ＳＭＣ信号）
１７：外部リセット信号
１８：外部クロック信号
１９：バーンイン試験モード信号
２１、６８：ＥＸ−ＯＲ（排他的論理和）組み合わせ回路
２２：セレクタ
２３：フリップフロップ回路
３０：外部スキャンイン信号
４１：スキャンチェーン制御部
５１、１５１：遅延回路
５２、５３： 組み合わせ回路（論理回路）
６０：信号入力端子
６１：バーンインモード選択回路切換端子
６２：シフト／キャプチャモード切換端子
６３：リセット信号入力端子
６４：スキャン機能付きフリップフロップ回路
６５：組み合わせ回路
６６：ＥＸ−ＯＲ回路
６７：出力判定回路
６９：ｎ段シフトレジスタ構成部
７１：バーンインモード選択回路
２５１、２５２：クロック分配器
２５３：インバータ回路
３５１：ＥＮ（ＥＮＡＢＬＥ）信号発生器
３５２：組み合わせ回路
３５３：分周器
３５４：カウンタ
３５５：比較器
Ｔ：シフトモード時のデータ経路
Ｎ：キャプチャモード時のデータ経路
ＥＮ：ＥＮ信号（ＥＮＡＢＬＥ信号）
【特許請求の範囲】
【請求項１】
複数の組み合わせ回路と、前記複数の組み合わせ回路を挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路（以下、スキャンフリップフロップ回路という）とからなり、前記複数のスキャンフリップフロップ回路をシフトレジスタとして動作させるシフトモードと、前記複数の組み合わせ回路の出力をキャプチャするキャプチャモードのいずれかで動作するスキャンチェーン保有部と、
外部クロック信号より、前記シフトモードと前記キャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、前記複数のスキャンフリップフロップ回路に供給する内部クロック信号とを生成するスキャンチェーン制御信号生成部と、を備え、
前記スキャンチェーン制御信号生成部は、前記複数のスキャンフリップフロップ回路の出力を遷移させる前記内部クロック信号のエッジのタイミングにおいて、前記内部スキャンモードコントロール信号が前記シフトモードになるように、前記内部スキャンモードコントロール信号と前記内部クロック信号の相互のタイミングを制御することを特徴とする半導体テスト回路。
【請求項２】
前記スキャンチェーン保有部の前記複数のスキャンフリップフロップ回路の内のｎ個（但し、ｎは３〜前記スキャンフリップフロップ回路の総数）のスキャンフリップフロップ回路の出力を入力とする排他的論理和により擬似乱数を発生して、前記スキャンチェーン保有部の初段に前記擬似乱数を供給する擬似乱数発生回路をさらに備えたことを特徴とする請求項１に記載の半導体テスト回路。
【請求項３】
前記スキャンチェーン制御信号生成部は、前記外部クロック信号を所定の時間遅延させる遅延回路を備え、前記遅延回路の出力を前記内部スキャンモードコントロール信号とすることを特徴とする請求項１または２に記載の半導体テスト回路。
【請求項４】
前記スキャンチェーン制御信号生成部は、前記外部クロック信号を所定の時間遅延させる遅延回路と、前記外部クロック信号と前記遅延回路の出力を論理演算して前記内部スキャンモードコントロール信号及び前記内部クロック信号を生成する論理回路と、を備えたことを特徴とする請求項１または２に記載の半導体テスト回路。
【請求項５】
前記スキャンチェーン制御信号生成部は、前記外部クロック信号のハイレベル期間を、前記内部スキャンモードコントロール信号と前記内部クロック信号へ交互に分配するクロック分配器を備えたことを特徴とする請求項１または２に記載の半導体テスト回路。
【請求項１】
複数の組み合わせ回路と、前記複数の組み合わせ回路を挟んで互いに直列に接続された、複数のスキャン機能を有するフリップフロップ回路（以下、スキャンフリップフロップ回路という）とからなり、前記複数のスキャンフリップフロップ回路をシフトレジスタとして動作させるシフトモードと、前記複数の組み合わせ回路の出力をキャプチャするキャプチャモードのいずれかで動作するスキャンチェーン保有部と、
外部クロック信号より、前記シフトモードと前記キャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、前記複数のスキャンフリップフロップ回路に供給する内部クロック信号とを生成するスキャンチェーン制御信号生成部と、を備え、
前記スキャンチェーン制御信号生成部は、前記複数のスキャンフリップフロップ回路の出力を遷移させる前記内部クロック信号のエッジのタイミングにおいて、前記内部スキャンモードコントロール信号が前記シフトモードになるように、前記内部スキャンモードコントロール信号と前記内部クロック信号の相互のタイミングを制御することを特徴とする半導体テスト回路。
【請求項２】
前記スキャンチェーン保有部の前記複数のスキャンフリップフロップ回路の内のｎ個（但し、ｎは３〜前記スキャンフリップフロップ回路の総数）のスキャンフリップフロップ回路の出力を入力とする排他的論理和により擬似乱数を発生して、前記スキャンチェーン保有部の初段に前記擬似乱数を供給する擬似乱数発生回路をさらに備えたことを特徴とする請求項１に記載の半導体テスト回路。
【請求項３】
前記スキャンチェーン制御信号生成部は、前記外部クロック信号を所定の時間遅延させる遅延回路を備え、前記遅延回路の出力を前記内部スキャンモードコントロール信号とすることを特徴とする請求項１または２に記載の半導体テスト回路。
【請求項４】
前記スキャンチェーン制御信号生成部は、前記外部クロック信号を所定の時間遅延させる遅延回路と、前記外部クロック信号と前記遅延回路の出力を論理演算して前記内部スキャンモードコントロール信号及び前記内部クロック信号を生成する論理回路と、を備えたことを特徴とする請求項１または２に記載の半導体テスト回路。
【請求項５】
前記スキャンチェーン制御信号生成部は、前記外部クロック信号のハイレベル期間を、前記内部スキャンモードコントロール信号と前記内部クロック信号へ交互に分配するクロック分配器を備えたことを特徴とする請求項１または２に記載の半導体テスト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−７２７９７（Ｐ２０１３−７２７９７Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１３１４２（Ｐ２０１１−２１３１４２）
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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