【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルＨＳＣは、Ｍ３層に、プロセス基準値ｂを満たす矩形に形成されたＭ３層１９と、Ｍ３層１９からプロセス基準値ａを満たすよう離間し、口字型に形成されたＭ３層１２と、Ｍ３層１９の上にプロセス基準値を満たす矩形に形成されたＶＩＡ３層１５と、Ｍ４層にＶＩＡ３層１５に接して、プロセス基準値ｃを満たす幅で伸長した矩形に形成されたＭ４層１１と、Ｍ３層１９の下にＶＩＡ３層１５と同じ平面形状に形成されたＶＩＡ２層１６と、Ｍ２層にＶＩＡ２層１６に接して、Ｍ４層１１と同じ平面形状に形成されたＭ２層１３と、を有するものである。 （もっと読む）

【課題】省面積及び省電力のための半導体集積回路の設計方法を提供する。
【解決手段】主回路２１７と適応電圧用調整回路を含む半導体集積回路であって、適応電圧調整用回路は、クロック信号を受け取るように構成された整合回路２１１と、整合回路２１１の出力を受け取り、また、クロック信号を受け取るように構成された位相検出器２１３と、電源電圧を増加又は減少させるように構成された電圧レギュレータ２１５とを含み、主回路２１７は電圧レギュレータ２１５から電源電圧を受け取るように構成され、整合回路２１１は電源電圧を受け取って、電源電圧における増加又は減少に基づいて、信号伝搬における遅延を調整するように構成される。 （もっと読む）

【課題】回路構成の簡素化を図るとともに、遅延回路の遅延時間のばらつき等に起因して生じる問題点を解消し、コンパレータの動作を保証する２逓倍器を備えた半導体装置を提供する。
【解決手段】入力クロック信号ＣＬＫを可変遅延器１６で遅延させた遅延クロック信号ＣＬＫＤと、前記入力クロック信号の位相を位相比較器１８で比較することで前記入力クロック信号ＣＬＫの周波数を２逓倍した２逓倍クロック信号ＣＬＫＸ２を生成する２逓倍器２０と、前記２逓倍器２０からの２逓倍クロック信号ＣＬＫＸ２が第１の論理レベルのとき入力信号の大小の比較動作を行い、前記２逓倍クロック信号ＣＬＫＸ２が第２の論理レベルのとき、比較動作を停止するコンパレータ１０と、前記コンパレータ１０の出力をモニタし、前記コンパレータ１０が比較結果を出力したことを検出した時点でトリガ信号ＤＬＣＬＫを生成する第１の回路１２、１４を備える。 （もっと読む）

【課題】フィードバックパスのバラツキの影響を最小限に抑え、クロックの位相の調整を高精度に行うことができるクロック分配回路を提供する。
【解決手段】クロック分配回路２１は、クロック信号を生成するクロック生成回路、前記クロック信号が分配されるクロック分配網２２、前記クロック分配網の分岐点Ｎ１を通じて分配されるクロック信号で動作する順序回路２６、を有する。クロック分配回路は更に、前記分岐点から分岐した前記クロック信号をフィードバック信号として入力し、該入力したフィードバック信号とリファレンスクロック信号とに基づいて、前記クロック信号を前記クロック分配網へ出力するクロック生成回路を有する。前記分岐点は、前記クロック分配網の順序回路の前段のクロックドライバ２５のうち、前記クロック生成回路の近傍にあるクロックドライバに設けられる。 （もっと読む）

【課題】サージ印加時における内部回路の誤動作を防止する。
【解決手段】半導体チップ（１０）は、複数のパッド（Ｐ１１、Ｐ１２）と、複数のパッド（Ｐ１１、Ｐ１２）と電源ライン（１５、１６）との間に接続された複数の静電破壊保護素子（１１Ｈ、１１Ｌ、１２Ｈ、１２Ｌ）と、複数のパッドのうち少なくとも２つのパッド（Ｐ１１、Ｐ１２）に現れる印加電圧（Ｓ１１、Ｓ１２）が同一の論理レベルか否かを監視するサージ検出部（１３）と、サージ検出部（１３）の検出結果（Ｓ１３）に応じてその動作が許可／禁止される内部回路（１４）と、を有する。 （もっと読む）

【課題】テスト時間が短い半導体集積回路のテストシステム及びテスト方法を提供する。
【解決手段】本発明にかかる半導体集積回路２０は、複数の被試験回路８１乃至８３を有し、外部のテストシステム１０と無線で通信することにより、被試験回路８１乃至８３をそれぞれテストする複数のテストパターンに、被試験回路８１乃至８３を識別するＩＤが付加されたテスト入力信号を受信する無線インターフェース部１３と、ＩＤを識別し、ＩＤに対応する被試験回路８１乃至８３に、ＩＤが付加されたテスト入力信号に含まれるテストパターンを入力し、被試験回路８１乃至８３からテストパターンに応じたテスト結果が出力される度に、テスト結果に、ＩＤを付加したテスト出力信号を、無線インターフェース部を介して、外部のテストシステム１０に出力する試験回路と、を有するものである。 （もっと読む）

【課題】クロックツリーにおけるクロックスキューの調整において、精度の確保とデューティ保持とを両立させる。
【解決手段】レイアウト装置（１０）において、ＭＯＳトランジスタ１段で形成された第１セルと、ＭＯＳトランジスタ複数段で形成された第２セルとがライブラリ化されたテーブルを設ける。また、上記レイアウト装置には、上記第１セルと上記第２セルとの組み合わせによるコンビネーションチェーンを上記クロックツリーに挿入することで、上記クロックツリーにおける異なるクロック系統間のクロックスキューを調整可能な演算処理部（１２）を設ける。上記コンビネーションチェーンによってクロックスキューの調整を行うことで、個々の第１セルでの遅延誤差が伝播されるのを抑制し、遅延計算における遅延誤差の低減を図る。また、第１セルはＭＯＳトランジスタ１段で形成され、そこで論理反転されるため、デューティ保持の観点で有利とされる。 （もっと読む）

【課題】スタンバイ状態時における第１導電型のトランジスタでの劣化を抑制可能な半導体装置を提供する。
【解決手段】半導体装置は、第１導電型のトランジスタを含み縦列接続された複数の回路と、複数の回路の其々の入力端子のうち他の回路と接続された接続入力端子と接続し接続入力端子の電圧を制御するための制御信号の活性化に応じて、接続入力端子に、該接続入力端子から電圧を受け付ける回路内の第１導電型のトランジスタを非導通状態とする第１の電圧を供給する制御回路と、を備える。 （もっと読む）

【課題】スキャン・テスト回路およびスキャン・テスト回路を使用して試験を受けるさらなる回路を備える集積回路を提供すること。
【解決手段】スキャン・テスト回路は、それぞれ別個のクロック領域に関連した複数のサブチェーンを有する少なくとも１つのスキャン・チェーン、および１つまたは複数のサブチェーンを選択的にバイパスするように構成されたクロック領域バイパス回路を備える。スキャン・チェーンは、スキャン・シフト・モードの動作において、サブチェーンを全部よりは少なく含む直列シフト・レジスタを形成するように構成可能であり、サブチェーンの少なくとも残りの１つが、スキャン・シフト・モードにおいて直列シフト・レジスタの部分でないように、クロック領域バイパス回路によりバイパスされる。特定のクロック領域に関連するスキャン・チェーンの部分を選択的にバイパスすることにより、クロック領域バイパス回路は、スキャン・テスト期間の試験時間と電力消費を減らす役割を果たす。 （もっと読む）

【課題】スキャンチェーンを構成する回路でバーンイン試験を行う際に、シフトモードとキャプチャモードを切り替えるスキャンモードコントロール信号が接続された回路に対してもストレス印加を可能にする半導体テスト回路を提供する。
【解決手段】半導体テスト回路は、シフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、スキャンチェーンのスキャンフリップフロップ回路に供給する内部クロック信号を生成するスキャンチェーン制御信号生成部を備える。スキャンチェーン制御信号生成部は、スキャンフリップフロップ回路の出力を遷移させる内部クロック信号のエッジのタイミングにおいて、内部スキャンモードコントロール信号がシフトモードになるように、内部スキャンモードコントロール信号と内部クロック信号の相互のタイミングを制御する。 （もっと読む）

【課題】外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮する。
【解決手段】テスト回路は、入力されるリファレンスクロック１０９を逓倍して、テスト対象回路１０６をテスト動作させるための実動作クロック１１２及びサンプリングクロック１０５を生成するＰＬＬ１０８と、入力されるテストコマンドに従い、テスタ同期クロック１０３に同期してテスト対象回路１０６のテスト結果を出力するテスト結果出力回路１０７と、を備えるテスト回路であって、テストコマンドを含むテスト入力信号１０４とサンプリングクロック１０５とに基づきテスタ同期クロック１０３を生成するテスタ同期クロック生成回路１００を備えるものである。 （もっと読む）

【課題】集積回路において電力消費量を容易に低減する。
【解決手段】集積回路は、クロック分配回路、同期動作回路、論理回路、および、電源供給部を備える。クロック分配回路は、所定のタイミングを指示するクロック信号を分配する。同期動作回路は、クロック信号に同期して動作する。論理回路は、同期動作回路の動作結果に基づいて所定の論理演算を実行する。電源供給部は、クロック分配回路を駆動させるクロック分配回路駆動電圧より低い電圧を論理回路に論理回路駆動電圧として供給する。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】第１のクロック分配回路は、タイミング信号を複数の第１の分配点に分配する。第２のクロック分配回路は、タイミング信号を複数の第２の分配点に分配する。最小遅延クロック信号出力部は、複数の第１の分配点のいずれかに分配されたタイミング信号と複数の第２の分配点のいずれかに分配されたタイミング信号とのうち遅延が小さい方の信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。 （もっと読む）

【課題】タイミングエラーの種類を判別することができる集積回路を提供する。
【解決手段】エラー測定部は、同期動作回路に入力されているデータ信号が第１の期間内に変化した場合には同期動作回路における第１のタイミングエラーを検出する。また、エラー測定部は、第１の期間の前または後に所定の長さのエラー警告期間を加えた第２の期間内に前記データ信号が変化した場合には同期動作回路における第２のタイミングエラーを検出する。エラー補償制御部は、第１および第２のタイミングエラーがともに検出された場合には第１および第２のタイミングエラーの検出結果の履歴に基づいてタイミングの前後のいずれにおいて前記データ信号が変化したかを判断する。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】主クロック分配回路は、タイミング信号を複数の主タイミング信号に分岐して分配する。副クロック分配回路は、タイミング信号の分配が指示された場合にはタイミング信号を複数の副タイミング信号に分岐して分配する。最小遅延タイミング信号出力部は、複数の主タイミング信号のいずれかと複数の副タイミング信号のいずれかとのうち先に分配された信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。測定部は、複数の主タイミング信号のいずれかの遅延のばらつきを示す値を測定する。クロック分配回路制御部は、測定された値の示す前記ばらつきが前記所定値以上であるときに副分配回路に前記タイミング信号の分配を指示する。 （もっと読む）

【課題】クロックゲーティング回路を搭載した半導体集積回路の回路規模の増大を抑制しながら、テスト時の消費電力を低減する。
【解決手段】本発明による半導体集積回路は、第１フリップフロップ回路５、第２フリップフロップ回路７、制御回路３、及びクロックゲーティング回路２を具備する。第１フリップフロップ５は、スキャンシフトによって第１データを格納する。第２フリップフロップ７は、スキャンシフトによって第２データを格納する。第３制御回路３は、第１データとスキャンイネーブル信号ＳＭＣとの論理演算結果と、第２データと組合せ回路９からの第１イネーブル信号ＥＮ１との論理演算結果との論理演算結果をゲート制御信号Ｃ１として出力する。クロックゲーティング回路２は、ゲート制御信号Ｃ１に応じて次段のフリップフロップ回路１へのクロック信号ＣＬＫの伝播を制御する。 （もっと読む）

【課題】電源遮断状態からの復帰の際に、周辺回路の動作に影響を与えない半導体集積回路及び電源制御方法が、望まれる。
【解決手段】半導体集積回路は、第１及び第２の電源線と、サブ電源線と、第１の電源線とサブ電源線との間に配置される第１のスイッチ回路と、第２の電源線とサブ電源線との間に配置される論理回路と、第１の端子が第１の電源線と接続される容量素子と、容量素子の第１の端子の他方の第２の端子の接続を、第１の電源線、又は、サブ電源線、のいずれかに切り替える第２のスイッチ回路と、論理回路を非活性化状態から活性化状態に遷移させる場合に、第１のスイッチ回路により、第１の電源線及びサブ電源線の接続を遮断しつつ、第２のスイッチ回路により、第２の端子の接続を少なくても１回以上、サブ電源線に接続した後、第１の電源線に接続する制御回路と、を備えている。 （もっと読む）

【課題】少しの設計方法の変更で設計できる、一層低消費電力化した半導体装置の実現。
【解決手段】複数の電源供給領域23と、複数の電源供給領域に供給する電源の電圧を切り替える複数の電源切替ユニットSWA,SWBと、を有し、複数の電源供給領域に含まれる回路要素を組み合わせて少なくとも１つの機能ブロックが形成され、少なくとも１つの機能ブロックは、内部に異なる電圧で動作する回路要素を含む半導体装置。 （もっと読む）

【課題】チップ面積増大を回避し、適切にリピータバッファを挿入する
【解決手段】レイアウト対象の半導体装置は、第１及び第２の電源ドメインを有し、第２の電源ドメインに属する接続元と接続先を接続する配線を有する。配線禁止許可領域設定部１２０は、第１の電源ドメイン内に排他的配線禁止領域及び通過配線許可領域を、リピータバッファが駆動可能な最大配線長であるリピータ配線最大長に基づいて設定する。配線設定部１３０は、排他的配線禁止領域及び通過配線許可領域に基づいて、配線を修正する。リピータ挿入部１４０は、リピータ配線最大長に応じ、配線に挿入するリピータバッファを設定する。排他的配線禁止領域は、第１の電源ドメイン内で接続する配線は許容し、通過配線を禁止する。通過配線許可領域は、第１の電源ドメインから排他的配線禁止領域を除外した領域であり、通過配線が許容される。 （もっと読む）